KR19980037659A - 반도체 소자의 커패시터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 커패시터의 정전용량을 향상시키도록 한 반도체 소자의 커패시터 제조방법에 관한 것이다.
이와같은 본 발명의 반도체 소자의 커패시터 제조방법은 소자 격리막과 트랜지스터들을 구비한 기판상에 제1, 2절연막을 형성하는 공정과, 상기 제2절연막상에 제1평탄화용 절연막, 제1질화막, 제2평탄화용 절연막을 차례로 형성하는 공정과, 상기 제2평탄화용 절연막상에 제2질화막, 제1산화막을 차례로 형성하는 공정과, 상기 기판의 표면이 소정부분 노출되도록 제1산화막, 제2질화막, 제2평탄화용 절연막, 제1질화막, 제1평탄화용 절연막, 제2질화막, 제1절연막을 선택적으로 제거하여 노드 콘택홀을 형성하는 공정과, 상기 노드 콘택홀 내부에 제1도전용 플러그를 형성하는 공정과, 상기 제1산화막을 제거하고 전면에 제2도전층을 형성하고 에치백 공정으로 상기 제1도전용 플러그 양측면에 제2도전용 측벽을 형성하는 공정과, 상기 제2질화막 및 제2평탄화용 절연막을 제거하고 전면에 제3도전층 및 제2산화막을 형성하는 공정과, 상기 제2산화막상의 전면에 일정한 식각량으로 에치백을 실시하여 제2산화막을 선택적으로 제거하는 공정과, 상기 잔존하는 제2산화막을 포함한 전면에 제4도전층을 형성하는 공정과, 상기 제3, 제4도전층상에 일정한 식각량으로 에치백을 실시하여 선택적으로 제거하고 상기 제2산화막을 제거하는 공정과, 상기 제1도전용 플러그, 제2도전용 측벽, 제3도전층, 제4도전층을 포함한 전면에 유전체막과 제5도전층을 형성하는 공정을 포함하여 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 커패시터의 정전용량을 향상시키도록 한 반도체 소자의 커패시터 제조방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 커패시터 제조방법을 설명하면 다음과 같다.
도 1a-도 1f는 종래의 반도체 소자의 커패시터 제조방법을 나타낸 공정단면도이다.
먼저, 도 1a에 도시된 바와같이 필드영역과 활성영역으로 정의된 반도체 기판(11)의 필드영역에 필드 산화막(12)을 형성하고, 상기 필드 산화막(12)을 포함한 전면에 게이트 절연막(13) 및 게이트 전극용 폴리 실리콘(도시하지 않음)을 차례로 형성한다.
그리고 상기 폴리 실리콘상에 제1감광막(도시하지 않음)을 도포한 후, 사진석판술(Photolithography) 및 식각공정을 통해 상기 폴리 실리콘층 및 게이트 절연막(13)을 선택적으로 제거하여 상기 반도체 기판(11)의 활성영역에 일정한 간격을 갖는 게이트 전극(14)을 형성한다.
이어, 상기 게이트 전극(4)을 마스크로 이용하여 반도체 기판(11)에 저농도 불순물 이온주입에 의한 LDD(Lightly Doped Deposition) 영역을 형성한다.
그리고 상기 게이트 전극(14)을 포함한 전면에 측벽 스페이서용 절연막(도시하지 않음)을 증착하고, 에치백(Etch Back) 공정을 실시하여 상기 게이트 전극(14)의 양측면에 측벽 스페이서(15)를 형성한다.
이어, 상기 게이트 전극(14)을 및 측벽 스페이서(15)를 마스크로 상기 반도체 기판(11)에 고농도 불순물 이온을 주입하여 상기 LDD 영역과 연결되는 소오스/드레인 불순물 확산영역(16)을 형성한다.
다음에, 상기 게이트 전극(14) 및 측벽 스페이서(15)를 포함한 전면에 제1 절연막(17)을 형성하고, 상기 제1절연막(17)상에 제2감광막(18)을 도포한 후, 노광 및 현상공정으로 패터닝한다.
도 1b에 도시된 바와같이 상기 패터닝된 제2감광막(18)을 마스크로 상기 소오스/드레인 불순물 확산영역(16)의 소정부분이 노출되도록 상기 제1절연막(17)을 선택적으로 제거하여 제1콘택홀(Contact Hole)(19)을 형성하고, 상기 제2감광막(18)을 제거한다.
그리고 상기 제1콘택홀(19)을 포함한 전면에 비트라인 콘택용 제1폴리 실리콘을 형성하고, 제3감광막(도면에 도시하지 않음)을 도포한 후, 사진석판술 및 식각공정으로 상기 폴리 실리콘을 선택적으로 제거하여 상기 콘택홀(19)와 그에 인접한 제1절연막(17)상에 비트라인 콘택(Bit Line Contact)의 패드(Pad)(20)를 형성한다.
이어, 상기 패드(20)를 포함한 전면에 제2절연막(21)을 형성하고, 상기 제2절연막(21)상에 제4감광막(22)을 도포한 후, 노광 및 현상공정으로 패터닝한다.
도 1c에 도시된 바와같이 상기 패터닝된 제4감광막(22)을 마스크로 상기 제2절연막(21)과 제1절연막(17)을 선택적으로 제거하여 상기 소오스/드레인 불순물 확산영역(16)의 표면이 일정부분 노출되도록 제2콘택홀(23)을 형성하고, 상기 제4감광막(22)을 제거한다.
도 1d에 도시된 바와같은 상기 제2콘택홀(23)을 포함한 전면에 커패시터의 하부전극용 제2폴리 실리콘(24)을 형성한다. 그리고 상기 제2폴리 실리콘(24) 상에 제3절연막(25)을 형성하고, 상기 제3절연막(25)상에 제5감광막(26)을 도포한 후, 노광 및 현상공정으로 패터닝한다.
도 1e에 도시된 바와같이 상기 패터닝된 제5감광막(26)을 마스크로 상기 제3절연막(25)을 선택적으로 제거하여 제3절연막 패턴(25a)을 형성한다. 이때 상기 제2폴리 실리콘(24)도 선택적으로 제거된다.
이어, 상기 제3절연막 패턴(25a)을 포함한 전면에 커패시터의 하부전극용 제3폴리 실리콘을 형성한 후, 에치백 공정을 실시하여 상기 제3절연막 패턴(25a)의 양측면에 제3폴리 실리콘 측벽(27)을 형성한다.
도 1f에 도시된 바와같이 습식식각(Wet Etch)으로 상기 제3절연막 패턴(25a)을 제거하고, 상기 제2폴리 실리콘(24)과 제3폴리 실리콘 측벽(27)을 포함한 전면에 유전체막(28)과 커패시터의 상부전극용 제4폴리 실리콘(29)을 형성하여 커패시터를 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 커패시터 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, 커패시터 전극의 면적이 작아 소자 동작을 위한 충분한 커패시턴스의 확보가 불가능하여 고집적 소자에는 부적합하며, 커패시턴스를 증가시키기 위해서는 소자의 크기를 크게 해야 한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 커패시터 하부전극의 면적을 크게하여 충분한 커패시턴스를 확보함으로써 고집적 소자에 적당한 반도체 소자의 커패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a-도 1f는 종래의 반도체 소자의 커패시터 제조방법을 나타낸 공정단면도.
도 2a-도 2h는 본 발명의 반도체 소자의 커패시터 제조방법을 나타낸 공정단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
31:반도체 기판32:필드 산화막
33:게이트 절연막34:게이트 전극
35:측벽 스페이서36:소오스/드레인 불수물 확산영역
37:제1절연막38:제2감광막
39:콘택홀40:패드
41:제2절연막42:제1평탄화용 절연막
43:제1질화막44:제2평탄화용 절연막
45:제2질화막46:제1산화막
47:제4감광막48:노드 콘택홀
49:제1폴리 실리콘 플러그50:제2폴리 실리콘 측벽
51:제3폴리 실리콘52:제2산화막
53:제4폴리 실리콘
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 커패시터 제조방법은 소자 격리막과 트랜지스터들을 구비한 기판상에 제1, 2절연막을 형성하는 공정과, 상기 제2절연막상에 제1평탄화용 절연막, 제1질화막, 제2평탄화용 절연막을 차례로 형성하는 공정과, 상기 제2평탄화용 절연막상에 제2질화막, 제1산화막을 차례로 형성하는 공정과, 상기 기판의 표면이 소정부분 노출되도록 제1산화막, 제2질화막, 제2평탄화용 절연막, 제1질화막, 제1평탄화용 절연막, 제2질화막, 제1절연막을 선택적으로 제거하여 노드 콘택홀을 형성하는 공정과, 상기 노드 콘택홀 내부에 제1도전용 플러그를 형성하는 공정과, 상기 제1산화막을 제거하고 전면에 제2도전층을 형성하고 에치백 공정으로 상기 제1도전용 플러그 양측면에 제2도전용 측벽을 형성하는 공정과, 상기 제2질화막 및 제2평탄화용 절연막을 제거하고 전면에 제3도전층 및 제2산화막을 형성하는 공정과, 상기 제2산화막상의 전면에 일정한 식각량으로 에치백을 실시하여 제2산화막을 선택적으로 제거하는 공정과, 상기 잔존하는 제2산화막을 포함한 전면에 제4도전층을 형성하는 공정과, 상기 제3, 제4도전층상에 일정한 식각량으로 에치백을 실시하여 선택적으로 제거하고 상기 제2산화막을 제거하는 공정과, 상기 제1도전용 플러그, 제2도전용 측벽, 제3도전층, 제4도전층을 포함한 전면에 유전체막과 제5도전층을 형성하는 공정을 포함하여 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 커패시터 제조방법을 상세히 설명하면 다음과 같다.
도 2a-도 2h는 본 발명의 반도체 소자의 커패시터 제조방법을 나타낸 공정 단면도이다.
도 2a에 도시된 바와같이 필드영역과 활성영역으로 정의된 반도체 기판(31)의 필드영역에 필드 산화막(32)을 형성하고, 상기 필드 산화막(32)을 포함한 전면에 게이트 절연막(33) 및 게이트 전극용 폴리 실리콘(도시하지 않음)을 차례로 형성한다.
그리고 상기 폴리 실리콘상에 제1감광막(도시하지 않음)을 도포한 후, 사진석판술(Photolithography) 및 식각공정을 통해 상기 폴리 실리콘층 및 게이트 절연막(33)을 선택적으로 제거하여 상기 반도체 기판(31)의 활성영역에 일정한 간격을 갖는 게이트 전극(34)을 형성한다.
이어, 상기 게이트 전극(34)을 마스크로 상기 반도체 기판(31)에 저농도 불순물 이온주입에 의한 LDD(Lightly Doped Deposition) 영역을 형성한다.
그리고 상기 게이트 전극(34)을 포함한 전면에 측벽 스페이서용 절연막(도시 하지 않음)을 증착하고, 전면 에치백(Etch Back) 공정을 실시하여 상기 게이트 전극(34)의 양측면에 측벽 스페이서(35)를 형성한다.
이어, 상기 게이트 전극(34) 및 측벽 스페이서(35)를 마스크로 상기 반도체 기판(31)에 고농도 불순물 이온을 주입하여 상기 LDD 영역과 연결되는 소오스/드레인 불순물 확산영역(36)을 형성한다.
다음에, 상기 게이트 전극(34) 및 측벽 스페이서(35)를 포함한 전면에 제1절연막(37)을 형성하고, 상기 제1절연막(37)상에 제2감광막(38)을 도포한 후, 노광 및 현상공정으로 패터닝한다.
도 2b에 도시된 바와같이 상기 패터닝된 제2감광막(38)을 마스크로 상기 소오스/드레인 불순물 확산영역(36)의 표면이 소정부분 노출되도록 상기 제1절연막(37)을 선택적으로 제거하여 콘택홀(Contact Hole)(39)을 형성하고, 상기 제2감광막(38)을 제거한다.
그리고 상기 콘택홀(39)을 포함한 전면에 비트라인 콘택용 제1폴리 실리콘을 형성하고, 제3감광막(도면에 도시하지 않음)을 도포한 후, 사진석판술 및 식각공정으로 상기 폴리 실리콘을 선택적으로 제거하여 상기 콘택홀(39)와 그에 인접한 제1절연막(37)상에 비트라인 콘택(Bit Line Contact)의 패드(Pad)(40)를 형성한다.
이어, 상기 패드(40)를 포함한 전면에 제2절연막(41) 및 제1평탄화용 절연막(42) 그리고 제1질화막(43)을 차례로 형성하고, 상기 제1질화막(43)상에 제2평탄화용 절연막(44)을 형성한다.
이때 상기 제1평탄화용 절연막(42)은 HLD(High temperature Low Deposition)나 BPSG(Boron Phosphorus Silicate Glass)로 형성하고, 상기 제2평탄화용 절연막(44)은 BPSG, SOG(Spin On Glass) 등으로 형성한다.
이어, 상기 제2평탄화용 절연막(44)상에 제2질화막(45) 및 제1산화막(46)을 차례로 형성하고, 상기 제1산화막(46)상에 제4감광막(47)을 도포한 후, 노광 및 현상공정을 패터닝한다.
도 2c에 도시된 바와같이 상기 패터닝된 제4감광막(47)을 마스크로 상기 소오스/드레인 불순물 확산영역(36)의 표면이 소정부분 노출되도록 상기 제1산화막(46), 제2질화막(45), 제2평탄화용 절연막(44), 제1질화막(43), 제1평탄화용 절연막(42), 제2절연막(41), 제1절연막(37)을 선택적으로 제거하여 노드 콘택홀(48)을 형성한다.
이하, 상기 제4감광막(47)을 제거하고, 상기 노드 콘택홀(48)을 포함한 전면에 도프트 제1폴리 실리콘(도시하지 않음)을 형성하고, 전면에 에치백(Etch Back) 공정을 실시하여 상기 노드 콘택홀(48)내부에 제1폴리 실리콘 플러그(49)를 형성한다.
도 2d에 도시된 바와같이 불소(HF)를 이용한 습식식각으로 상기 제1산화막(46)을 완전히 제공하고, 상기 제1폴리 실리콘 플러그(49)를 포함한 전면에 제2폴리 실리콘(도면에 도시하지 않음)을 형성한다.
그리고 전면에 에치백하여 상기 제1산화막(46)이 제거된 상기 제1폴리 실리콘 플러그(49)의 양측면에 제2폴리 실리콘 측벽(50)을 형성한다. 이때 상기 제2질화막(45)도 선택적으로 제거되도록 한다.
도 2e에 도시된 바와같이 습식식각으로 상기 제4절연막(44)을 완전히 제거하고, 상기 제2폴리 실리콘 측벽(50)하부에 잔존하는 상기 제2질화막(45)을 뜨거운 인산(165℃, H3PO4)을 사용한 습식식각으로 제거한다.
이어서, 상기 제2폴리 실리콘 측벽(50)과 상기 제1폴리 실리콘 플러그(49)를 포함한 전면에 제3폴리 실리콘(51) 및 제2산화막(52)을 형성한다.
도 2f에 도시된 바와같이 전면에 에치백 공정을 실시하여 상기 제2산화막(52)을 선택적으로 제거한다. 이때 식각량은 상기 제2산화막(52)의 형성두께 보다 10% 더 되는 두께만큼 식각한다.
그 이유는 커패시터가 형성되는 영역을 제외한 부분에 상기 제2산화막(52)이 잔류되는 것을 방지하기 위해서이다.
그리고 상기 잔존하는 제2산화막(52)을 포함한 전면에 제4폴리 실리콘(53)을 형성한다.
도 2g 에 도시된 바와같이 전면에 에치백 공정을 실시하여 상기 제3, 제4폴리 실리콘(51, 53)을 선택적으로 제거한다.
여기서 상기 에치백 공정시 식각량은 상기 제3, 4폴리 실리콘(51, 53)의 두께를 식각하는 정도 이상이면 된다.
도 2h에 도시된 바와같이 습식식각으로 상기 제2산화막(52)을 제거하므로써 제1폴리 실리콘 플러그(49), 제2폴리 실리콘 측벽 (50), 제3, 4폴리 실리콘(51, 53)으로 이루어진 커패시터의 하부전극을 형성한다.
이후 공정은 도시하지 않았지만 상기 커패시터의 하부전극을 포함한 전면에 유전체막과 커패시터의 상부전극용 도전층을 형성하므로써 본 발명의 커패시터를 형성한다.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 커패시터 제조방법에 있어서 커패시터의 하부전극의 면적을 크게 형성하므로써 커패시터의 용량을 향상시키는 효과가 있다.
Claims (7)
- 소자 격리막과 트랜지스터들을 구비한 기판상에 제1, 2절연막을 형성하는 공정과,상기 제2절연막상에 제1평탄화용 절연막, 제1질화막, 제2평탄화용 절연막을 차례로 형성하는 공정과,상기 제2평탄화용 절연막상에 제2질화막, 제1산화막을 차례로 형성하는 공정과,상기 기판의 표면이 소정부분 노출되도록 제1산화막, 제2질화막, 제2평탄화용 절연막, 제1질화막, 제1평탄화용 절연막, 제2절연막, 제1절연막을 선택적으로 제거하여 노드 콘택홀을 형성하는 공정과,상기 노드 콘택홀 내부에 제1도전용 플러그를 형성하는 공정과,상기 제1산화막을 제거하고 전면에 제2도전층을 형성하고 에치백 공정으로 상기 제1도전용 플러그 양측면에 제2도전용 측벽을 형성하는 공정과,상기 제2질화막 및 제2평탄화용 절연막을 제거하고 전면에 제3도전층 및 제2산화막을 형성하는 공정과,상기 제2산화막상의 전면에 일정한 식각량으로 에치백을 실시하여 제2산화막을 선택적으로 제거하는 공정과,상기 잔존하는 제2산화막을 포함한 전면에 제4도전층을 형성하는 공정과,상기 제3, 제4도전층상에 일정한 식각량으로 에치백을 실시하여 선택적으로 제거하고 상기 제2산화막을 제거하는 공정과,상기 제1도전층 플러그, 제2도전층 측벽, 제3도전층, 제4도전층을 포함한 전면에 유전체막과 제5도전층을 형성하는 공정을 포함하여 형성함을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제1항에 있어서, 제1, 2평탄화용 절연막은 BPSG, HLD, SOG 등의 적어도 어느 하나의 절연막으로 형성함을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제1항에 있어서, 상기 제2산화막을 선택적으로 제거할때 에치백 공정의 식각량은 상기 제2산화막의 형성두께 보다 10% 더 되는 두께 만큼 식각하는 식각량으로함을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제1항에 있어서, 상기 제2폴리 실리콘 측벽 형성시 상기 제2질화막도 선택적으로 식각됨을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제4항에 있어서, 상기 잔존하는 제2질화막은 뜨거운 인산(165℃, H3PO4)을 사용한 습식식각으로 제거함을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제1항에 있어서, 상기 제3도전층 및 제4도전층을 선택적으로 제거할때 식각량은 상기 제3, 4도전층의 두께를 식각하는 정도 이상으로 식각함을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제1항에 있어서, 상기 제1산화막의 제거시 불소(HF)를 이용하여 습식식각으로 제거함을 특징으로 하는 반도체 소자의 커패시터 제조방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960056449A KR100215895B1 (ko) | 1996-11-22 | 1996-11-22 | 반도체 소자의 커패시터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960056449A KR100215895B1 (ko) | 1996-11-22 | 1996-11-22 | 반도체 소자의 커패시터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980037659A true KR19980037659A (ko) | 1998-08-05 |
| KR100215895B1 KR100215895B1 (ko) | 1999-08-16 |
Family
ID=19483050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960056449A KR100215895B1 (ko) | 1996-11-22 | 1996-11-22 | 반도체 소자의 커패시터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100215895B1 (ko) |
-
1996
- 1996-11-22 KR KR1019960056449A patent/KR100215895B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100215895B1 (ko) | 1999-08-16 |
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