KR19980034875A - 이중화구조에 있어서 상태천이제어장치 - Google Patents
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Abstract
본 발명은 이중화구조를 갖는 ISDN디바이스 제어계에 있어서 에러발생을 자동으로 감시하여 에러발생시 데이타 손실없이 신속하게 상태천이가 이루어지도록 제어하기 위한 상태천이제어장치에 관한 것이다. 본 상태천이장치는 상위프로세서 버스신호, 디바이스 버스신호 및 자신측 제어계의 상태신호를 입력신호로 하여 자신측 제어계의 에러발생여부를 검출하여 상대측 제어계로 전송하기 위한 에러검출부;에러검출부로 부터 출력되는 에러발생여부를 검출한 신호, 상대측 제어계로 부터 전송되는 상대측 제어계의 에러발생여부를 나타내는 신호 및 상대측제어계의 활성화요구신호를 논리조합하여 자신측 제어계의 활성화요구신호와 출력인에이블신호를 출력하여 자신측 제어계의 상태천이를 제어하기 위한 상태천이제어부를 포함하도록 구성된다.
Description
본 발명은 이중화구조에 있어서 상태천이제어장치에 관한 것으로, 특히 종합정보통신망(ISDN(Integrated Services Digital Network), 이하 ISDN이라 약함)디바이스 제어계를 이중화한 구조에 있어서 신속하게 상태천이가 이루어지도록 제어하기 위한 상태천이제어장치에 관한 것이다.
이중화구조를 갖는 ISDN디바이스 제어계는 동일한 구조로 이루어진 제어계를 2개 구비하여 활성화상태와 비활성화상태로 설정하고, 활성화상태로 설정된 제어계를 이용하여 운용하다가 이상상태가 발생되면 비활성화상태로 설정되어 있는 제어계를 활성화상태로 천이하여 계속해서 동일한 기능을 수행할 수 있도록 운용된다. 이와 같이 2제어계간의 상태천이는 대부분 활성화상태의 제어계측에서 발생되는 국부에러에 의해 이루어진다. 여기서 국부에러는 상위프로세서 또는 ISDN 디바이스와의 통신간에 발생되는 에러, 클럭에러, 프레임 동기 에러, 내부 버스상의 에러, 전원공급 에러 및 제어계 보드 탈장에 의한 에러 등을 들 수 있는데, 이와 같은 에러발생에 의한 상태천이시 데이타 손실을 최소화할 수 있는 기술이 요구되었다.
따라서 본 발명의 목적은 이중화구조를 갖는 ISDN디바이스 제어계에 있어서 에러발생을 자동으로 감시하여 에러발생시 데이타 손실없이 신속하게 상태천이가 이루어지도록 제어하기 위한 상태천이제어장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 상태천이제어장치는, 상위프로세서 버스신호, 디바이스 버스신호 및 자신측 제어계의 상태신호를 입력신호로 하여 자신측 제어계의 에러발생여부를 검출하여 상대측 제어계로 전송하기 위한 에러검출부;에러검출부로 부터 출력되는 에러발생여부를 검출한 신호, 상대측 제어계로 부터 전송되는 상대측 제어계의 에러발생여부를 나타내는 신호 및 상대측제어계의 활성화요구신호를 논리조합하여 자신측 제어계의 활성화요구신호와 출력인에이블신호를 출력하여 자신측 제어계의 상태천이를 제어하기 위한 상태천이제어부를 포함하는 것을 특징으로 한다.
도 1은 이중화구조에 있어서 본 발명에 따른 상태천이제어장치의 상세도
도면의 주요부분에 대한 부호의 설명
100:에러검출부110:상태천이 제어부
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다.
도 1은 본 발명에 따른 상태천이제어장치의 상세도로서, 이중화구조를 갖는 ISDN 디바이스 제어계에 적용된다.
도 1을 참조하면, 상태천이제어장치는 자신측 ISDN디바이스 제어계(이하 제어계로 약함)에서 발생되는 국부에러들에 대한 에러발생여부를 검출하기 위한 에러 검출부(100), 상대측 제어계(미도시됨)에서 전송되는 에러발생여부를 나타내는 신호(Function Alarm, 이하 FAULT1라고 약함)와 활성화요구신호(Active Request, EN1) 및 에러검출부(100)에서 출력되는 자신측 제어계의 에러발생여부를 나타내는 신호(Function Alarm, 이하 FAULT0라고 약함)를 논리조합하여 자신측 제어계의 활성화요구신호(EN0)와 자신측 제어계의 출력인에이블신호(OUT0)를 출력하는 상태천이제어부(110)로 구성된다.
이와 같이 구성된 상태천이제어장치의 에러검출부(100)는, 프로세서의 버스 신호(Processor Bus Signal), 디바이스의 버스신호(Device Bus Signal) 및 자신측 제어계의 상태신호(Self Condition)를 입력신호로 하고, 입력된 신호를 비교, 검정하여 상위프로세서와의 통신상의 에러, 디바이스와의 통신상의 에러 및 자신측 제어계상에서 발생하는 에러 등 상술한 국부에러발생을 검출한다. 이 때, 입력되는 신호들에 대해 에러검출부(100)는 항상 감시하고 있어 에러발생 즉시 FAULT0신호를 에러발생상태를 나타내는 신호로 출력한다. 에러검출부(100)에서 출력되는 FAULT0는 상태천이제어부(110)와 상대측 제어계의 미도시된 상태천이제어부로 전송된다.
상태천이제어부(110)는 미도시된 상대측 제어계에 구비되어 있는 상술한 에러검출부(100)와 같은 구조를 갖는 에러검출부(미도시됨)로 부터 제공되는 FAULT1신호와, 상대측 제어계의 활성화요구신호(EN1)를 부논리합하는 논리소자(G1)와 논리소자(G1)에서 출력되는 신호와 에러검출부(100)에서 출력되는 FAULT0 신호를 논리합하는 논리소자(G2)로 구성되어 자신측 제어계에 대한 활성화여부를 제어한다. 즉, 미도시된 상대측 제어계로 부터 제공되는 FAULT1과 EN1신호 및 자신측 제어계의 FAULT0신호를 항상 감시하여 자신측 제어계가 활성화(또는 액티브)상태일 때, FAULT0신호가 로우(여기서 에러가 발생한 경우를 하이로 설정하였으나 논리상태는 다르게 설정할 수 있다.)상태로 발생되면, 상대측 제어계로 전송함과 동시에 상태천이제어부(110)는 자신측 제어계가 활성화상태가 되도록 출력되는 자신측 제어계의 활성화요구신호(이하 EN0라고 약함)와 출력인에이블신호(OUT0)를 로우상태로 출력시킨다. 여기서 출력인에이블신호는 자기측 제어계가 활성화상태일 때 출력을 열어주고 비활성화상태일 때 출력을 제한할 수 있도록 제공되는 신호이다.
반대로 자신측 제어계가 비활성화(또는 스탠바이)상태일 때, 상대측으로 부터 전달되는 FAULT1이 정상 상태된 것을 나타내는 논리상태(여기서는 로우상태)로 인가되고 EN1신호가 액티브가 요구됨을 나타내는 상태(로우상태)로 인가되고, FAULT0가 로우상태(에러가 발생되지 않는 상태)일 때, 상태천이제어부(110)는 자신측 제어계가 비활성화상태가 되도록 EN0와 OUT0를 출력한다. 이와 같은 3입력신호에 대한 EN0의 카르노맵은 표1과 같다.
| FAULT1*EN1FAULT0 | 00 | 01 | 11 | 10 |
| 0 | 1 | 0 | 0 | 0 |
| 1 | 1 | 1 | 1 | 1 |
이상, 상술한 바와 같이 본 발명은 이중화구조를 갖는 ISDN디바이스 제어계에 있어서 자신측 제어계에서 발생하는 에러와 상대측 제어계로 부터 발생하는 에러 및 활성화요구신호를 자동적으로 항상 감시하여 에러발생시 상태천이가 신속하게 이루어지도록 함으로써, 상태천이시 송수신중인 데이타 손실을 최소화할 수 있는 효과가 있다.
Claims (3)
- 이중화구조를 갖는 종합정보통신망 디바이스 제어계의 상태천이제어장치에 있어서,상위프로세서 버스신호, 디바이스 버스신호 및 자신측 제어계의 상태신호를 입력신호로 하여 자신측 제어계의 에러발생여부를 검출하여 상대측 제어계로 전송하기 위한 에러검출부(100);상기 에러검출부(100)로 부터 출력되는 상기 에러발생여부를 검출한 신호(FAULT0), 상대측 제어계로 부터 전송되는 상대측 제어계의 에러발생여부를 나타내는 신호(FAULT1) 및 상대측제어계의 활성화요구신호(EN1)를 논리조합하여 자신측 제어계의 활성화요구신호(EN0)와 출력인에이블신호(OUT0)를 출력하여 자신측 제어계의 상태천이를 제어하기 위한 상태천이제어부(110)를 포함하는 것을 특징으로 하는 이중화구조에 있어서 상태천이제어장치.
- 제 1 항에 있어서,상기 상태천이제어부(110)는 상대측 제어계의 에러발생여부를 나타내는 신호(FAULT1)와 활성화요구신호(EN1)를 논리조합하기 위한 제 1 논리소자(G1), 상기 제 1 논리소자(G1)에서 출력되는 신호와 상기 자신측 제어계의 에러발생여부를 나타내는 신호(FAULT0)를 논리조합하여 상기 자신측 제어계의 활성화요구신호(EN0)와 출력인에이블신호(OUT0)를 출력하는 논리소자(G2)로 구성되는 것을 특징으로 하는 이중화구조에 있어서 상태천이제어장치.
- 제 2 항에 있어서,상기 제 1 논리소자(G1)는 인가되는 2신호를 부논리합하는 소자로 이루어지고, 상기 제 2 논리소자(G2)는 인가되는 2신호를 논리합하는 소자로 이루어지는 것을 특징으로 하는 이중화구조에 있어서 상태천이제어장치.
Priority Applications (1)
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|---|---|---|---|
| KR1019960053073A KR100220228B1 (ko) | 1996-11-09 | 1996-11-09 | 이중화구조에 있어서 상태천이제어장치 |
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Publications (2)
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|---|---|
| KR19980034875A true KR19980034875A (ko) | 1998-08-05 |
| KR100220228B1 KR100220228B1 (ko) | 1999-09-15 |
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Country Status (1)
| Country | Link |
|---|---|
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|---|---|---|---|---|
| KR100202398B1 (ko) * | 1996-11-08 | 1999-06-15 | 박원배 | 이중화구조를 갖는 종합정보통신망 디바이스 제어계 |
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1996
- 1996-11-09 KR KR1019960053073A patent/KR100220228B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR100220228B1 (ko) | 1999-09-15 |
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