KR19980031645A

KR19980031645A - 자동 이득 조절기

Info

Publication number: KR19980031645A
Application number: KR1019960051203A
Authority: KR
Inventors: 김종한
Original assignee: 배순훈; 대우전자 주식회사
Priority date: 1996-10-31
Filing date: 1996-10-31
Publication date: 1998-07-25

Abstract

본 발명은 직각 위상 편이 복조기에 관한 것으로, 특히 수신 신호의 크기를 측정한 후 그 크기에 따라 자동으로 전압을 조절할 수 있는 자동 이득 조절기를 구현하므로써, 전체 복조기칩을 간단히 구현할 수 있는 자동 이득 조절기에 관한 것으로, 본 발명은 수신 신호의 크기를 측정하여 수신 신호가 작으면 증폭시키고, 수신 신호가 크면 감소시키도록 제어 신호를 출력하는 자동 이득 조절기에 있어서,

제 1 및 제 2 채널 신호의 진폭을 측정하는 신호 크기 측정부(51)와; 상기 신호 크기 측정부(51)로부터 출력된 신호 벡터 크기와 소정의 기준신호를 비교하여 입력 신호 크기에 비례하는 온 타임을 갖는 PWM신호를 출력하는 PWM제어부(52); 상기 PWM제어부(52)의 출력신호의 저역 성분을 필터링하는 저역 통과 필터(53)로 구성되어 있으면서, 상기 소정의 기준신호는 클럭에 동기된 카운터를 이용하여 발생시키므로써, 보다 간단한 구조로 PWM제어 신호를 발생하여 튜너 이득을 조정 할수 있게 되어 있다. 따라서, 간단한 논리 회로를 이용하여 신호 크기에 비례하는 PWM 신호를 발생하므로써, 종전과 같은 튜너 이득을 조정 할수 있으면서도, 전체 복조기칩을 간단히 구현할 수 있는 효과가 있는 것이다.

Description

자동 이득 조절기 ( Auto Gain Control circuit )

본 발명은 직각 위상 편이 복조기에 관한 것으로, 특히 수신 신호의 크기를 측정한 후 그 크기에 따라 자동으로 전압을 조절할 수 있는 자동 이득 조절기를 구현하므로써, 전체 복조기칩을 간단히 구현할 수 있는 자동 이득 조절기에 관한 것이다.

일반적으로, 위상 편이 변조 방식(PSK : phase-shift-keying)는 정보 신호에 따라 반송파의 위상을 예정된 몇가지 값으로 변화시키는 디지털 변조 방식으로서, 반송파가 가질수 있는 위상의 수에 따라 이진 위상 편이 변조(BPSK : binary phase shift keying), 직각 위상 편이 변조(이하 QPSK 라함)등이 있다.

위상 편이 변조 방식(PSK)은 진폭 편이 변조(ASK : amplitude-shift-keying)에 비해 동일한 부호오류율을 얻는데 소요되는 수신전력이 작아도 되고, 또 2상 PSK에서 4상 PSK 내지 8 상 PSK로 다상화됨에 따라 전송용량이 동일한 무선대역에서 각각 2배, 3배로 증가시킬수 있는 장점이 있기 때문에 디지털 위성 통신 방송이나 밀리파 통신 방식등의 분야에서 널리 연구되어 지고 있다.

특히, QPSK 방식이 많이 사용되고 있는데, 도 1은 신호공간에 표시된 4개의 QPSK 신호도이다.

도 1의 신호도에서 보는 바와같이, 정보 데이터 2비트 시퀀스가 1심벌을 이루어 4개의 심벌(S1, S2, S3, S4)이 각 사분면에 존재하고 있으면서, 서로 π/2 위상차를 유지하고 있다. 이러한 신호는 변조시 동상채널(이하 I채널이라 함)에 해당하는 비트신호는 반송파 cosω_ot에 실리고, 직교채널(이하 Q채널이라 함)에 해당하는 비트신호는 반송파 sinω_ot에 실려서, 두 변조신호가 중첩된 신호를 전송하게 되는 것이다.

그러면, 두 신호가 중첩된 신호를 수신받은 수신기에서는 위상을 알기 위해 수신신호에 변조 반송파와 주파수가 동일한 cosω_ot와 sinω_ot의 재생 반송파가 곱해지므로써 I채널 신호와 Q채널 신호를 분리하게 되는 것이다.

상기와 같은 QPSK 신호는 π/2 씩 위상이 서로 다른 인접한 위상의 심벌과 오직 1 비트만 다르게 매핑되어 있기 때문에, 복조시 위상에 의해 발생하는 비트에러율이 최소가 될 수 있는 장점이 있다.

이러한 QPSK 방식을 이용하는 위성 통신 방송 규격중의 하나인 DVB(digital video broadcasting)나 DBS(direct broadcasting service)규격에 의하면, QPSK신호의 전송 심볼율은 21.3Msym/s이고, 반송파는 11.7∼12.0㎓ 로서 상당히 높은 주파수 대역이 할당되어 있다.

이와 같이 높은 반송파를 포함하고 있는 신호가 위성으로부터 안테나로 수신되어 QPSK 복조기로 입력되기 까지의 과정 도 2에 도시하였다.

도 2는 일반적인 위성 방송 수신기에 대한 구성도로서, 수신기는 안테나(21)와 저잡음 제거 필터(22: 이하 LNB 라함: Low Noise Bandpass filter), 튜너(23), QPSK복조기(24), 순방향 에러 정정 디코더(25: 이하 FEC 디코더 라함) 및, MPEG 디코더(26)로 구성되어 있다.

상기 안테나(21)는 수신된 미약한 신호를 증폭시켜 상기 LNB(22)로 전달하면, 저잡음 증폭기와 블록 다운 컨버터로 구성된 상기 LNB(22)에서는 수신 신호를 증폭 및 L-밴드로 다운 컨버젼시킨 후, 상기 튜너(23)로 전달한다.

상기 튜너(23)에서는 중간주파수(IF : Intermediate Frequency)대역의 신호로 변환시킨다. 상기 중간 주파수 신호(IF)는 전압 제어 증폭기(voltage controlled amplifier: 이하 VCA 라함)를 거쳐 국부 발진회로에 의해 I채널 신호와 Q채널 신호의 기저대역 신호로 변환되고, A/D 컨버터를 거쳐 샘플링되어 상기 QPSK 복조기(24)로 입력된다.

상기 QPSK 복조기(24)에서는 반송파(carrier)를 복원하고, 심볼 타이밍(symbol timing)을 회복하여 자동 이득 조절을 디지털적으로 수행하여 상기 디지털 I채널 신호와 Q채널 신호를 복원하여 출력하고, 상기 FEC 디코더(25)를 통해 전송도중에 발생한 에러를 정정하여 MPEG 트랜스포트 스트림으로 출력한다.

이제, 상기 MPEG 트랜스포트 스트림은 상기 MPEG 디코더(26)를 통해 TV의 영상, 음성 신호 및 데이터 신호로 복원되어져 위성 방송을 시청하게 되는 것이다.

이어서, 도 3은 일반적인 직각 위상 편이(QPSK) 복조기에 대한 구성도로서, QPSK 복조기는 크게 복소수 곱셈부(30)와, 반송파 복원부(31), 정합 필터부(33), 자동 이득 제어부(35, Automatic Gain Control) 및 타이밍 복원부(37)로 구성된다.

상기 복소수 곱셈부(30)는 상기 A/D 컨버터를 통과한 실수부에 해당하는 I채널 신호(I_in)와 허수부에 해당하는 Q채널 신호(Q_in)를 입력받아 상기 반송파 복원부(31)로부터 출력된 위상 에러 보상 신호와 복소수 곱셈하여 상기 정합 필터부(33)로 출력한다.

상기 반송파 복원부(31)에서는 상기 정합 필터를 거쳐 복원된 신호(I_out, Q_out)를 피드 백 입력받아 위상 에러 검출기(21-1)를 통해서 위상 에러 값을 찾아내고, 상기 위상 에러 값을 루프 필터를 통해 평균치를 구한 후, 위상 에러를 제거시키기 위한 보상신호를 상기 복소수 곱셈부(30)로 출력한다.

상기 정합 필터부(33)는 상기 복소수 곱셈부(20)로부터 출력된 신호를 필터링 처리하여 I채널 신호(I_out)와 Q채널 신호(Q_out)를 출력한다.

상기 자동 이득 제어부(35)는 상기 I채널 신호(I_out)와 Q채널 신호(Q_out) 를 입력받아 현재 입력신호의 크기를 측정하여 외부 디바이스 튜너(23) 에 전달하므로써 수신 신호의 레벨을 일정 범위 내에 유지시켜주는 기능을 한다.

상기 타이밍 복원부(37)는 상기 I채널 신호(I_out)와 Q채널 신호(Q_out)를 입력받아 타이밍 에러값을 계산한 후, 수정 발진기에 의해 발진하는 전압 제어 발진기(VCXO : voltage controlled cristal oscillator)로 전달하여 샘플링 시간을 정확히 동기시키는 역할을 한다.

여기서, 자동 이득 제어부의 출력은 도 2의 상기 튜너(22)의 VCA(Voltage Controlled Amplifier)로 전달되어, 수신 신호가 너무 크면 이득을 감소시키고, 수신 신호가 너무 작으면 이득을 증가시키도록 하므로써, 수신된 아날로그 신호를 상기 A/D컨버터의 변환 범위안에 존재하도록 하고 있다. 즉, 상기 튜너의 이득이 자동으로 조절되도록 해야만 한다.

도 4 에서보는 바와같이, 튜너의 이득 특성(즉, VCA의 GAIN)은 전압과 반비례 관계에 있다.

따라서, 신호 크기가 너무 클경우, 튜너의 이득을 낮추기위해서는 높은 전압 신호가 필요하다. 또한, 신호의 크기가 너무 작을 경우, 튜너의 이득을 높이기 위해서는 낮은 전압 신호가 필요하다.

즉, 자동 이득 조절기에서는 수신 신호의 크기에 비례하는 전압을 갖는 신호를 발생하여 튜너로 제공해주어야한다.

이에, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 간단한 논리 회로를 이용하여 신호 크기에 비례하는 온 타임을 갖는 PWM 신호를 발생시켜 튜너의 이득을 자동으로 조절하는 자동 이득 조절기를 제공하는 데 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여 본 발명의 자동 이득 조절 회로는 제 1및 제 2 채널 신호의 진폭을 측정하는 신호 크기 측정부와;

신호 크기 측정부로부터 출력된 입력 신호와 소정의 기준신호를 비교하여 입력 신호 크기에 비례하는 온 타임을 갖는 PWM신호를 출력하는 PWM제어부;

상기 PWM제어부의 출력신호의 저역 성분을 필터링하는 저역 통과 필터를 포함하여 구성되는 것을 특징으로 한다.

여기서, 상기 소정의 기준신호는 클럭에 동기된 카운터를 이용하여 발생시키므로써, 보다 간단한 구조로 PWM제어 신호를 발생하여 튜너 이득을 조정 할수 있게 되는 것이다.

도 1은 직각 위상 편이 변조의 이산 인코딩 개요를 설명하기위한 벡터 신호도,

도 2는 일반적인 디지털 위성 방송 수신기에 대한 구성도,

도 3은 도 2의 QPSK복조기에 대한 구성도,

도 4는 도 2의 튜너의 이득 특성을 보여주는 그래프,

도 5는 본 발명의 자동 이득 조절기에 대한 블럭도,

도 6는 도 5에 도시된 PWM회로에 대한 회로도,

도 7은 도 6를 설명하기 위한 신호폭에 대한 타이밍도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

51 : 신호 크기 측정부 52 : PWM제어부 53 : 저역통과 필터(LPF)

61 : 카운터 62 : 비교기 63 : 배타논리합 게이트

64 : 래치

이하, 도면을 참조하여 본 발명을 자세히 설명하기로 한다.

도 5 는 본 발명에 따른 자동 이득 조절기의 구성도로서, 자동 이득 조절기는 신호 크기 측정부(51)와, PWM제어부(52), 및 저역 통과 필터(LPF:53)로 구성된다.

상기 신호 크기 측정부(51)는 I채널 신호와 Q채널 신호를 입력 받아 두 신호의 벡터 크기를 계산한다. 상기 PWM 제어부(52)는 신호 크기 측정부(51)의 출력신호의 크기에 비례한 온 타임을 갖는 PWM신호를 발생한다. 상기 저역 통과 필터(53)는 상기 PWM신호의 고역 성분을 필터링하여 출력한다.

도 6은 상기 PWM 제어부의 실시 회로도로서, PWM제어부(52)는 카운터(61)와, 비교기(62), 배타논리합 게이트(63), 및 래치(64)로 구성되어 있다.

상기 카운터(61)는 클럭에 동기되어 기준신호를 출력하고, 상기 비교기(62)는 상기 신호 크기 측정부(51)의 출력신호를 입력받아, 상기 카운터(61)의 기준신호와 비교한다.

상기 배타논리합 게이트(63)는 상기 비교기(62)의 출력신호와 피드백된 신호를 배타논리합 연산하여 PWM신호를 출력하고, 이 PWM신호가 상기 저역 통과 필터(53)로 제공된다.

상기 래치(64)는 클럭에 동기되어 블럭 시작 신호(BLOCK_START)에 의해 1로 초기화되고, 상기 배타논리합 게이트(63)의 출력을 래치하여 다시 상기 배타논리합 게이트(63)로 피드백 출력한다.

이어서, 상기와 같이 구성되는 본 발명의 작용 및 효과를 자세히 설명하기로 한다.

예를 들어, 시스템이 2비트로 제한된 디지털 신호를 사용한다고 가정하면, 상기 카운터(61)는 2비트 카운터로서, 신호 입력을 알리는 블럭 시작 신호(BL0CK_START)에 의해 인에이블되어, 클럭에 동기되어 카운팅하기 시작한다.

상기 래치(64)는 신호 입력을 알리는 블럭 시작 신호(BLOCK_START)를 래치하여, 1을 출력한다.

한편, 상기 비교기(62)에서는 상기 신호 크기 측정부(51)로부터 계산된 신호 벡터 크기를 입력받고, 상기 카운터(61)로부터 출력된 기준신호와 비교하여 두 신호가 동일하면, 1을 출력하고, 동일하지 않으면 0을 출력한다.

상기 배타논리합 게이트(63)는 상기 비교기(62)의 출력신호와 상기 래치(64)의 출력신호를 배타논리합 연산하여 PWM신호를 발생한다.

그리고, 상기 래치(64)는 상기 배타 논리합 게이트(63)의 출력을 입력받아 한 클럭지연시킨 후 다시 상기 배타 논리합 게이트(63)로 피드백 입력시킨다.

신호 벡터 크기가 10₂인 경우에 대한 각 회로의 출력신호를 표에 나타내었다.

CLOCK	BLOCK_START	기준 신호	비교기 출력	래치출력	EX-OR출력(=PWM신호)
1	1	00	0	1	1
2	0	01	0	1	1
3	0	10	1	1	0
4	0	11	0	0	0

상기 표에서 보는 바와 같이, 1클럭에서 블럭 시작 신호(BL0CK_START)를 래치한 래치 출력은 1이고, 입력 신호 10과 기준신호 0가 동일하지 않으므로, 상기 비교기(62)의 출력은 0이고, 상기 배타논리합 게이트(63)에서는 비교기(62)의 출력 0과 피드백된 래치 출력 1을 배타논리합하여 1을 출력한다.

2클럭에서 입력 신호 10과 기준신호 1가 동일하지 않으므로, 상기 비교기(62)의 출력은 0이고, 상기 배타논리합 게이트(63)에서는 비교기(62)의 출력 0과 피드백된 래치 출력 1을 배타논리합하여 1을 출력한다.

3클럭에서 입력신호 10과 기준신호 10가 동일하므로, 상기 비교기(62)의 출력은 1이고, 상기 배타논리합 게이트(63)에서는 비교기(62)의 출력 1과 피드백된 래치 출력 1을 배타논리합하여 0을 출력한다.

4클럭에서 입력신호11과 기준신호10가 동일하지 않으므로, 상기 비교기(62)의 출력은 0이고, 상기 배타논리합 게이트(63)에서는 비교기(62)의 출력 0과 피드백된 래치 출력0을 배타논리합하여 0을 출력한다.

즉, 상기 배타 논리합 게이트(63)의 출력신호 1100가 신호벡터 10₂에 대한 PWM 신호로서 상기 저역 통과 필터(53)로 입력되는 것이다.

도 7은 PWM제어부의 동작을 설명하기위한 타이밍도로서, 상기 표에 도시한 실시예의 신호에 대한 진폭을 보여주고 있다.

CMP.OUT신호는 신호 벡터 크기 10과 카운터(61)의 기준신호와의 비교결과를 나타내는 신호로서, 3번째 클럭에서 하이신호가 되었다.

PWM신호는 상기 배타논리합 게이트의 출력신호로서, CMP.OUT신호와 이전클럭의 PWM신호가 배타논리합 연산 된 신호로 1번, 2번 클럭에서 하이가 되었다.

이와 같은 동작으로 신호 벡터 0₂에 대한 PWM 신호는 0이고, 신호 벡터 1₂에 대한 PWM 신호는 1000이고, 10₂에 대한 PWM 신호는 1100이고, 11₂에 대한 PWM 신호는 1110이 되는 신호크기에 비례하는 PWM신호를 발생하게 된다.

이상에서 살펴본 바와 같이, 간단한 논리 회로를 이용하여 신호 크기에 비례하는 PWM 신호를 발생하므로써, 종전과 같은 튜너 이득을 조정 할수 있으면서도, 전체 복조기칩을 간단히 구현할 수 있는 효과가 있는 것이다.

Claims

수신 신호의 크기를 측정하여 수신 신호가 작으면 증폭시키고, 수신 신호가 크면 감소시키도록 제어 신호를 출력하는 자동 이득 조절기에 있어서,

제 1 및 제 2 채널 신호의 진폭을 측정하는 신호 크기 측정부(51)와;

상기 신호 크기 측정부(51)로부터 출력된 신호 벡터 크기와 소정의 기준신호를 비교하여 입력 신호 크기에 비례하는 온 타임을 갖는 PWM신호를 출력하는 PWM제어부(52);

상기 PWM제어부(52)의 출력신호의 저역 성분을 필터링하는 저역 통과 필터(53)를 포함하여 구성되는 것을 특징으로 하는 자동 이득 조절기.
제 1 항에 있어서, 상기 PWM제어부(53)는 클럭에 동기되어 카운팅하여 소정의 기준신호를 출력하는 카운터(61)와; 상기 신호 크기 측정부(51)의 출력신호를 입력받아, 상기 카운터(61)의 기준신호와 비교하는 비교기(62); 상기 비교기(62)의 출력신호와 피드백된 신호를 배타논리합 연산하여 PWM 신호를 출력하는 배타논리합 게이트(63); 및 클럭에 동기되어 블럭 시작 신호(BLOCK_START)에 의해 초기화되고, 상기 배타논리합 게이트(63)의 출력을 래치하여 다시 상기 배타논리합 게이트(63)로 피드백 출력하는 래치(64)를 포함하여 구성되는 것을 특징으로 하는 자동 이득 조절기.