KR19980030296A - 귀선 소거 회로 - Google Patents

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Abstract

본 발명은 귀선 소거 회로에 관한 것으로, 본 발명의 장치는 수직 IC(10)로부터 생성되는 수직 플라이백 펄스(V.FBT) 및 수직 동기 신호(V.SYNC)를 이용하여 펄스 폭이 귀선 구간보다 넓은 귀선 소거 신호를 생성한 후 고압 회로(20)로부터 출력된 밝기 제어 신호(-G1)와 상기 귀선 소거 신호를 합성하여 수상관의 제어 그리드 단자에 공급하는 귀선 소거부(30)로 구성되어 있어, 디스플레이 영역의 상하단부 귀선을 완벽하게 소거한다는 데 그 효과가 있다.

Description

귀선 소거 회로 ( A blanking circuit )
본 발명은 귀선 소거 회로에 관한 것으로, 특히 수직 IC로부터 출력되는 수직 플라이백 펄스(V.FBP) 및 수직 동기 신호(V.SYNC)를 이용하여 종래보다 펄스 폭이 넓은 귀선 소거 신호를 생성하여 수상관(CRT)의 제어 그리드 단자에 공급하도록 되어진 귀선 소거 회로에 관한 것이다.
일반적으로 모니터에서 영상 신호가 약한 경우나 수상관(CRT)이 열화하여 화면이 어두운 경우, 또는 휘도 조정으로 화면을 밝게 하고자 할 경우, 화면에 경사진 흰선(수직 귀선)이 나타나게 되는데, 이를 소거하는 것을 귀선 소거(Blanking)이라 한다.
이와 같이 수직 귀선이 화면에 나타나는 현상은 수상관(CRT)의 컷오프 전압 이하로 맞추어져 있는 흑레벨이 이동하여 수직 귀선 기간에 있는 주사선이 화면에 나타나기 때문에 일어난다.
상기한 바와 같이 상기 수직 귀선은 언제나 수직 주사가 완료된 직후에 수직 귀선 기간에 나타나는 것이므로, 이것을 지워버리려면 수직 IC에서 수직 톱니파의 귀선 기간에 발생하는 전압을 수상관(CRT)에 공급하여 수직 귀선 기간에 전자 방출이 되지 않도록 하면 된다.
도 1 의 귀선 소거 회로와 도 2 의 파형도를 참조하여 일반적인 모니터의 귀선 소거 과정을 간략히 살펴보면 다음과 같다.
수직 IC(10)로부터 수직 편향 코일(V.DY)에 공급되는 수직 편향 신호는 도 2a 에 도시된 바와 같은 파형을 이루고 있는데, 상기 수직 편향 신호는 귀선 소거 회로(30)에도 공급된다.
상기 귀선 소거 회로(30)에 공급된 수직 편향 신호는 커패시터(C6)에 의해 AC 커플링되어 도 2b 에 도시된 바와 같은 파형으로 변환된 후, 다시 제너 다이오드(D2)에 의해 클리핑된 다음( 도 2c 에 도시된 바와 같음 ), 제 1 트랜지스터(TR1)의 베이스단에 인가된다.
이에 따라 상기 제 1 트랜지스터(TR1)의 콜렉터단을 통해 출력된 파형( 도 2d 에 도시된 바와 같음 )은 커패시터(C7)를 통해 AC 커플링된 후 수상관(CRT)의 제어 그리드에 인가된다.
즉, 귀선 소거용 트랜지스터(TR1)의 베이스단에 귀선 기간에 발생하는 펄스를 정극성으로 가해서 콜렉터단을 통해 부극성 펄스가 출력되도록 하고, 상기 부극성 신호( 귀선 소거 신호 )를 고압 회로(20)로부터 출력되는 제어 그리드 신호와 합성하여( 도 2e 에 도시된 바와 같음 ) 수상관(CRT)의 제어 그리드에 인가함으로써, 귀선 기간 중 제어 그리드 신호의 음(-) 전압을 더욱 크게 조절하여 귀선을 소거한다.
그러나 종래의 귀선 소거 회로(30)에서 생성된 귀선 소거 신호는, 도 2e 에 도시된 바와 같이 귀선 구간(α)보다 귀선 소거 신호의 펄스폭(β)이 좁기 때문에, 미세하게나마 귀선이 발생한다는 문제점이 있었다.
이에 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 종래보다 펄스 폭이 넓은 귀선 소거 신호를 생성하여 수상관(CRT)의 제어 그리드에 공급하도록 되어진 귀선 소거 회로를 제공하는 데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 귀선 소거 회로는 수직 IC로부터 생성되는 수직 플라이백 펄스(V.FBT) 또는 수직 동기 신호(V.SYNC)를 이용하여 펄스 폭이 귀선 구간보다 넓은 귀선 소거 신호를 생성한 후 고압 회로로부터 출력된 밝기 제어 신호와 상기 귀선 소거 신호를 합성하여 수상관의 제어 그리드 단자에 공급하는 귀선 소거부로 구성되어 있는 것을 특징으로 한다.
즉, 본 발명은 수직 IC의 수직 플라이백 펄스 및 수직 동기 신호를 이용하여 펄스 폭이 귀선 구간보다 넓은 귀선 소거 신호를 생성하여 수상관의 제어 그리드 단자에 공급함으로써, 귀선을 완벽하게 소거하도록 된 것이다.
도 1 은 일반적인 귀선 소거 회로를 도시한 회로도,
도 2 는 일반적인 귀선 소거 회로의 각부 파형도,
도 3 은 본 발명에 따른 귀선 소거 회로의 제 1 실시예를 도시한 회로도,
도 4 는 상기 도 3 에 도시된 귀선 소거 회로의 각부 파형도,
도 5 는 본 발명에 따른 귀선 소거 회로의 제 2 실시예를 도시한 회로도,
도 6 은 상기 도 5 에 도시된 귀선 소거 회로의 각부 파형도,
도 7 은 본 발명에 따른 귀선 소거 회로의 제 3 실시예를 도시한 회로도,
도 8 은 상기 도 7 에 도시된 귀선 소거 회로의 각부 파형도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 수직 IC 20 : 고압 회로
30,40,50 : 귀선 소거부 V.DY : 수직 편향 코일
TR 1,2 : 트랜지스터 D 1,2 : 제너 다이오드
C 1,2,3,4,5,6,7,8 : 커패시터 R 1,2,3,4,5,6,7,8,9,10,11,12 : 저항
이하 첨부된 도면을 참조하여 본 발명에 따른 실시예를 자세히 설명하기로 한다.
도 3 은 본 발명에 따른 귀선 소거 회로의 제 1 실시예를 도시한 회로도이다.
본 발명의 장치는 도 3 에 도시된 바와 같이, 수직 IC(10)와, 고압 회로(20)와, 수직 편향 코일(V.DY)과, 수상관(CRT), 및 귀선 소거부(30)로 구성되어 있다.
여기서 상기 귀선 소거부(30)는, 수직 IC(10)로부터 입력된 수직 동기 신호(V.SYNC)를 일정 레벨 이하의 전압만 통과시키는 필터(R6-C6)와 ; 베이스단이 상기 필터(R6-C6)에 연결되고, 콜렉터단이 저항(R7)을 통해 전원 전압(Vcc2)에 연결되고, 에미터단이 접지되어 있는 제 1 트랜지스터(TR1) ; 한쪽단이 저항(R8,R9)을 통해 상기 전원 전압(Vcc2)과 제 1 트랜지스터(TR1)의 콜렉터단에 병렬로 연결되고, 다른 한쪽단이 상기 수상관(CRT)의 제어 그리드 단자와 고압 회로(20) 사이에 병렬로 연결되어 있는 커패시터(C7)로 구성되어 있다.
이어서 상기와 같이 구성된 본 발명의 제 1 실시예에 따른 동작 및 효과를 살펴보도록 하겠다.
먼저 수직 IC(10)로부터 도 4a 에 도시된 바와 같은 수직 동기 신호(V.SYNC)를 입력받아 상기 필터(R6-C6)를 통해 일정 레벨 이하의 전압망을 필터링한 후( 도 4b 에 도시된 바와 같음 ), 상기 제 1 트랜지스터(TR1)의 베이스단에 인가한다.
이에 따라 상기 제 1 트랜지스터(TR1)의 콜렉터단에는 도 4c 에 도시된 바와 같은 파형이 출력된다.
즉, 귀선 소거용 트랜지스터(TR1)의 베이스단에 귀선 기간에 발생하는 펄스를 정극성으로 가해서 콜렉터단을 통해 부극성 펄스가 출력되도록 한다.
상기 제 1 트랜지스터(TR1)의 콜렉터단으로부터 출력된 부극성 신호를 저항(R8,R9) 및 커패시터(C7)를 통해, 고압 회로(20)부터 출력되는 밝기 제어 전압(-G1)과 합성시키면 도 4d 에 도시된 바와 같은 파형이 형성된다.
즉, 상기 부극성 신호( 귀선 소거 신호 )를 밝기 제어 신호(-G1)와 합성하여 수상관(CRT)의 제어 그리드 단자에 인가함으로써, 귀선 기간 중 제어 그리드 신호의 음(-) 전압을 더욱 크게 조절하여, 디스플레이 영역의 상단부 귀선을 소거한다.
여기서 상기 저항(R7)은 제 1 트랜지스터(TR1) 보호를 위한 전류 제한 저항이며, 저항(R8)은 저항(R7)과 더불어 전원 전압(Vcc)을 분배하여 귀선 소거 신호의 Vp-p 값을 결정한다. 또한 저항(R9)과 커패시터(C7)는 제어 그리드에의 AC 커플링용이다.
한편, 도 5 는 본 발명에 따른 귀선 소거 회로의 제 2 실시예를 도시한 회로도이다.
도 5 에 도시된 바와 같이, 상기 귀선 소거부(30)는, 베이스단과 콜렉터단이 공통으로 상기 수직 IC(10)로부터 수직 플라이백 펄스(V.FBP)를 입력받고, 에미터단이 다이오드 및 저항(D2-R7)을 통해 접지되어 있는 제 2 트랜지스터(TR2)와 ; 베이스단이 커패시터 및 저항(C6-R8)를 통해 상기 다이오드(D2)와 저항(R7) 사이에 병렬로 연결되고, 콜렉터단이 저항(R9)을 통해 전원 전압(Vcc2)에 연결되고, 에미터단이 접지되어 있는 제 1 트랜지스터(TR1) ; 한쪽단이 저항(R10-R11)을 통해 상기 전원 전압(Vcc2)과 제 2 트랜지스터(TR2)의 콜렉터단에 병렬로 연결되고, 다른 한쪽단이 상기 수상관(CRT)의 제어 그리드 단자와 고압 회로(20) 사이에 병렬로 연결되어 있는 커패시터(C7)로 구성되어 있다.
이어서 상기와 같이 구성된 본 발명의 장치의 제 2 실시예에 따른 동작 및 효과를 살펴보도록 하겠다.
먼저 수직 IC(10)로부터 도 6b 에 도시된 바와 같은 수직 플라이백 펄스(V.FBP)를 입력받아 상기 제 2 트랜지스터(TR2)의 베이스단 및 콜렉터단에 인가한다.
이에 따라 상기 제 2 트랜지스터(TR2)의 에미터단을 통해 출력된 신호는, 다이오드(D2)와 저항(R7,R8) 및 커패시터(C6)에 의해 펄스 폭이 조절되어 도 6c 에 도시된 바와 같은 파형을 이룬다.
상기 도 6c 에 도시된 바와 같은 파형을 제 1 트랜지스터(TR1)의 베이스단에 인가함으로써, 상기 제 1 트랜지스터(TR1)의 콜렉터단을 통해 도 6d 에 도시된 바와 같은 파형을 출력시킨다.
즉, 귀선 소거용 트랜지스터(TR1)의 베이스단에 귀선 기간에 발생하는 펄스를 정극성으로 가해서 콜렉터단을 통해 부극성 펄스가 출력되도록 한다.
상기 제 1 트랜지스터(TR1)의 콜렉터단으로부터 출력된 부극성 신호를 저항(R10,R11) 및 커패시터(C7)를 통해, 고압 회로(20)부터 출력되는 밝기 제어 전압(-G1)과 합성시키면 도 6e 에 도시된 바와 같은 파형이 형성된다.
즉, 상기 부극성 신호(귀선 소거 신호)를 밝기 제어 신호(-G1)와 합성하여 수상관(CRT)의 제어 그리드 단자에 인가함으로써, 귀선 기간 중 제어 그리드 신호의 음(-) 전압을 더욱 크게 조절하여, 디스플레이 영역의 상단부 귀선을 소거한다.
여기서 상기 저항(R6)은 제 2 트랜지스터(TR2) 구동을 위한 바이어스 저항이며, 저항(R9)은 제 1 트랜지스터(TR1) 보호를 위한 전류 제한 저항이며, 저항(R10)는 저항(R9)과 더불어 전원 전압(Vcc)을 분배하여 귀선 소거 신호의 Vp-p 값을 결정한다. 또한 저항(R11)과 커패시터(C7)는 제어 그리드에의 AC 커플링용이다.
한편, 도 7 은 본 발명에 따른 귀선 소거 회로의 제 3 실시예를 도시한 회로도이다.
도 7 에 도시된 바와 같이, 상기 귀선 소거부(30)는, 베이스단과 콜렉터단이 공통으로 상기 수직 IC(10)로부터 수직 플라이백 펄스(V.FBP)를 입력받고, 에미터단이 다이오드 및 저항(D2-R7)을 통해 접지되어 있는 제 2 트랜지스터(TR2)와 ; 베이스단이 커패시터 및 저항(C6,R8)를 통해 상기 다이오드(D2)와 저항(R7) 사이에 병렬로 연결되고, 콜렉터단이 저항(R9)을 통해 전원 전압(Vcc2)에 연결되고, 에미터단이 접지되어 있는 제 1 트랜지스터(TR1) ; 한쪽단이 저항(R10-R11)을 통해 상기 전원 전압(Vcc2)과 제 2 트랜지스터(TR2)의 콜렉터단에 병렬로 연결되고, 다른 한쪽단이 상기 수상관(CRT)의 제어 그리드 단자와 고압 회로(20) 사이에 병렬로 연결되어 있는 커패시터(C7) ; 수직 IC(10)로부터 입력된 수직 동기 신호(V.SYNC)를 일정 레벨 이하의 전압만 통과시켜, 상기 제 1 트랜지스터(TR1)의 베이스단에 공급하는 필터(R12-C8)로 구성되어 있다.
이어서 상기와 같이 구성된 본 발명의 제 3 실시예에 따른 동작 및 효과를 살펴보도록 하겠다.
먼저 수직 IC(10)로부터 도 8b 에 도시된 바와 같은 수직 플라이백 펄스(V.FBP)를 입력받아 상기 제 2 트랜지스터(TR2)의 베이스단 및 콜렉터단에 인가한다.
이에 따라 상기 제 2 트랜지스터(TR2)의 에미터단을 통해 출력된 신호는, 다이오드(D2)와 저항(R7,R8) 및 커패시터(C6)에 의해 펄스 폭이 조절되어 도 8c 에 도시된 바와 같은 파형을 이룬다.
상기 도 8c 에 도시된 바와 같은 파형을 제 1 트랜지스터(TR1)의 베이스단에 인가함으로써, 상기 제 1 트랜지스터(TR1)의 콜렉터단을 통해 도 4d' 에 도시된 바와 같은 파형을 출력시킨다. 즉, 귀선 소거용 트랜지스터(TR1)의 베이스단에 귀선 기간에 발생하는 펄스를 정극성으로 가해서 콜렉터단을 통해 부극성 펄스가 출력되도록 한다.
또한 상기 필터(R12,C8)를 통해 수직 동기 신호( 도 8a 에 도시된 바와 같음 )가 필터링되어 도 8e 에 도시된 바와 같은 파형이 출력되어, 상기 제 1 트랜지스터(TR1)의 베이스단에 인가됨으로써, 상기 제 1 트랜지스터(TR1)의 콜렉터단을 통해 도 8d 에 도시된 바와 같은 파형이 출력된다.
즉, 귀선 소거용 트랜지스터(TR1)의 베이스단에 귀선 기간에 발생하는 펄스를 정극성으로 가해서 콜렉터단을 통해 부극성 펄스가 출력되도록 한다.
이에 따라 상기 제 1 트랜지스터(TR1)의 콜렉터단에는 도 8d' 에 도시된 파형과 과 8d 에 도시된 파형이 합성된 도 8d 와 같은 파형이 출력된다.
상기 제 1 트랜지스터(TR1)의 콜렉터단으로부터 출력된 부극성 신호를 저항(R10,R11) 및 커패시터(C7)를 통해, 고압 회로(20)부터 출력되는 밝기 제어 전압(-G1)과 합성시키면 도 8f 에 도시된 바와 같은 파형이 형성된다.
즉, 상기 부극성 신호( 귀선 소거 신호 )를 밝기 제어 신호(-G1)와 합성하여 수상관(CRT)의 제어 그리드 단자에 인가함으로써, 귀선 기간 중 제어 그리드 신호의 음(-) 전압을 더욱 크게 조절한다.
이때, 도 8f 에 도시된 바와 같이 귀선 구간(α)과 귀선 소거 신호의 펄스폭(β)이 같아지게 되기 때문에, 디스플레이 영역의 상하단부 귀선이 모두 소거된다.
여기서 상기 저항(R6)은 제 2 트랜지스터(TR2) 구동을 위한 바이어스 저항이며, 저항(R9)은 제 1 트랜지스터(TR1) 보호를 위한 전류 제한 저항이며, 저항(R10)는 저항(R9)과 더불어 전원 전압(Vcc)을 분배하여 귀선 소거 신호의 Vp-p 값을 결정한다. 또한 저항(R11)과 커패시터(C7)는 제어 그리드에의 AC 커플링용이다.
이상에서 살펴본 바와 같이 본 발명의 장치는, 수직 IC(10)로부터 출력되는 수직 플라이백 펄스(V.FBP) 및 수직 동기 신호(V.SYNC)를 이용하여 펄스 폭이 귀선 구간보다 넓은 귀선 소거 신호를 생성한 후, 상기 귀선 소거 신호를 밝기 제어 전압(-G1)과 합성하여 수상관(CRT)의 제어 그리드 단자에 공급함으로써, 귀선을 완벽하게 소거한다는 데 그 효과가 있다.

Claims (4)

  1. 수직 IC(10)로부터 생성되는 수직 플라이백 펄스(V.FBT) 또는 수직 동기 신호(V.SYNC)를 이용하여 펄스 폭이 귀선 구간보다 넓은 귀선 소거 신호를 생성한 후 고압 회로(20)로부터 출력된 밝기 제어 신호와 상기 귀선 소거 신호를 합성하여 수상관의 제어 그리드 단자에 공급하는 귀선 소거부(30)로 구성되어 있는 것을 특징으로 하는 귀선 소거 회로.
  2. 제 1 항에 있어서 상기 귀선 소거부(30)는, 수직 IC(10)로부터 입력된 수직 동기 신호(V.SYNC)를 일정 레벨 이하의 전압만 통과시키는 필터(R6-C6)와 ; 베이스단이 상기 필터(R6-C6)에 연결되고, 콜렉터단이 저항(R7)을 통해 전원 전압(Vcc2)에 연결되고, 에미터단이 접지되어 있는 제 1 트랜지스터(TR1) ; 및 한쪽단이 저항(R8,R9)을 통해 상기 전원 전압(Vcc2)과 제 1 트랜지스터(TR1)의 콜렉터단에 병렬로 연결되고, 다른 한쪽단이 상기 수상관(CRT)의 제어 그리드 단자와 고압 회로(20) 사이에 병렬로 연결되어 있는 커패시터(C7)로 구성되어 있는 것을 특징으로 하는 귀선 소거 회로.
  3. 제 1 항에 있어서 상기 귀선 소거부(30)는, 베이스단과 콜렉터단이 공통으로 상기 수직 IC(10)로부터 수직 플라이백 펄스(V.FBP)를 입력받고, 에미터단이 다이오드 및 저항(D2-R7)을 통해 접지되어 있는 제 2 트랜지스터(TR2)와 ; 베이스단이 커패시터 및 저항(C6-R8)를 통해 상기 다이오드(D2)와 저항(R7) 사이에 병렬로 연결되고, 콜렉터단이 저항(R9)을 통해 전원 전압(Vcc2)에 연결되고, 에미터단이 접지되어 있는 제 1 트랜지스터(TR1) ; 및 한쪽단이 저항(R10,R11)을 통해 상기 전원 전압(Vcc2)과 제 2 트랜지스터(TR2)의 콜렉터단에 병렬로 연결되고, 다른 한쪽단이 상기 수상관(CRT)의 제어 그리드 단자와 고압 회로(20) 사이에 병렬로 연결되어 있는 커패시터(C7)로 구성되어 있는 것을 특징으로 하는 귀선 소거 회로.
  4. 제 1 항에 있어서 상기 귀선 소거부(30)는, 베이스단과 콜렉터단이 공통으로 상기 수직 IC(10)로부터 수직 플라이백 펄스(V.FBP)를 입력받고, 에미터단이 다이오드 및 저항(D2-R7)을 통해 접지되어 있는 제 2 트랜지스터(TR2)와 ; 베이스단이 커패시터 및 저항(C6-R8)를 통해 상기 다이오드(D2)와 저항(R7) 사이에 병렬로 연결되고, 콜렉터단이 저항(R9)을 통해 전원 전압(Vcc2)에 연결되고, 에미터단이 접지되어 있는 제 1 트랜지스터(TR1); 한쪽단이 저항(R10-R11)을 통해 상기 전원 전압(Vcc2)과 제 2 트랜지스터(TR2)의 콜렉터단에 병렬로 연결되고, 다른 한쪽단이 상기 수상관(CRT)의 제어 그리드 단자와 고압 회로(20) 사이에 병렬로 연결되어 있는 커패시터(C7) ; 및 수직 IC(10)로부터 입력된 수직 동기 신호(V.SYNC)를 일정 레벨 이하의 전압만 통과시켜, 상기 제 1 트랜지스터(TR1)의 베이스단에 공급하는 필터(R12-C8)로 구성되어 있는 것을 특징으로 하는 귀선 소거 회로.
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