KR19980028731A

KR19980028731A - 반도체 소자의 웨이퍼 번-인 시험 방법

Info

Publication number: KR19980028731A
Application number: KR1019960047899A
Authority: KR
Inventors: 조주환
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1996-10-24
Filing date: 1996-10-24
Publication date: 1998-07-15

Abstract

본 발명은 반도체 소자의 웨이퍼 번-인 시험 방법에 관한 것으로 특히 웨이퍼상에서 번-인 시험 동작시 많은 칩을 동시에 테스트하므로써 테스트 소요 시간을 단축시키기 위한 반도체 소자의 웨이퍼 번-인 시험 방법에 관한 것으로 종래에는 Probe Card의 제조상의 문제로 인하여 많은 칩을 동시에 테스트 하는데 한계가 있었다. 본 발명은 상기한 Probe Card의 한계를 극복하기 위해 각 칩의 Signal Pin, Power Pin, Address Pin을 버스 라인(10)을 이용하여 스트레스 전압 입력 패드(20)까지 연결시켜 통합하므로써 몇개의 Probe Card만을 사용하여 대량의 칩을 동시에 번-인 시험 할 수 있도록 하였다. 본 발명을 반도체 메모리 소자에 구현하게 되면 테스트 시간을 감소시키는 효과가 있다.

Description

반도체 소자의 웨이퍼 번-인 시험 방법

본 발명은 반도체 소자의 웨이퍼 번-인 시험 방법에 관한 것으로, 특히 웨이퍼상에서 번-인 시험 동작시 대량의 칩을 동시에 테스트하여 테스트 시간을 절약하기 위한 반도체 소자의 웨이퍼 번-인 시험 방법에 관한 것이다.한번에 단지 몇개의 칩만을 테스트 할 수 있을 뿐이다. 일반적으로 웨이퍼 테스트는 탐침 카드(Probe Card)를 이용하여 실시하게 되는데 Probe Card는 제작상의 문제로 대략 8-10개 정도의 칩만을 동시에 테스트 할 수 있을 뿐이다. 따라서 웨이퍼 번-인 시험시 웨이퍼 한장을 모두 테스트하는데 소요되는 시간이 대단히 길어지게 된다.

따라서 본 발명은 상기의 문제점을 해결하기 위하여 창안된 것으로 각 칩내에 존재하는 Signal Pin, Power Pin, Address Pin을 버스 라인을 이용하여 스크라이브 라인상에서 각각 연결시키고 상기 버스 라인을 이용하여 스트레스 전압 입력 패드까지 연결시키므로써 웨이퍼상에서 번-인 시험 동작시 대량의 칩을 동시에 테스트하여 테스트 시간을 절약하기 위한 반도체 소자의 웨이퍼 번-인 시험 방법을 제공함에 그 목적이 있다.

도1은 스트레스 전압 입력 패드가 형성된 웨이퍼 평면도.

도2는 공동 접속된 각 칩에 동시에 입력이 들어갈 수 있도록 스트레스 전압 입력 패드내에 형성된 패드에 대한 평면도.

도3은 본 발명의 일실시예에 따른 웨이퍼 번-인 시험 회로도.

도면의 주요부분에 대한부호의 설명

10 : 버스 라인 20 : 스트레스 전압 입력 패드

상기 목적 달성을 위한 본 발명의 스트레스 테스트 방법은 복수개의 메인 칩이 번인 테스트 동작시 스위치 수단을 통해 시그널 신호, 어드레스 신호, 파워 신호가 상기 복수개의 메인 칩에 동시에 인가되도록 버스 라인에 의해 연결되고, 상기 스위치 수단은 메인 칩과 버스 라인 사이에 연결되어 제어 신호에 따라 턴-온, 턴-오프 동작을 수행하고, 번인 테스트 동작시 상기 스위치 수단으로 제어 신호를 공급하기 위해 소정의 전압을 인가할 수 있는 소정 전압 인가용 패드가 존재하고, 상기 버스 라인과 연결되고 번인 테스트 동작시 상기 복수개의 메인 칩에 동시에 시그널 신호, 어드레스 신호, 파워 신호를 공급하기 위한 테스트용 패드를 포함하는 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.

이하, 첨부도면을 참조하여 본 발명의 일실시예를 상세히 설명하기로 한다.

도1은 스트레스 전압 입력 패드가 형성된 웨이퍼 평면도로서, 메인 칩이 복수개 위치하고 메인 칩 사이에는 패키지시 각각의 칩을 잘라내기 위한 스크라이브 라인이 있으며, 웨이퍼 전체적인 특성을 알아보기 위해 몇군데 스트레스 전압 입력 패드(20)가 있다.

도2는 공동 접속된 각 칩에 동시에 입력이 들어갈 수 있도록 스트레스 전압 입력 패드내에 형성된 패드에 대한 평면도로서, 각각의 메인 칩내의 시그널 핀, 어드레스 핀, 파워 핀은 스크라이브 라인을 통해 배선되어 있는 버스 라인에 의해 연결되며 상기 연결점들은 버스 라인을 통해 스트레스 전압 입력 패드까지 연결되어 있다.도2의 단점을 보완하기 위하여 각 메인 칩에서 나오는 버스 라인(10) 사이에 NMOS형 트랜지스 터를 스위치로써 사용하였다. 또한 상기 각 NMOS형 트랜지스터 게이트 단자로는 정상 기능 시험시 접지전압으로 고정되어 스위치가 개방되도록 하고, 웨이퍼 번-인 시험시는 상기 NMOS형 트랜지스터 게이트 단자로 Vcc＋Vt 이상의 전압이 인가되도록 하여 턴-온된 스위치를 통해 모든 메인 칩들이 상호 연결되어 동시에 대량의 칩을 번-인 시험 할 수 있도록 상기 스트레스 전압 입력 패드(20)내에 상기 스위치를 제어하기 위한 제어 신호 인가용 패드를 설치하였으며 상기 제어 신호 인가용 패드와 접지전압 단자 사이에 저항을 설치하였다. 또한 상기 NMOS형 트랜지스터 게이트 단자는 상기 제어 신호 인가용 패드에 연결되어 있다.

이상에서 설명한 본 발명을 반도체 소자의 웨이퍼 번-인 시험에 적용하게 되면 많은 칩을 동시에 테스트 하게 되어 테스트 비용이 감소되고 테스트 시간이 줄어드는 효과가 있다.

Claims

다수개의 메인 칩으로 구성된 웨이퍼 상에서 번-인 테스트 동작을 하기 위하여; 상기 번-인 테스트 동작시 각각의 메인 칩으로 동시에 인가할 스트레스 전압을 받아들이는 스트레스 전압 입력 패드와, 상기 각각의 메인 칩과 스트레스 전압 입력 패드 사이에 접속된 스위칭 수단을 구비하는 것을 특징으로 하는 반도체 소자의 웨이퍼 번-인 시험 장치.
번-인 테스트 동작시 턴-온되어 각각의 메인 칩으로 상기 스트레스 전압을 동시에 전달하고 그 외의 동작시는 턴-오프되어 전력 소비를 방지하는 상기 스위칭 수단을 제어하기 위한 상기 스트레스 전압이 입력되는 패드를 추가로 구비하는 것을 특징으로 하는 반도체 소자의 웨이퍼 번-인 시험 장치.
제1항에 있어서, 상기 스위칭 수단은 MOS로 구성되는 것을 특징으로 하는 반도체 소자의 웨이퍼 번-인 시험 장치.
제3항에 있어서, 상기 MOS는 NMOS인 것을 특징으로 하는 반도체 소자의 웨이퍼 번-인 시험 장치.
외부에서 입력되는 스트레스 전압을 받아들일 수 있도록 스트레스 전압 입력 패드내에 소정의 패드를 장착하는 단계와, 상기 소정의 패드로 입력되는 스트레스 전압을 다수개의 메인 칩으로 동시에 전달하기 위하여 버스 라인을 스크라이브 라인상에 배선하는 단계와, 상기 버스 라인 사이에 접속되고 상기 스트레스 전압 입력 패드내의 소정 패드로 입력되는 신호에 의해 제어되어 번-인 테스트 동작시 상기 스트레스 전압을 다수개의 메인 칩으로 동시에 전달하고 그 외의 동작에서는 상기 스트레스 전압을 차단하여 전력 소비를 방지하기 위해 스위칭 수단을 상기 버스 라인 사이에 접속하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 웨이퍼 번-인 시험 방법.
제5항에 있어서, 상기 스위칭 수단을 제어하는 제어 신호는 전원전위보다 더 높은 전위가 입력되는 것을 특징으로 하는 반도체 소자의 웨이퍼 번-인 시험 방법.