KR19980025762A

KR19980025762A - Fifo 제어회로

Info

Publication number: KR19980025762A
Application number: KR1019960044003A
Authority: KR
Inventors: 이진언
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-10-04
Filing date: 1996-10-04
Publication date: 1998-07-15
Also published as: KR0183932B1

Abstract

본 발명은 FIFO 제어회로에 관한 것이다. 본 발명에 따른 FIFO 제어회로는, M(M=2^k, k=1,2,3,...)단으로 구성되고 N(N=0,1,2,...)개의 완충버퍼를 갖는 FIFO의 제어회로에 있어서, 후단에서 FIFO의 데이터를 읽어가기 위한 리드 스트로우브 신호에 응답하여 FIFO로부터의 읽기를 지시하는 독출지시기와, 전단에서 FIFO에 데이터를 저장하기 위한 라이트 스트로우브 신호에 응답하여 FIFO에 쓰기를 지시하는 저장지시기와, 상기 독출지시기의 출력과 상기 저장지시기의 출력을 입력으로하여 FIFO 풀 신호를 발생하는 FIFO 풀 신호 발생기, 및 상기 독출지시기의 출력과 상기 저장지시기의 출력을 비교하여 FIFO에 최소한 1개 이상의 데이터가 있음을 나타내는 FIFO 넌엠프티 신호를 발생하는 FIFO 넌엠프티 신호 발생기를 포함하는 것을 특징으로 한다. 따라서 본 발명에 따른 FIFO 제어회로를 채용하면 FIFO 앞단의 특성상 FIFO 쪽에서 FIFO 풀 신호가 발생한 후 특정한 개수의 데이터를 FIFO에 쓸 수 있으며, 또한 이 FIFO 제어회로는 간단한 논리 게이트들로 구현될 수 있는 장점이 있다.

Description

FIFO 제어회로

본 발명은 FIFO(First In First Out) 제어회로에 관한 것으로, 특히 M(M=2^k, k=1,2,3,...)단으로 구성되고 N(N=0,1,2,...)개의 완충버퍼를 갖는 FIFO의 제어회로에 관한 것이다.

FIFO 설계를 할 때 데이터 파이프라인에 데이터가 들어있는 경우에서 처럼, FIFO 앞단의 특성상 FIFO 쪽에서 FIFO 풀 신호(Full Signal)가 발생한 후 특정한 개수의 데이터를 FIFO에 써야하는 응용구조가 있는 데, 이를 구현하기 위해서는 FIFO 제어회로가 필요하게 된다.

따라서 본 발명이 이루고자 하는 기술적 과제는, M(M=2^k, k=1,2,3,...)개의 셀을 갖고 N(N=0,1,2,...)개의 완충버퍼를 갖는 FIFO에서 FIFO 풀 신호가 발생한 후 특정한 개수의 데이터를 FIFO에 쓸 수 있도록 하기 위한 FIFO 제어회로를 제공하는 데 있다.

도 1은 본 발명의 실시예에 따른 FIFO 제어회로의 블락도

상기 목적을 달성하기 위한 본 발명에 따른 FIFO 제어회로는, M(M=2^k, k=1,2,3,...)단으로 구성되고 N(N=0,1,2,...)개의 완충버퍼를 갖는 FIFO의 제어회로에 있어서, 후단에서 FIFO의 데이터를 읽어가기 위한 리드 스트로우브 신호에 응답하여 FIFO로부터의 읽기를 지시하는 독출지시기와, 전단에서 FIFO에 데이터를 저장하기 위한 라이트 스트로우브 신호에 응답하여 FIFO에 쓰기를 지시하는 저장지시기와, 상기 독출지시기의 출력과 상기 저장지시기의 출력을 입력으로하여 FIFO 풀 신호를 발생하는 FIFO 풀 신호 발생기, 및 상기 독출지시기의 출력과 상기 저장지시기의 출력을 비교하여 FIFO에 최소한 1개 이상의 데이터가 있음을 나타내는 FIFO 넌엠프티 신호를 발생하는 FIFO 넌엠프티 신호 발생기를 포함하는 것을 특징으로 한다.

바람직한 실시예에 의하면, 상기 독출지시기 및 저장지시기는 K+1 비트의 레지스터로 구성되고, 상기 FIFO 풀 신호 발생기는 상기 저장지시기의 출력에 0에서 N 사이의 값을 더하여 상기 FIFO 풀 신호를 발생한다.

이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

도 1은 본 발명의 실시예에 따른 FIFO 제어회로의 블락도로서, 여기에서는 설명을 간단히 하기 위하여 K가 2, M이 4, N이 2인 경우, 즉 4개의 셀을 갖는 FIFO 구조에서 2개의 완충버퍼를 갖는 FIFO 제어회로의 블락도를 나타낸다.

도 1을 참조하면, 상기 FIFO 제어회로는, 후단에서 FIFO의 데이터를 읽어가기 위한 리드 스트로우브 신호(rd_strobe)에 응답하여 FIFO로부터의 읽기를 지시하는 독출지시기(Read Pointer)(1)와, 전단에서 FIFO에 데이터를 저장하기 위한 라이트 스트로우브 신호(wr_strobe)에 응답하여 FIFO에 쓰기를 지시하는 저장지시기(Write Pointer)(3)와, 상기 독출지시기(1)의 출력과 상기 저장지시기(3)의 출력에 1과 2의 값을 더하여 FIFO가 풀(Full)이면 엑티브하이가 되는 FIFO 풀 신호(fifo_full)를 발생하는 FIFO 풀 신호 발생기(5)와, 상기 독출지시기(1)의 출력과 상기 저장지시기(3)의 출력을 비교하여 FIFO에 최소한 1개 이상의 데이터가 있음을 나타내는, 즉 후단에서 읽어갈 수 있는 데이터가 있음을 나타내는 FIFO 넌엠프티 신호(fifo_nempty)를 발생하는 FIFO 넌엠프티 신호 발생기(7)를 포함한다.

본 발명에서 M(M=2^K,k=1,2,3,4,...)개의 셀을 갖는 FIFO의 독출지시기 및 저장지시기는 레지스터로 이루어지며 K+1 비트로 구성된다. 도 1의 경우에서와 같이 K가 2인 경우에는 독출지시기(1) 및 저장지시기(3)가 3비트의 레지스터로 구성된다. 이는 FIFO 상태신호의 생성을 용이하게 하기 위해서이다. 상기 FIFO 풀 신호 발생기(5)는 상기 저장지시기(3)의 출력에 각각 1 및 2를 더하는 덧셈기(11,13)와, 다수개의 비교기(15,17,19)와, 다수개의 배타적 오아게이트(21,23,25)와, 다수개의 앤드게이트(27,29,31)와, 오아게이트(33)로 구성된다. 또한 상기 FIFO 넌앰프티 신호 발생기(7)는 비교기(35)로 구성된다.

이하 도 1을 참조하여 상기 FIFO 제어회로의 동작을 설명하면 다음과 같다. 독출지시기(1) 및 저장지시기(3)는 초기에 각각 0으로 초기화되며, FIFO는 비어있는 상태가 된다. FIFO에서 라이트 스트로우브 신호(wr_strobe)가 발생하면, 저장지시기(3)가 현재 가리키는 FIFO 셀에 데이터를 쓴 다음에 저장지시기(1)의 값을 1 증가시킨다. 마찬가지로 리드 스트로우브 신호(rd_strobe)가 발생하면, 독출지시기(1)가 현재 가리키는 FIFO 셀의 데이터가 읽혀지고, 다음에 독출지시기(1)의 값을 1 증가시켜서 상기 독출지시기(1)가 새로 지정하는 셀의 데이터가 리드데이터(Read_Dta) 신호(도시되지 않았음)에 나타나게 된다. 독출지시기(1) 및 저장지시기(3)은 0에서 (2^(K+1)-1) 사이의 값을 갖는 데, 도 1의 경우에는 3비트로 구성되므로 0에서 7 사이의 값을 갖게 된다. 그러므로 실제 FIFO 셀 지정은 독출지시기(1) 및 저장지시기(3)의 MSB(Most Significant Bit)를 제외한 나머지 비트 값으로 지정한다.

본 발명에 따른 FIFO 제어회로는 아래의 표 1)과 같은 상태신호를 발생하며,

여기에서 rd_ptr 및 wr_ptr은 독출지시기 및 저장지시기의 값을 의미한다. 도 1의 경우에서와 같이 K가 2, M이 4, N이 2인 경우에는, 상기 표 1)에 따라 rd_ptr 및 wr_ptr 값에 따른 상태신호는 아래의 표 2)와 같이 주어진다.

따라서 상술한 본 발명에 따른 FIFO 제어회로를 채용하면 FIFO 앞단의 특성상 FIFO 쪽에서 FIFO 풀 신호(Full Signal)가 발생한 후 특정한 개수의 데이터를 FIFO에 쓸 수 있으며, 또한 이 FIFO 제어회로는 간단한 논리 게이트들로 구현될 수 있는 장점이 있다.

Claims

M(M=2^k, k=1,2,3,...)단으로 구성되고 N(N=0,1,2,...)개의 완충버퍼를 갖는 FIFO의 제어회로에 있어서, 후단에서 FIFO의 데이터를 읽어가기 위한 리드 스트로우브 신호에 응답하여 FIFO로부터의 읽기를 지시하는 독출지시기; 전단에서 FIFO에 데이터를 저장하기 위한 라이트 스트로우브 신호에 응답하여 FIFO에 쓰기를 지시하는 저장지시기; 상기 독출지시기의 출력과 상기 저장지시기의 출력을 입력으로하여 FIFO 풀 신호를 발생하는 FIFO 풀 신호 발생기; 및 상기 독출지시기의 출력과 상기 저장지시기의 출력을 비교하여 FIFO에 최소한 1개 이상의 데이터가 있음을 나타내는 FIFO 넌엠프티 신호를 발생하는 FIFO 넌엠프티 신호 발생기를 포함하는 것을 특징으로 하는 FIFO 제어회로.
제1항에 있어서, 상기 독출지시기 및 저장지시기는 K+1 비트의 레지스터로 구성되는 것을 특징으로 하는 FIFO 제어회로.
제1항에 있어서, 상기 FIFO 풀 신호는 FIFO가 풀이면 엑티브하이가 되는 것을 특징으로 하는 FIFO 제어회로.
제1항에 있어서, 상기 FIFO 풀 신호 발생기는 상기 저장지시기의 출력에 0에서 N 사이의 값을 더하여 상기 FIFO 풀 신호를 발생하는 것을 특징으로 하는 FIFO 제어회로.