KR100224725B1 - 선입선출기 - Google Patents
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Abstract
본 발명은 선입선출기에 관한 것으로서, 메모리, 기입 어드레스 신호와 리셋 신호와 기입 클럭 신호 및 어드레스 기입 인에이블 신호를 입력하고 상기 리셋 신호가 인에이블되면 초기화되고 상기 어드레스 기입 인에이블 신호가 인에이블되면 상기 기입 클럭 신호에 동기되어 상기 기입 어드레스 신호를 일시 저장하는 기입 어드레스 레지스터, 상기 기입 어드레스 레지스터로부터 상기 기입 어드레스 신호를 입력하여 이를 1비트씩 증가시키고 증가된 기입 어드레스 신호를 상기 기입 어드레스 레지스터로 전달하는 제1 인크리먼터, 독출 어드레스 신호와 상기 리셋 신호와 독출 클럭 신호 및 어드레스 독출 인에이블 신호를 입력하고 상기 리셋 신호가 인에이블되면 초기화되고 상기 어드레스 독출 인에이블 신호가 인에이블되면 상기 독출 클럭 신호에 동기되어 상기 독출 어드레스 신호를 일시 저장하는 독출 어드레스 레지스터, 및 상기 독출 어드레스 레지스터로부터 독출 어드레스 신호를 입력하여 이를 1비트씩 증가시키고 증가된 독출 어드레스 신호를 상기 독출 어드레스 레지스터로 전달하는 제2 인크리먼터를 구비함으로써 전력 소모가 감소된다.
Description
본 발명은 선입선출(FIFO;First In First Out)기에 관한 것으로서, 특히 전력 소모를 감소시킬 수 있는 선입선출기의 어드레스 생성기에 관한 것이다.
컴퓨터에서 데이터를 처리하는 과정에서 데이터를 임시 저장해야 할 장소가 필요하게 되는데 이 때 사용되는 것이 레지스터이다. 레지스터에 데이터가 저장되고, 저장된 데이터가 다시 회수되는 방법으로 선입선출 방법과 선입후출(FILO:First In Last Out) 방법이 있다. 선입선출 방법은 먼저 저장된 데이터가 먼저 회수되는 방법이고, 선입후출 방법은 먼저 저장된 데이터가 나중에 회수되는 방법이다. 스택(stack), 테이블, 리스트 등에 선입선출 방법이 이용되고 있고, 그래픽 데이터의 전송 과정에서도 선입선출 방법이 주로 이용되고 있다.
도 1은 종래의 선입선출기(10)의 블록도이다. 그 구조는 외부 데이터를 저장하는 메모리 장치(11)와, 상기 메모리 장치(11)에 연결되어 상기 메모리 장치(11)에 데이터를 기입하기 위한 기입 어드레스 신호를 일시 저장하며 기입 클럭인 wr_clk과 리셋 신호인 resetb를 입력으로 하는 기입 어드레스 레지스터(write address register)(13)와, 상기 기입 어드레스 레지스터(13)에 연결되어 상기 메모리 장치(11)에 데이터를 저장할 때 사용하는 어드레스를 생성하는 기입 카운터(write counter)(15)와, 상기 메모리 장치(11)에 연결되어 상기 메모리 장치(11)의 데이터를 독출하기 위한 독출 어드레스를 일시 저장하며 독출 클럭인 rd_clk과 resetb를 입력으로 하는 독출 어드레스 레지스터(read address register)(17)와, 상기 메모리 장치(11)에 저장된 데이터를 읽어낼 때 사용하는 독출 어드레스를 생성하는 독출 카운터(read counter)(19), 및 상기 기입 카운터(15)와 독출 카운터(19)에 연결되어 상기 메모리 장치(11)의 상태를 나타내주는 플래그(flag) 회로(21)로 구성되어있다.
상기 메모리 장치(11)에 데이터의 선입선출을 수행하기 위하여 상기 메모리 장치(11)에 데이터를 집어넣는 기입(write) 동작과 상기 메모리 장치(11)로부터 데이터를 읽어내는 독출(read) 동작시 상기 메모리 장치(11)의 어드레스를 발생하기 위하여 기입 카운터(15)와 독출 카운터(19)가 사용된다.
도 2는 상기 도 1의 타이밍도이다. resetb가 논리 로우(logical low)로 인에이블되어 상기 메모리 장치(11)가 리셋되고난 후 wr_clk과 rd_clk에 발생하면 상기 기입 카운터(15)와 독출 카운터(19)는 계속 동작 상태가 된다. 따라서 상기 기입 카운터(15)와 독출 카운터(19)가 동작하는 한 상기 기입 카운터(15)와 독출 카운터(19)에서 전력 소모가 계속되므로 전력 소모가 많아진다. 이와 같이 전력 소모가 많게 되면 저전력 소형을 지향하는 선입선출기(10)는 커지게 된다. 따라서, 전력 소모가 적은 선입선출기가 요구된다.
본 발명이 이루고자하는 기술적 과제는, 전력 소모가 적은 선입선출기를 제공하는데 있다.
도 1은 종래의 선입선출기의 블록도.
도 2는 상기 도 1의 타이밍도.
도 3은 본 발명의 선입선출기의 블록도.
도4는 상기 도 3에 도시된 기입 어드레스 레지스터(write address register)의 구성도.
도 5는 상기 도 3에 도시된 독출 어드레스 레지스터(read address register)의 구성도.
도 6은 상기 도 3에 도시된 인크리먼터(incrementor)의 회로도.
도 7은 상기 도 3의 타이밍도.
상기 과제를 이루기 위하여 본 발명은,
데이터가 저장되는 메모리, 상기 메모리에 연결되며 상기 메모리에 데이터를 기입할 때 상기 메모리 내에 상기 데이터가 기입될 어드레스를 지정하는 기입 어드레스 신호와 리셋 신호와 기입 클럭 신호 및 어드레스 기입 인에이블 신호를 입력하고 상기 리셋 신호가 인에이블되면 초기화되고 상기 어드레스 기입 인에이블 신호가 인에이블되면 상기 기입 클럭 신호에 동기되어 상기 기입 어드레스 신호를 일시 저장하는 기입 어드레스 레지스터, 상기 기입 어드레스 레지스터에 연결되며 상기 기입 어드레스 레지스터로부터 상기 기입 어드레스 신호를 입력하여 이를 1비트씩 증가시키고 증가된 기입 어드레스 신호를 상기 기입 어드레스 레지스터로 전달하는 제1 인크리먼터, 상기 메모리에 연결되며 상기 메모리로부터 데이터 독출시 상기 메모리 내에서 독출하고자하는 데이터의 어드레스를 지정하는 독출 어드레스 신호와 상기 리셋 신호와 독출 클럭 신호 및 어드레스 독출 인에이블 신호를 입력하고 상기 리셋 신호가 인에이블되면 초기화되고 상기 어드레스 독출 인에이블 신호가 인에이블되면 상기 독출 클럭 신호에 동기되어 상기 독출 어드레스 신호를 일시 저장하는 독출 어드레스 레지스터, 및 상기 독출 어드레스 레지스터에 연결되며 상기 독출 어드레스 레지스터로부터 독출 어드레스 신호를 입력하여 이를 1비트씩 증가시키고 증가된 독출 어드레스 신호를 상기 독출 어드레스 레지스터로 전달하는 제2 인크리먼터를 구비하는 것을 특징으로 하는 선입선출기를 제공한다.
바람직하기는, 상기 기입 어드레스 레지스터는 상기 기입 클럭 신호와 상기 리셋 신호와 상기 기입 어드레스 신호 및 상기 어드레스 기입 인에이블 신호를 입력하며 제1 출력 신호와 제2 출력 신호를 출력하는 플립플롭으로 구성하며, 상기 제1 출력 신호는 상기 메모리로 입력되고 상기 제2 출력 신호는 상기 제1 인크리먼터로 입력되며 상기 어드레스 기입 인에이블 신호가 인에이블될 때만 상기 제1 출력 신호와 제2 출력 신호가 출력된다.
바람직하기는 또한, 상기 독출 어드레스 레지스터는 상기 독출 클럭 신호와 상기 리셋 신호와 상기 독출 어드레스 신호 및 상기 어드레스 독출 인에이블 신호를 입력하며 제3 출력 신호와 제4 출력 신호를 출력하는 플립플롭으로 구성하며, 상기 제3 출력 신호는 상기 메모리에 입력되고 상기 제4 출력 신호는 상기 제2 인크리먼터로 입력되며 상기 어드레스 독출 인에이블 신호가 인에이블될 때만 상기 제3 출력 신호와 제4 출력 신호가 출력된다.
상기 본 발명에 의하여 선입선출기의 전력 소모가 감소된다.
이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명의 선입선출기의 블록도이다. 그 구조는 데이터를 기억하는 기억 수단인 메모리(31)와, 상기 메모리(31)에 연결되어 상기 메모리(31)에 데이터 저장시 상기 데이터가 저장될 메모리(31) 내의 어드레스를 지정하는 기입 어드레스 신호인 Ad1과 리셋 신호인 resetb와 기입 클럭 신호인 wclk 및 어드레스 기입 인에이블 신호인 wen을 입력하여 상기 메모리(31) 내에 데이터 기입 상태를 제어하는 기입 어드레스 레지스터(33)와, 상기 기입 어드레스 레지스터(33)에 연결되어 상기 기입 어드레스 레지스터(33)로부터 Ad1을 입력받아서 이를 1비트씩 증가시키고 증가된 Ad1을 상기 기입 어드레스 레지스터(39)로 출력하는 기입 포인터(write pointer)(35)와, 상기 메모리(31)에 연결되어 상기 메모리(31)로부터 데이터 독출시 상기 데이터가 저장되어있는 메모리(31)의 어드레스를 지정하는 독출 어드레스 신호인 Ad2와 resetb와 독출 클럭 신호인 rclk 및 어드레스 독출 인에이블 신호인 ren을 입력하여 상기 메모리(31) 내에 저장되어있는 데이터의 독출 상태를 제어하는 독출 어드레스 레지스터(37)와, 상기 독출 어드레스 레지스터(37)에 연결되어 상기 독출 어드레스 레지스터(37)로부터 독출 어드레스 신호를 입력받아서 이를 1비트씩 증가시키고 증가된 독출 어드레스 신호를 상기 독출 어드레스 레지스터(37)로 출력하는 독출 포인터(read pointer)(39), 및 상기 기입 포인터(35)와 상기 독출 포인터(39)에 연결되어 상기 메모리(31)의 상태를 나타내는 플래그 회로(41)로 구성되어있다.
기입 어드레스 레지스터(33)는 resetb가 인에이블되면 초기화되고 wen이 인에이블되면 wclk에 동기되어 Ad1을 일시 저장한다. 독출 어드레스 레지스터(37)는 resetb가 인에이블되면 초기화되고 ren이 인에이블되면 rclk에 동기되어 Ad2를 일시 저장한다.
상기 기입 포인터(35)는 제1 인크리먼터(incrementor)로, 상기 독출 포인터(39)는 제2 인크리먼터로 구성되어있고 제1 인크리먼터와 제2 인크리먼터의 회로 구성은 동일하다.
도 4는 상기 도 3에 도시된 기입 어드레스 레지스터(33)의 구성도이다. 그 구조는 입력단에 wclk과 어드레스 신호인 Ad1과 리셋 신호인 resetb 및 wen이 입력되고, 출력단은 제1 출력 신호인 dout1과 제2 출력 신호인 dout2를 구비하는 제1 플립플롭(Flip-Flop)으로 구성되어있다. 상기 dout1은 상기 메모리(31)에 입력되어 데이터가 저장될 메모리(31)의 주소를 지정하고 상기 dout2는 상기 기입 포인터(35)로 입력되며, 상기 wen이 논리 하이(logical high)로 인에이블될 때만 상기 dout1과 dout2가 출력된다.
도 5는 상기 도 3에 도시된 독출 어드레스 레지스터(37)의 구성도이다. 그 구조는 rclk와 어드레스 신호인 Ad2와 resetb 및 ren을 입력으로 구비하며 출력단에 제3 출력 신호인 dout3과 제4 출력 신호인 dout4를 구비하는 제2 플립플롭으로 구성되어있다. 상기 dou3은 상기 메모리(31)에 입력되어 상기 메모리(31)로부터 데이터를 독출할 때 상기 데이터가 저장되어있는 메모리(31)의 주소를 지정하고 상기 dout4는 상기 독출 포인터(39)로 입력되어 상기 ren이 논리 하이로 인에이블될 때만 상기 dou3과 dout가 출력된다.
도 6은 상기 도 3에 도시된 기입 포인터(35)의 회로도이다. 그 구조는 어드레스 신호가 4비트인 경우를 도시한 것으로서, 제1 입력 어드레스 신호인 A1과 전원 전압인 VDD를 입력하여 제1 출력 어드레스 신호인 Ao1을 제1 배타 논리합(61)과, 상기 A1과 상기 VDD를 입력으로 하는 제1 낸드 게이트(63)와, 상기 제1 낸드 게이트(63)의 출력과 제2 입력 어드레스 신호인 A2를 입력하여 제2 출력 어드레스 신호인 Ao2를 출력하는 제2 배타 논리합(65)과, 상기 A2와 상기 제1 낸드 게이트(63)의 출력을 입력으로 하는 제2 낸드 게이트(67)와, 상기 제2 낸드 게이트(67)의 출력과 제3 입력 어드레스 신호인 A3을 입력하여 제3 출력 어드레스 신호인 Ao3를 출력하는 제3 배타 논리합(69)과, 상기 제2 낸드 게이트(67)의 출력과 상기 제3 입력 어드레스 신호인 A3을 입력으로 하는 제3 낸드 게이트(71), 및 상기 제3 낸드 게이트(71)의 출력과 제4 입력 어드레스 신호인 A4를 입력하여 제4 출력 어드레스 신호인 Ao4를 출력하는 제4 배타 논리합(73)으로 구성된 병렬 시프트 레지스터(parallel shift register)이다.
만일 어드레스 신호가 n비트일 경우 상기 기입 포인터(35)의 제n 입력 어드레스 신호의 입력단과 제n 출력 어드레스 출력단의 구성은 제(n-2) 낸드 게이트의 출력과 제(n-1) 입력 어드레스 신호를 입력으로 하는 제(n-1) 낸드 게이트와, 상기 제(n-1) 낸드 게이트의 출력과 제n 입력 어드레스 신호를 입력하여 제n 출력 어드레스 신호를 출력하는 제n 배타 논리합으로 구성한다.
상기 기입 포인터(35)의 데이터의 입출력 관계는 다음 표 1과 같다.
| A4 A3 A2 A1 | Ao4 Ao3 Ao2 Ao1 |
| 0 0 0 0 | 0 0 0 1 |
| 0 0 0 1 | 0 0 1 0 |
| 0 0 1 0 | 0 0 1 1 |
| 0 0 1 1 | 0 1 0 0 |
| 0 1 0 0 | 0 1 0 1 |
| 0 1 0 1 | 0 1 1 0 |
| 0 1 1 0 | 0 1 1 1 |
| 0 1 1 1 | 1 0 0 0 |
| 1 0 0 0 | 1 0 0 1 |
| 1 0 0 1 | 1 0 1 0 |
| 1 0 1 0 | 1 0 1 1 |
| 1 0 1 1 | 1 1 0 0 |
| 1 1 0 0 | 1 1 0 1 |
| 1 1 0 1 | 1 1 1 0 |
| 1 1 1 0 | 1 1 1 1 |
| 1 1 1 1 | 0 0 0 0 |
상기 표 1에 도시된 바와 같이 출력 어드레스 신호들은 입력 어드레스 신호들이 +1씩 증가된 것임을 알 수 있다.
도 3에 도시된 독출 포인터(39)의 구조는 상기 도 6에 도시된 기입 포인터(35)와 그 회로 구성이 동일하여 중복되므로 상기 독출 포인터(39)의 구조에 대한 설명은 생략하기로 한다.
도 7은 상기 도 3의 타이밍도이다. 도 7을 이용하여 상기 도 3에 도시된 선입선출기(30)의 동작을 설명하기로 한다. 먼저, 상기 메모리(31)로부터 데이터를 독출하는 동작에 관해 설명하기로 한다. 초기에 resetb가 논리 로우(logical low)로 인에이블되어 상기 독출 포인터(39)와 독출 어드레스 레지스터(37)의 모든 데이터는 '0'으로 리셋된다. 이어서 ren이 논리 하이로 인에이블되면 rclk가 발생하고 상기 독출 어드레스 레지스터(37)로 입력된 Ad2는 상기 독출 포인터(39)에 의하여 +1씩 증가된다. 상기 Ad2는 상기 독출 어드레스 레지스터(37)로부터 상기 메모리(31)에 입력되어 메모리(31) 내에 저장된 데이터 중 상기 Ad2에 저장된 데이터를 선택한다. 그러면, 상기 Ad2에 의해 선택된 데이터는 상기 메모리(31)로부터 출력된다. 상기 메모리(31)로부터 데이터를 독출하는 동작이 완료되면 상기 ren이 논리 로우로 디세이블(disable)된다. 그러면 상기 독출 포인터(39)와 독출 어드레스 레지스터(37)는 동작이 중지된다. 동작이 중지된 만큼 전력 소모가 감소된다.
상기 메모리(31)에 데이터를 기입하는 동작에 관해 설명하기로 한다. 초기에 resetb가 논리 로우로 인에이블되면 상기 기입 포인터(35)와 기입 어드레스 레지스터(33)의 모든 데이터는 '0'으로 리셋된다. 이어서 wen이 논리 하이로 인에이블되면 wclk이 발생하고 상기 기입 어드레스 레지스터(33)로 입력된 Ad1은 상기 기입 포인터(35)에 의하여 +1씩 증가된다. 상기 Ad1은 상기 기입 어드레스 레지스터(33)로부터 상기 메모리(31)에 입력되어 데이터가 저장될 메모리(31)의 주소를 지정한다. 메모리(31)의 주소가 지정되면 입력 데이터가 메모리(31)에 저장된다. 상기 메모리(31)에 데이터를 기입하는 동작이 완료되면 상기 wen이 논리 로우로 디세이블된다. 그러면 상기 기입 포인터(35)와 기입 어드레스 레지스터(33)는 동작이 중지된다. 동작이 중지된 만큼 전력 소모가 감소된다.
상기 기입 동작과 독출 동작시 상기 메모리(31)의 상태는 모두 상기 플래그 회로(41)에 나타난다.
이와 같이 데이터를 독출하는 동안에는 상기 기입 어드레스 레지스터(33)와 기입 포인터(35)는 동작이 중지되어 전력 소모가 감소되고, 데이터를 기입하는 동안에는 상기 독출 어드레스 레지스터(37)와 독출 포인터(39)의 동작이 중지되므로 전력 소모가 감소된다. 또, 기입 포인터(35)와 독출 포인터(39)는 제1 인크리먼터(35)와 제2 인크리먼터(39)로 구성함으로써 반도체 장치에 구현시 종래의 기입용 카운터(도 1의 15)와 독출용 카운터(도 1의 19)보다 면적을 적게 차지하게되므로 반도체 장치의 크기가 감소된다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따르면, 메모리(31)로부터 데이터를 독출하는 동안에는 기입 어드레스 레지스터(33)와 기입 포인터(35)는 동작이 중지되고, 메모리(31)에 데이터를 기입하는 동안에는 독출 어드레스 레지스터(37)와 독출 포인터(39)의 동작이 중지되므로 전력 소모가 감소된다. 또, 기입 포인터(35)와 독출 포인터(39)는 제1 인크리먼터와 제2 인크리먼터로 구성함으로써 반도체 장치에 구현시 종래의 기입용 카운터(도 1의 15)와 독출용 카운터(도 1의 19)보다 면적을 적게 차지하므로 반도체 장치의 크기가 감소된다.
Claims (3)
- 데이터가 저장되는 메모리;상기 메모리에 연결되며 상기 메모리에 데이터를 기입할 때 상기 메모리 내에 상기 데이터가 기입될 어드레스를 지정하는 기입 어드레스 신호와 리셋 신호와 기입 클럭 신호 및 어드레스 기입 인에이블 신호를 입력하고 상기 리셋 신호가 인에이블되면 초기화되고 상기 어드레스 기입 인에이블 신호가 인에이블되면 상기 기입 클럭 신호에 동기되어 상기 기입 어드레스 신호를 일시 저장하는 기입 어드레스 레지스터;상기 기입 어드레스 레지스터에 연결되며 상기 기입 어드레스 레지스터로부터 상기 기입 어드레스 신호를 입력하여 이를 1비트씩 증가시키고 증가된 기입 어드레스 신호를 상기 기입 어드레스 레지스터로 전달하는 제1 인크리먼터;상기 메모리에 연결되며 상기 메모리로부터 데이터 독출시 상기 메모리 내에서 독출하고자하는 데이터의 어드레스를 지정하는 독출 어드레스 신호와 상기 리셋 신호와 독출 클럭 신호 및 어드레스 독출 인에이블 신호를 입력하고 상기 리셋 신호가 인에이블되면 초기화되고 상기 어드레스 독출 인에이블 신호가 인에이블되면 상기 독출 클럭 신호에 동기되어 상기 독출 어드레스 신호를 일시 저장하는 독출 어드레스 레지스터; 및상기 독출 어드레스 레지스터에 연결되며 상기 독출 어드레스 레지스터로부터 독출 어드레스 신호를 입력하여 이를 1비트씩 증가시키고 증가된 독출 어드레스 신호를 상기 독출 어드레스 레지스터로 전달하는 제2 인크리먼터를 구비하는 것을 특징으로 하는 선입선출기.
- 제1항에 있어서, 상기 기입 어드레스 레지스터는 상기 기입 클럭 신호와 상기 리셋 신호와 상기 기입 어드레스 신호 및 상기 어드레스 기입 인에이블 신호를 입력하며 제1 출력 신호와 제2 출력 신호를 출력하는 플립플롭으로 구성하며, 상기 제1 출력 신호는 상기 메모리로 입력되고 상기 제2 출력 신호는 상기 제1 인크리먼터로 입력되며 상기 어드레스 기입 인에이블 신호가 인에이블될 때만 상기 제1 출력 신호와 제2 출력 신호가 출력되는 것을 특징으로 하는 선입선출기.
- 제1항에 있어서, 상기 독출 어드레스 레지스터는 상기 독출 클럭 신호와 상기 리셋 신호와 상기 독출 어드레스 신호 및 상기 어드레스 독출 인에이블 신호를 입력하며 제3 출력 신호와 제4 출력 신호를 출력하는 플립플롭으로 구성하며, 상기 제3 출력 신호는 상기 메모리에 입력되고 상기 제4 출력 신호는 상기 제2 인크리먼터로 입력되며 상기 어드레스 독출 인에이블 신호가 인에이블될 때만 상기 제3 출력 신호와 제4 출력 신호가 출력되는 것을 특징으로 하는 선입선출기.
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Publications (2)
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Family Applications (1)
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|---|---|---|---|
| KR1019960060498A KR100224725B1 (ko) | 1996-11-30 | 1996-11-30 | 선입선출기 |
Country Status (1)
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1996
- 1996-11-30 KR KR1019960060498A patent/KR100224725B1/ko not_active IP Right Cessation
Also Published As
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20070612 Year of fee payment: 9 |
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| LAPS | Lapse due to unpaid annual fee |