KR19980025171A - 이득 및 임피던스를 독립적으로 제어가능한 네가티브-피이드백 증폭기 회로 - Google Patents

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Abstract

복수의 전계효과 트랜지스터들 (FETs) (11,12) 이 종속 접속으로 연결되어 있다. 최종-스테이지의 FET (12)의 드레인이, 제 1 네가티브-피이드백 회로(13)를 통하여 제 1-스테이지의 FET (11)의 게이트에 연결되어 있다. 제 1-스테이지의 FET (11)의 드레인은 제 2 네가티브-피이드백 회로(14)를 통해 제 1-스테이지의 FET (11)의 게이트에 접속되어 있다. 제 1-네가티브 피이드백 회로 (13)가 제 1 레지스터 (RF1)에 접속되어 있는 반면, 제 2 네가티브-피이드백 회로 (14)는 제 2 레지스터 (RF2)에 접속되어 있다.

Description

이득 및 임피던스를 독립적으로 제어가능한 네가티브-피이드백 증폭기 회로
본 발명은, 본 기술분야에서 알려진 방식에서 소위 케스코드(cascode) 접속으로 이루어진 복수의 트랜지스터들을 포함하는 네가티브-피이드백 증폭기 회로에 관한 것이다. 네가티브-피이드백 증폭기 회로는, 입력 전기신호를 출력 전기신호로 증폭하기 위한 것이다.
케이블 티브이(CATV) 시스템 등에서, 최근에 100 개 이상의 많은 회수의 비디오 신호 채널들을 수용하기 위한 여러 시도가 행하여져 왔다. 그러한 많은 수의 비디오 채널들에 대처하기 위해서는, 광대역에 걸쳐 비디오 신호를 증폭할 수 있는 광-대역 증폭기를 제공하는 것이 요구된다. 특히, 각 비디오 채널은, 일반적으로 6 ㎒ 정도에서 대역폭을 갖는 것이 요구된다. 따라서, 광-대역 증폭기는, 최소한 600 ㎒ 의 광대역에 걸쳐 저-왜곡 및 고-이득 증폭을 수행하는 것이 요구된다. 바람직하게는, 그러한 타입의 광-대역 증폭기는, 앞으로의 채널 수에 있어서의 증가를 고려하면서, 1 ㎓ 폭의 대역에 걸쳐 저-왜곡 증폭을 수행하기에 적합하다.
예를들면, 일본국 특개평 (JP-A) 제 7-183735 호 (183735/1995) 가 상기 증폭기의 일 예를 개시하고 있다. 이 증폭기는, 소망의 이득을 달성하기 위한 네가티브-피이드백 회로 및 소위 케스코드 접속으로 복수의 전계효과 트랜지스터들 (FETs)을 포함하는 네가티브-피이드백 증폭기 회로를 포함한다. 일본국 특개평 (JP-A) 제 3-52407 호 (52407/1991) 는 상기 언급된 FET 대신 바이폴라 트랜지스터들을 포함하는 일 증폭기를 개시하고 있다.
도 1 은, 그러한 타입의 종래의 네가티브-피이드백 증폭기 회로를 보여준다. 이 네가티브-피이드백 증폭기 회로는, 소위 케스코드 접속으로 된 제 1-스테이지 FET (1)와 제 2-스테이지(2), 그리고 제 2 스테이지 FET(2)의 드레인을 제 1 스테이지 FET(1)의 게이트에 접속하되 이득을 조정하기 위해 그들 사이에 저항(Rf)을 갖는 네가티브-피이드백 회로(3)를 포함한다. 네가티브-피이드백 증폭기 회로는, 제 1 스테이지 FET(1)의 게이트에 접속된 입력 단자(IN) 및 제 2 스테이지 FET(2)의 드레인에 접속된 출력 단자(OUT)를 갖는다.
그러나, 도 1 에 도시된 네가티브-피이드백 증폭기 회로에서, 레지스터(Rf)의 저항 값을 선택함에 의해 상기 이득은 조절 및 변화될 수 있다. 이 경우에, 입력 단자(IN) 및 출력 단자(OUT) 의 임피던스들이 또한 변경된다. 이는, 입력 단자(IN) 및 출력 단자(OUT)에 접속된 외부 회로와의 임피던스 미스매칭으로 귀결된다. 이는, 이득 및 임피던스가 상호 독립적으로 제어될 수 없기 때문이다.
따라서, 본 발명의 목적은, 이득 및 임피던스를 독립적으로 제어할 수 있는 네가티브-피이드백 증폭기 회로를 제공하는 것이다.
본 발명의 다른 목적들은, 설명이 진행되어 감에 따라 명백해질 것이다.
도 1 은 종래의 네가티브-피이드백 증폭기 회로의 회로도.
도 2 는 본 발명의 제 1 실시례에 따른 네가티브-피이드백 증폭기 회로의 회로도.
도 3 은 본 발명의 제 2 실시례에 따른 네가티브-피이드백 증폭기 회로의 회로도.
본 발명이 적용될 수 있는 네가티브-피이드백 증폭기 회로는, 입력 전기 신호를 출력 전기 신호 내로 증폭시키기 위한 것이며, 케스코드로 접속된 복수의 능동 소자들을 포함한다. 능동 소자들은, 제 1 스테이지 능동 소자 및 최종 스테이지 능동 소자를 포함하는 바, 상기 능동 소자들의 각각은, 소자 입력 단자, 소자 출력 단자, 및 소자 제어 단자를 포함한다. 제 1 스테이지 능동 소자의 소자 제어 단자는 입력 전기 신호를 공급받는다. 최종 스테이지 능동 소자의 소자 출력 단자는 출력 전기 신호를 출력한다. 더욱이, 네가티브-피이드백 증폭기 회로는, 최종 스테이지 능동 소자의 소자 출력 단자와 제 1 스테이지 능동 소자의 소자 제어 단자의 사이에 접속된 제 1 네가티브-피이드백 회로, 및 제 1 스테이지 능동 소자의 소자 출력 단자와 제 1 스테이지 능동 소자의 소자 제어 단자의 사이에 접속된 제 2 네가티브-피이드백 회로를 포함한다.
본 발명이 또한 적용될 수 있는 네가티브-피이드백 증폭기 회로는, 입력 전기 신호를 출력 전기 신호 내로 증폭시키기 위한 것이며, 케스코드로 접속된 복수의 FET들을 포함한다. FET들은, 제 1 스테이지 FET 및 최종 스테이지 FET를 포함하는 바, 상기 FET들의 각각은, 소오스, 드레인, 및 게이트를 포함한다. 제 1 스테이지 FET의 게이트는 입력 전기 신호를 공급받는다. 최종 스테이지 FET의 드레인은 출력 전기 신호를 출력한다. 더욱이, 네가티브-피이드백 증폭기 회로는, 최종 스테이지 FET의 드레인과 제 1 스테이지 FET의 게이트의 사이에 접속된 제 1 네가티브-피이드백 회로, 및 제 1 스테이지 FET의 드레인과 제 1 스테이지 FET의 게이트의 사이에 접속된 제 2 네가티브-피이드백 회로를 포함한다.
본 발명이 또한 적용될 수 있는 네가티브-피이드백 증폭기 회로는, 입력 전기 신호를 출력 전기 신호 내로 증폭시키기 위한 것이며, 케스코드로 접속된 복수의 바이폴라 트랜지스터들을 포함한다. 바이폴라 트랜지스터들은, 제 1 스테이지 바이폴라 트랜지스터 및 최종 스테이지 바이폴라 트랜지스터를 포함하는 바, 상기 바이폴라 트랜지스터들의 각각은, 에미터, 콜렉터, 및 베이스를 포함한다. 제 1 스테이지 바이폴라 트랜지스터의 베이스는 입력 전기 신호를 공급받는다. 최종 스테이지 바이폴라 트랜지스터의 콜렉터는 출력 전기 신호를 출력한다. 더욱이, 네가티브-피이드백 증폭기 회로는, 최종 스테이지 바이폴라 트랜지스터의 콜렉터와 제 1 스테이지 바이폴라 트랜지스터의 베이스의 사이에 접속된 제 1 네가티브-피이드백 회로, 및 제 1 스테이지 바이폴라 트랜지스터의 콜렉터와 제 1 스테이지 바이폴라 트랜지스터의 베이스의 사이에 접속된 제 2 네가티브-피이드백 회로를 포함한다.
이제, 도면을 참조하여, 본 발명에 관하여 설명되어질 것이다.
도 2 에 있어서, 본 발명의 제 1 실시례에 따른 네가티브-피이드백 증폭기 회로가 기술되어질 것이다. 상기 네가티브-피이드백 증폭기 회로는, 입력 전기 신호를 출력 전기 신호 내로 증폭시키기 위한 것이며, 능동 소자들로서 제 1 스테이지, 및 최종 스테이지, 즉 제 2 스테이지 전계효과 트랜지스터들(FETs) (11 및 12)을 포함한다. 본 분야에서 알려져 있는 바와 같이, 제 1 스테이지 및 제 2 스테이지 FET들 (11 및 12) 각각은, 소자 제어 단자, 소자 입력 단자, 및 소자 출력 단자로서 각각 언급되는 게이트, 소오스, 및 드레인을 포함한다. 네가티브-피이드백 증폭기 회로는, 입력 전기 신호를 공급받도록 제 1 스테이지 FET (11)의 게이트에 접속된 회로 입력 단자(IN), 및 출력 전기 신호를 출력하도록 제 2 스테이지 FET(12)의 드레인에 접속된 회로 출력 단자(OUT)를 갖는다. 제 1 스테이지 FET(11)의 드레인은, 제 2 스테이지 FET(12)의 소오스에 접속된다. 따라서, 제 1 스테이지 및 제 2 스테이지 FET 들 (11 및 12) 은, 본 분야에서 알려져 있는 소위 케스코드 접속으로 연결되어 있다.
제 1 스테이지 FET(11)의 소오스는, 접지되어 있다. 제 2 스테이지 FET(12)의 게이트는 접지되어 있다.
더욱이, 네가티브-피이드백 증폭기 회로는, 제 2 스테이지 FET(12)의 드레인을 제 1 스테이지 FET(11)의 게이트에 접속하는 제 1 네가티브-피이드백 회로(13), 및 제 1 스테이지 FET(11)의 드레인을 제 1 스테이지 FET(11)의 게이트에 접속하는 제 2 네가티브-피이드백 회로(14)를 포함한다. 제 1 및 제 2 네가티브-피이드백 회로 (13 및 14) 는, 각각 제 1 및 제 2 저항 (Rf1 및 Rf2)을 포함한다.
상기 언급된 네가티브-피이드백 증폭기 회로에서, 출력 임피던스는 제 1 저항(Rf1)에 의해 조절될 수 있다. 이득은, 제 1 및 제 2 저항 (Rf1 및 Rf2) 에 의해 조절될 수 있다. 따라서, 저항 Rf1 및 Rf2 에 의해 이득 및 출력 임피던스를 각각 조절함으로써, 이득 및 출력 임피던스는 독립적으로 조절될 수 있다.
도 3 에 있어서, 본 발명의 제 2 실시례에 따른 네가티브-피이드백 증폭기 회로가 기술되어질 것이다. 유사한 부분은 비슷한 참조 부호로서 명명될 것이다.
상기 네가티브-피이드백 증폭기 회로는, 입력 전기 신호를 출력 전기 신호 내로 증폭시키기 위한 것이며, 능동 소자들로서, 도 2 에 도시된 FET 11 및 12 에 대신하여, 제 1 스테이지, 및 최종 스테이지, 즉 제 2 스테이지 바이폴라 트랜지스터들 (21 및 22)을 포함한다. 본 분야에서 알려져 있는 바와 같이, 제 1 스테이지 및 제 2 스테이지 바이폴라 트랜지스터들 (11 및 12) 각각은, 소자 제어 단자, 소자 입력 단자, 및 소자 출력 단자로서 각각 언급되는 베이스, 에미터, 및 콜렉터를 포함한다. 네가티브-피이드백 증폭기 회로에서는, 회로 입력 단자(IN)가 제 1 스테이지 바이폴라 트랜지스터(21)의 베이스에 접속되어 있고, 회로 출력 단자(OUT)가 제 2 스테이지 바이폴라 트랜지스터(22)의 에미터에 접속되어 있다. 제 1 스테이지 바이폴라 트랜지스터(21)의 콜렉터는, 제 2 스테이지 바이폴라 트랜지스터(22)의 에미터에 접속된다. 따라서, 제 1 스테이지 및 제 2 스테이지 바이폴라 트랜지스터들 (21 및 22) 은, 본 분야에서 알려져 있는 소위 케스코드 접속으로 연결되어 있다.
제 1 스테이지 바이폴라 트랜지스터(21)의 에미터는, 접지되어 있다. 제 2 스테이지 바이폴라 트랜지스터(22)의 베이스는 접지되어 있다.
네가티브-피이드백 증폭기 회로에서, 제 1 네가티브-피이드백 회로(13)는 제 2 스테이지 바이폴라 트랜지스터(22)의 콜렉터를 제 1 스테이지 바이폴라 트랜지스터(21)의 베이스에 접속시킨다. 제 2 네가티브-피이드백 회로(14)는 제 1 스테이지 바이폴라 트랜지스터(21)의 콜렉터를 제 1 스테이지 바이폴라 트랜지스터(21)의 베이스에 접속시킨다. 제 1 및 제 2 저항 (Rf1 및 Rf2) 이 제 1 및 제 2 네가티브-피이드백 회로 (13 및 14) 에 접속되어 있다.
상기 언급된 네가티브-피이드백 증폭기 회로에서, 출력 임피던스는 제 1 저항(Rf1)에 의해 조절될 수 있다. 이득은, 제 1 및 제 2 저항 (Rf1 및 Rf2) 에 의해 조절될 수 있다. 따라서, 저항 Rf2 및 Rf1 에 의해 이득 및 출력 임피던스를 각각 조절함으로써, 이득 및 출력 임피던스는 독립적으로 조절될 수 있다.
본 발명에 따르면, 이득 및 출력 임피던스를 독립적으로 조절하는 것이 가능하다. 결국, 상기 기술된 네가티브-피이드백 증폭기 회로들의 각각은, 임피던스 미스매칭을 야기하지 않고서도 이득을 조절할 수 있기 된다.
상기 언급된 네가티브-피이드백 증폭기 회로들의 각각은, 채널 수의 증가에 대처하기 위해, CATV에서 요구되는 광대역 증폭기 등에서 사용되기에 적합하다.
따라서, 본 발명이 여태껏 몇몇 실시례와 관련하여 기술되었지만, 여러 가지 다른 방식으로 본 발명을 실시할 수 있는 것이, 본 분야의 당업자에게는 가능하게 될 것이다. 예를들면, 앞서의 설명이 두 개의 능동 소자가 사용되고 있는 경우로 향하고 있지만, 세 개 혹은 그 이상의 능동 소자들이 본 분야에서 알려진 바대로 케스코드 접속으로 연결되어 있는 경우에도, 본 발명이 또한 적용가능하다고 이해되어 질 것이다.

Claims (6)

  1. 입력 전기 신호를 출력 전기 신호 내로 증폭시키기 위한 네가티브-피이드백 증폭기 회로에 있어서,
    제 1 스테이지 능동 소자 및 최종 스테이지 능동 소자를 포함하되, 상기 능동 소자들의 각각은 소자 입력 단자, 소자 출력 단자, 및 소자 제어 단자를 포함하며, 상기 제 1 스테이지 능동 소자의 상기 소자 제어 단자는 상기 입력 전기 신호를 공급받으며, 상기 최종 스테이지 능동 소자의 상기 소자 출력 단자는 상기 출력 전기 신호를 출력하는, 케스코드로 접속된 복수의 능동 소자들;
    상기 최종 스테이지 능동 소자의 상기 소자 출력 단자와 상기 제 1 스테이지 능동 소자의 상기 소자 제어 단자의 사이에 접속된, 제 1 네가티브-피이드백 회로; 및
    상기 제 1 스테이지 능동 소자의 상기 소자 출력 단자와 상기 제 1 스테이지 능동 소자의 상기 소자 제어 단자의 사이에 접속된, 제 2 네가티브-피이드백 회로; 를 포함하는 것을 특징으로 하는 네가티브-피이드백 증폭기 회로.
  2. 입력 전기 신호를 출력 전기 신호 내로 증폭시키기 위한 네가티브-피이드백 증폭기 회로에 있어서,
    제 1 스테이지 FET 및 최종 스테이지 FET를 포함하되, 상기 FET들의 각각은 소오스, 드레인, 및 게이트를 포함하며, 상기 제 1 스테이지 FET의 상기 게이트는 상기 입력 전기 신호를 공급받으며, 상기 최종 스테이지 FET의 상기 드레인은 상기 출력 전기 신호를 출력하는, 케스코드로 접속된 복수의 FET들;
    상기 최종 스테이지 FET의 상기 드레인과 상기 제 1 스테이지 FET의 상기 게이트의 사이에 접속된, 제 1 네가티브-피이드백 회로; 및
    상기 제 1 스테이지 FET의 상기 드레인과 상기 제 1 스테이지 FET의 상기 게이트의 사이에 접속된, 제 2 네가티브-피이드백 회로; 를 포함하는 것을 특징으로 하는 네가티브-피이드백 증폭기 회로.
  3. 입력 전기 신호를 출력 전기 신호 내로 증폭시키기 위한 네가티브-피이드백 증폭기 회로에 있어서,
    제 1 스테이지 바이폴라 트랜지스터 및 최종 스테이지 바이폴라 트랜지스터를 포함하되, 상기 바이폴라 트랜지스터들의 각각은 에미터, 콜렉터, 및 베이스를 포함하며, 상기 제 1 스테이지 바이폴라 트랜지스터의 상기 베이스는 상기 입력 전기 신호를 공급받으며, 상기 최종 스테이지 바이폴라 트랜지스터의 상기 콜렉터는 상기 출력 전기 신호를 출력하는, 케스코드로 접속된 복수의 바이폴라 트랜지스터들;
    상기 최종 스테이지 바이폴라 트랜지스터의 상기 콜렉터와 상기 제 1 스테이지 바이폴라 트랜지스터의 상기 베이스의 사이에 접속된, 제 1 네가티브-피이드백 회로; 및
    상기 제 1 스테이지 바이폴라 트랜지스터의 상기 콜렉터와 상기 제 1 스테이지 바이폴라 트랜지스터의 상기 베이스의 사이에 접속된, 제 2 네가티브-피이드백 회로; 를 포함하는 것을 특징으로 하는 네가티브-피이드백 증폭기 회로.
  4. 제 1 항에 있어서,
    상기 제 1 네가티브-피이드백 회로는 출력 임피던스를 조절하는 제 1 저항을 포함하며, 상기 제 2 네가티브-피이드백 회로는 상기 제 1 저항과 함께 이득을 조절하는 제 2 저항을 포함하는 것을 특징으로 하는 네가티브-피이드백 증폭기 회로.
  5. 제 2 항에 있어서,
    상기 제 1 네가티브-피이드백 회로는 출력 임피던스를 조절하는 제 1 저항을 포함하며, 상기 제 2 네가티브-피이드백 회로는 상기 제 1 저항과 함께 이득을 조절하는 제 2 저항을 포함하는 것을 특징으로 하는 네가티브-피이드백 증폭기 회로.
  6. 제 3 항에 있어서,
    상기 제 1 네가티브-피이드백 회로는 출력 임피던스를 조절하는 제 1 저항을 포함하며, 상기 제 2 네가티브-피이드백 회로는 상기 제 1 저항과 함께 이득을 조절하는 제 2 저항을 포함하는 것을 특징으로 하는 네가티브-피이드백 증폭기 회로.
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