JPH10107552A - 負帰還増幅回路 - Google Patents
負帰還増幅回路Info
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- JPH10107552A JPH10107552A JP8258103A JP25810396A JPH10107552A JP H10107552 A JPH10107552 A JP H10107552A JP 8258103 A JP8258103 A JP 8258103A JP 25810396 A JP25810396 A JP 25810396A JP H10107552 A JPH10107552 A JP H10107552A
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- negative feedback
- stage
- circuit
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- H03—ELECTRONIC CIRCUITRY
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- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
- H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
- H03F1/223—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively with MOSFET's
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- Power Engineering (AREA)
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Abstract
(57)【要約】
【課題】 利得とインピーダンスとを独立して調整でき
る負帰還増幅回路を提供すること。 【解決手段】 カスコード接続された複数の電界効果ト
ランジスタ（以下「ＦＥＴ」と呼ぶ）１１，１２のうち
終段のもののドレインを初段のもののゲートに第１の負
帰還回路１３を介して接続する。さらに初段のＦＥＴの
ドレインを該初段のＦＥＴのゲートに第２の負帰還回路
１４を介して接続する。第１の負帰還回路１３には第１
の抵抗Ｒｆ１を接続する。第２の負帰還回路１４には第
２の抵抗Ｒｆ２を接続する。
る負帰還増幅回路を提供すること。 【解決手段】 カスコード接続された複数の電界効果ト
ランジスタ（以下「ＦＥＴ」と呼ぶ）１１，１２のうち
終段のもののドレインを初段のもののゲートに第１の負
帰還回路１３を介して接続する。さらに初段のＦＥＴの
ドレインを該初段のＦＥＴのゲートに第２の負帰還回路
１４を介して接続する。第１の負帰還回路１３には第１
の抵抗Ｒｆ１を接続する。第２の負帰還回路１４には第
２の抵抗Ｒｆ２を接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のトランジス
タをカスコード接続した負帰還増幅回路に関する。
タをカスコード接続した負帰還増幅回路に関する。
【０００２】
【従来の技術】最近、ＣＡＴＶ等においては、例えば、
映像信号チャンネルを１００チャンネル以上に増加させ
る試みが成されている。このような多チャンネル化に対
処するためには、広い帯域にわたって映像信号を増幅で
きる広帯域増幅器が要求される。即ち、各映像チャンネ
ルは約６ＭＨｚ程度の帯域幅を要求されるから、広帯域
増幅器では、少なくとも６００ＭＨｚの広い帯域にわた
って低歪、高利得で増幅できることが要求される。好ま
しくは、この種の広帯域増幅器では、チャンネル数の増
加をも見込んで１ＧＨｚの帯域にわたって、低歪の増幅
ができることが望ましい。
映像信号チャンネルを１００チャンネル以上に増加させ
る試みが成されている。このような多チャンネル化に対
処するためには、広い帯域にわたって映像信号を増幅で
きる広帯域増幅器が要求される。即ち、各映像チャンネ
ルは約６ＭＨｚ程度の帯域幅を要求されるから、広帯域
増幅器では、少なくとも６００ＭＨｚの広い帯域にわた
って低歪、高利得で増幅できることが要求される。好ま
しくは、この種の広帯域増幅器では、チャンネル数の増
加をも見込んで１ＧＨｚの帯域にわたって、低歪の増幅
ができることが望ましい。
【０００３】例えば、特開平７−１８３７３５号公報に
は増幅器の一例が開示されている。その増幅器は、複数
の電界効果トランジスタ（以下「ＦＥＴ」と呼ぶ）を所
謂カスコード接続し、さらにある目標の利得を達成する
ために負帰還回路を設けた負帰還増幅回路を備えてい
る。また特開平３−５２４０７号公報には、ＦＥＴの代
わりにバイポーラトランジスタを用いた増幅器が開示さ
れている。
は増幅器の一例が開示されている。その増幅器は、複数
の電界効果トランジスタ（以下「ＦＥＴ」と呼ぶ）を所
謂カスコード接続し、さらにある目標の利得を達成する
ために負帰還回路を設けた負帰還増幅回路を備えてい
る。また特開平３−５２４０７号公報には、ＦＥＴの代
わりにバイポーラトランジスタを用いた増幅器が開示さ
れている。
【０００４】図２はその種の負帰還増幅回路の一例を示
している。この負帰還増幅回路は、所謂カスコード接続
された二つのＦＥＴ１，２と、第２段目のＦＥＴ２のド
レインを第１段目のＦＥＴ１のゲートに接続した負帰還
回路３とを含んでいる。負帰還回路３には利得を調整す
るために抵抗Ｒｆが接続されている。なお第１段目のＦ
ＥＴ１のゲートには入力端子ＩＮが、また第２段目のＦ
ＥＴ２のドレインには出力端子ＯＵＴがそれぞれ接続さ
れている。
している。この負帰還増幅回路は、所謂カスコード接続
された二つのＦＥＴ１，２と、第２段目のＦＥＴ２のド
レインを第１段目のＦＥＴ１のゲートに接続した負帰還
回路３とを含んでいる。負帰還回路３には利得を調整す
るために抵抗Ｒｆが接続されている。なお第１段目のＦ
ＥＴ１のゲートには入力端子ＩＮが、また第２段目のＦ
ＥＴ２のドレインには出力端子ＯＵＴがそれぞれ接続さ
れている。
【０００５】
【発明が解決しようとする課題】しかしながら図２の負
帰還増幅回路では、抵抗Ｒｆの値を選ぶことにより利得
を調整すると、入力端子ＩＮのインピーダンスや出力端
子ＯＵＴのインピーダンスも変化してしまい、その結
果、入力側回路や出力側回路とのインピーダンスに不整
合が生じてしまうという問題をもつ。これは、利得とイ
ンピーダンスとを独立して別々に調整することができな
いことに起因する。
帰還増幅回路では、抵抗Ｒｆの値を選ぶことにより利得
を調整すると、入力端子ＩＮのインピーダンスや出力端
子ＯＵＴのインピーダンスも変化してしまい、その結
果、入力側回路や出力側回路とのインピーダンスに不整
合が生じてしまうという問題をもつ。これは、利得とイ
ンピーダンスとを独立して別々に調整することができな
いことに起因する。
【０００６】それ故に本発明の課題は、利得とインピー
ダンスとを独立して調整できる負帰還増幅回路を提供す
ることにある。
ダンスとを独立して調整できる負帰還増幅回路を提供す
ることにある。
【０００７】
【課題を解決するための手段】本発明によれば、カスコ
ード接続された複数の能動素子と、終段の能動素子の出
力側端子を初段の能動素子の制御端子に接続した第１の
負帰還回路とを含む負帰還増幅回路において、前記初段
の能動素子の出力側端子を該初段の能動素子の制御端子
に接続した第２の負帰還回路を備えたことを特徴とする
負帰還増幅回路が得られる。
ード接続された複数の能動素子と、終段の能動素子の出
力側端子を初段の能動素子の制御端子に接続した第１の
負帰還回路とを含む負帰還増幅回路において、前記初段
の能動素子の出力側端子を該初段の能動素子の制御端子
に接続した第２の負帰還回路を備えたことを特徴とする
負帰還増幅回路が得られる。
【０００８】本発明によれば、カスコード接続された複
数のＦＥＴと、終段のＦＥＴのドレインを初段のＦＥＴ
のゲートに接続した第１の負帰還回路とを含む負帰還増
幅回路において、前記初段のＦＥＴのドレインを該初段
のＦＥＴのゲートに接続した第２の負帰還回路を備えた
ことを特徴とする負帰還増幅回路が得られる。
数のＦＥＴと、終段のＦＥＴのドレインを初段のＦＥＴ
のゲートに接続した第１の負帰還回路とを含む負帰還増
幅回路において、前記初段のＦＥＴのドレインを該初段
のＦＥＴのゲートに接続した第２の負帰還回路を備えた
ことを特徴とする負帰還増幅回路が得られる。
【０００９】本発明によれば、カスコード接続された複
数のバイポーラトランジスタと、終段のバイポーラトラ
ンジスタの出力側端子を初段のバイポーラトランジスタ
のベースに接続した第１の負帰還回路とを含む負帰還増
幅回路において、前記初段のバイポーラトランジスタの
出力側端子を該初段のバイポーラトランジスタのベース
に接続した第２の負帰還回路を備えたことを特徴とする
負帰還増幅回路が得られる。
数のバイポーラトランジスタと、終段のバイポーラトラ
ンジスタの出力側端子を初段のバイポーラトランジスタ
のベースに接続した第１の負帰還回路とを含む負帰還増
幅回路において、前記初段のバイポーラトランジスタの
出力側端子を該初段のバイポーラトランジスタのベース
に接続した第２の負帰還回路を備えたことを特徴とする
負帰還増幅回路が得られる。
【００１０】ここで、前記第１の負帰還回路は第１の抵
抗を備え、前記第２の負帰還回路は第２の抵抗を備え、
前記第１の抵抗で出力インピーダンスを調整し、前記第
１及び第２の抵抗で利得を調整するとよい。
抗を備え、前記第２の負帰還回路は第２の抵抗を備え、
前記第１の抵抗で出力インピーダンスを調整し、前記第
１及び第２の抵抗で利得を調整するとよい。
【００１１】また本発明によれば、上述したような負帰
還増幅回路を備えた広帯域増幅器が得られる。
還増幅回路を備えた広帯域増幅器が得られる。
【００１２】
【発明の実施の形態】図１は本発明の一実施の形態に係
る負帰還増幅回路の概略構成を示す回路図である。この
負帰還増幅回路は、入力端子ＩＮにゲートを接続された
第１段目の能動素子としての電界効果トランジスタ即ち
ＦＥＴ１１と、このＦＥＴ１１のドレインにソースを接
続された第２段目の能動素子としてのＦＥＴ１２とを含
んでいる。即ち、第１段目及び第２段目のＦＥＴ１１，
１２は所謂カスコード接続されている。
る負帰還増幅回路の概略構成を示す回路図である。この
負帰還増幅回路は、入力端子ＩＮにゲートを接続された
第１段目の能動素子としての電界効果トランジスタ即ち
ＦＥＴ１１と、このＦＥＴ１１のドレインにソースを接
続された第２段目の能動素子としてのＦＥＴ１２とを含
んでいる。即ち、第１段目及び第２段目のＦＥＴ１１，
１２は所謂カスコード接続されている。
【００１３】第１段目のＦＥＴ１１のソース及び第２段
目のＦＥＴ１２のゲートはそれぞれ接地されている。ま
た第２段目のＦＥＴ１２のドレインは出力端子ＯＵＴに
接続されている。
目のＦＥＴ１２のゲートはそれぞれ接地されている。ま
た第２段目のＦＥＴ１２のドレインは出力端子ＯＵＴに
接続されている。
【００１４】さらにこの負帰還増幅回路は、第２段目の
ＦＥＴ１２のドレインを第１段目のＦＥＴ１１のゲート
に接続した第１の負帰還回路１３と、第１段目のＦＥＴ
１１のドレインをそのＦＥＴ１１のゲートに接続した第
２の負帰還回路１４とを備えている。第１の負帰還回路
１３には第１の抵抗Ｒｆ１が接続され、また第２の負帰
還回路１４には第２の抵抗Ｒｆ２が接続されている。
ＦＥＴ１２のドレインを第１段目のＦＥＴ１１のゲート
に接続した第１の負帰還回路１３と、第１段目のＦＥＴ
１１のドレインをそのＦＥＴ１１のゲートに接続した第
２の負帰還回路１４とを備えている。第１の負帰還回路
１３には第１の抵抗Ｒｆ１が接続され、また第２の負帰
還回路１４には第２の抵抗Ｒｆ２が接続されている。
【００１５】この負帰還増幅回路によると、第１の抵抗
Ｒｆ１で出力インピーダンスの調整を行うことができ
る。また第１及び第２の抵抗Ｒｆ１，Ｒｆ２で利得を調
整することができる。したがって利得の調整をＲｆ２で
行い、出力インピーダンスの調整をＲｆ１で行うことに
より、利得と出力インピーダンスとを独立して調整でき
る。
Ｒｆ１で出力インピーダンスの調整を行うことができ
る。また第１及び第２の抵抗Ｒｆ１，Ｒｆ２で利得を調
整することができる。したがって利得の調整をＲｆ２で
行い、出力インピーダンスの調整をＲｆ１で行うことに
より、利得と出力インピーダンスとを独立して調整でき
る。
【００１６】上述した負帰還増幅回路は、ＣＡＴＶ等に
おいて多チャンネル化に対処するために使用される広帯
域増幅器に使用するのに適している。
おいて多チャンネル化に対処するために使用される広帯
域増幅器に使用するのに適している。
【００１７】なお上述では能動素子としてＦＥＴを使用
した場合につき説明したが、ＦＥＴの代わりにバイポー
ラトランジスタを使用してもよい。後者の場合、ＦＥＴ
のソース、ゲート、及びドレインはバイポーラトランジ
スタのエミッタ、ベース及びコレクタにそれぞれ対応す
る。
した場合につき説明したが、ＦＥＴの代わりにバイポー
ラトランジスタを使用してもよい。後者の場合、ＦＥＴ
のソース、ゲート、及びドレインはバイポーラトランジ
スタのエミッタ、ベース及びコレクタにそれぞれ対応す
る。
【００１８】また上述では能動素子を二つ使用した場合
につき説明したが、三つ以上の能動素子をカスコード接
続した場合においても同様に実施できる。
につき説明したが、三つ以上の能動素子をカスコード接
続した場合においても同様に実施できる。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
利得と出力インピーダンスとを独立して調整できるの
で、インピーダンスに不整合を起こすことなく利得を調
整することができる負帰還増幅回路が得られる。
利得と出力インピーダンスとを独立して調整できるの
で、インピーダンスに不整合を起こすことなく利得を調
整することができる負帰還増幅回路が得られる。
【図１】本発明の一実施の形態に係る負帰還増幅回路の
概略構成を示す回路図である。
概略構成を示す回路図である。
【図２】従来の負帰還増幅回路の概略構成を示す回路図
である。
である。
１１ 第１段目の電界効果トランジスタ（ＦＥＴ） １２ 第２段目の電界効果トランジスタ（ＦＥＴ） １３ 第１の負帰還回路 １４ 第２の負帰還回路 ＩＮ 入力端子 ＯＵＴ 出力端子 Ｒｆ１ 第１の抵抗 Ｒｆ２ 第２の抵抗
───────────────────────────────────────────────────── フロントページの続き (72)発明者 若林 良昌 東京都港区芝五丁目７番１号 日本電気株 式会社内
Claims (5)
- 【請求項１】 カスコード接続された複数の能動素子
と、終段の能動素子の出力側端子を初段の能動素子の制
御端子に接続した第１の負帰還回路とを含む負帰還増幅
回路において、前記初段の能動素子の出力側端子を該初
段の能動素子の制御端子に接続した第２の負帰還回路を
備えたことを特徴とする負帰還増幅回路。 - 【請求項２】 カスコード接続された複数の電界効果ト
ランジスタ（以下「ＦＥＴ」と呼ぶ）と、終段のＦＥＴ
のドレインを初段のＦＥＴのゲートに接続した第１の負
帰還回路とを含む負帰還増幅回路において、前記初段の
ＦＥＴのドレインを該初段のＦＥＴのゲートに接続した
第２の負帰還回路を備えたことを特徴とする負帰還増幅
回路。 - 【請求項３】 カスコード接続された複数のバイポーラ
トランジスタと、終段のバイポーラトランジスタの出力
側端子を初段のバイポーラトランジスタのベースに接続
した第１の負帰還回路とを含む負帰還増幅回路におい
て、前記初段のバイポーラトランジスタの出力側端子を
該初段のバイポーラトランジスタのベースに接続した第
２の負帰還回路を備えたことを特徴とする負帰還増幅回
路。 - 【請求項４】 前記第１の負帰還回路は第１の抵抗を備
え、前記第２の負帰還回路は第２の抵抗を備え、前記第
１の抵抗で出力インピーダンスを調整し、前記第１及び
第２の抵抗で利得を調整した請求項１−３のいずれかに
記載の負帰還増幅回路。 - 【請求項５】 請求項１−４のいずれかに記載の負帰還
増幅回路を備えた広帯域増幅器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8258103A JP2853739B2 (ja) | 1996-09-30 | 1996-09-30 | 負帰還増幅回路 |
| US08/939,879 US6028487A (en) | 1996-09-30 | 1997-09-29 | Negative-feedback amplifier circuit capable of independently controlling a gain and an impedance |
| DE69734806T DE69734806T2 (de) | 1996-09-30 | 1997-09-30 | Gegengekoppelte Verstärkerschaltung zur Steuerung einer Verstärkung und einer Impedanz in Unabhängigkeit |
| KR1019970050711A KR100293964B1 (ko) | 1996-09-30 | 1997-09-30 | 이득및임피던스를독립적으로제어가능한네가티브-피이드백증폭기회로 |
| EP97116995A EP0833441B1 (en) | 1996-09-30 | 1997-09-30 | Negative-feedback amplifier circuit capable of independently controlling a gain and an impedance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8258103A JP2853739B2 (ja) | 1996-09-30 | 1996-09-30 | 負帰還増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10107552A true JPH10107552A (ja) | 1998-04-24 |
| JP2853739B2 JP2853739B2 (ja) | 1999-02-03 |
Family
ID=17315548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8258103A Expired - Fee Related JP2853739B2 (ja) | 1996-09-30 | 1996-09-30 | 負帰還増幅回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6028487A (ja) |
| EP (1) | EP0833441B1 (ja) |
| JP (1) | JP2853739B2 (ja) |
| KR (1) | KR100293964B1 (ja) |
| DE (1) | DE69734806T2 (ja) |
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| US7928815B2 (en) | 2007-03-20 | 2011-04-19 | Fujitsu Limited | Amplifier |
| JP2017011669A (ja) * | 2015-06-19 | 2017-01-12 | エフシーアイ インク | マルチバンドのための高直線性を有する低雑音増幅器 |
| WO2019031184A1 (ja) * | 2017-08-10 | 2019-02-14 | 株式会社村田製作所 | 増幅回路 |
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| US6999743B2 (en) * | 2001-12-07 | 2006-02-14 | Analog Devices, Inc. | Line interface with second order high pass transfer function |
| JP4273729B2 (ja) * | 2002-09-18 | 2009-06-03 | ソニー株式会社 | 可変利得増幅器 |
| KR100732070B1 (ko) * | 2007-03-07 | 2007-06-27 | (주)에프씨아이 | 이득을 가변시킬 수 있는 저 잡음 증폭기 |
| KR100828187B1 (ko) * | 2007-03-16 | 2008-05-08 | 한양대학교 산학협력단 | 공통 인덕터를 이용하는 증폭기 |
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1996
- 1996-09-30 JP JP8258103A patent/JP2853739B2/ja not_active Expired - Fee Related
-
1997
- 1997-09-29 US US08/939,879 patent/US6028487A/en not_active Expired - Lifetime
- 1997-09-30 EP EP97116995A patent/EP0833441B1/en not_active Expired - Lifetime
- 1997-09-30 DE DE69734806T patent/DE69734806T2/de not_active Expired - Lifetime
- 1997-09-30 KR KR1019970050711A patent/KR100293964B1/ko not_active IP Right Cessation
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