KR19980022841A - 반도체 커패시터의 구조 및 그 제조방법 - Google Patents

Abstract

본 발명은 유전체막의 정전용량을 증대시키고 또한 전기적 특성을 향상시키도록 한 반도체 커패시터의 구조 및 그 제조방법에 관한 것이다.

본 발명의 목적은 유전체막의 정전용량을 증대시키고 또한 계면 특성을 향상시켜 양질의 커패시터를 실현할 수 있도록 한 반도체 커패시터의 구조 및 그 제조방법을 제공하는데 있다.

이와 같은 목적을 달성하기 위한 본 발명은 LPCVD법을 이용하여 커패시터의 하부전극인 폴리실리콘층과 상부전극인 폴리실리콘층 사이에 SiON 층을 형성하고나서 상기 SiON층을 산화시켜 상기 하부전극과 SiON층 사이 및 상기 상부전극과 SiON층 사이에 산화막들을 각각 형성한다. 따라서, 본 발명은 상기 산화막들에 의해 유전체막의 특성을 향상시키고 커패시터의 용량을 증대시킬 수 있는 효과를 갖는다.

Description

반도체 커패시터의 구조 및 그 제조방법

본 발명은 반도체 커패시터에 관한 것으로, 유전체막의 정전용량을 증대시키고 또한 전기적 특성을 향상시키도록 한 반도체 커패시터의 구조 및 그 제조방법에 관한 것이다.

일반적으로 고집적 반도체소자의 커패시터는 제한된 면적에서 최대한의 정전용량을 얻기 위해 고유전율을 가지고 또한 박막의 유전체막으로 이루어져 있다. 그래서, 종래의 커패시터의 유전체막으로는 커패시터의 하부전극상에 질화막을 증착하기 전에 SiO₂로이루어진 얇은산화막을 강제적으로 성장시킨 30-50Å의 얇은 ONO(Oxide-Nitride-Oxide) 구조가 주로 이용되고 있었다.

그런데, 최근에는 16M 또는 64M DRAM(dynamic random access memory)에 적용된 커패시터용 유전체막을 더욱 박막화시키기 위해 웨이퍼상의 자연산화막(native oxide)을 이용하는 NO(Nitride-Oxide) 구조의 유전체막이 널리 이용되어 왔다.

도 1은 종래의 반도체 커패시터의 구조를 나타낸 단면도이다.

도시된 바와 같이, 종래의 반도체 커패시터는 기판(10)의 표면 위에 커패시터의 하부전극인 폴리실리콘층(11)이 적층되고, 폴리실리콘층(11) 위에 커패시터의 유전체막을 위한 자연산화막(13)과 질화막(15) 및 산화막(17)이 순차적으로 적층되고, 산화막(17) 위에 커패시터의 상부전극인 폴리실리콘층(19)이 적층되는 구조로 이루어져 있다. 여기서, 기판(10)은 단결정실리콘기판으로서 상측부에 절연층(도시 안됨)이 형성되어 있다.

이와 같이 구성되는 반도체 커패시터의 유전체막은 대기중에서 성장되는 자연산화막(13)을 이용한 NO(Nitride-Oxide) 구조로 이루어져 있다.

그러나, 자연산화막(13)의 질이 제어될 수 없고, 또한 자연산화막(13)과 하부전극인 폴리실리콘층(11) 사이의 Si-SIO₂계면 특성이 저해되어 유전체막으로서의 질을 향상시키는데 한계가 있었다.

따라서, 본 발명의 목적은 유전체막의 정전용량을 증대시키고 또한 계면 특성을 향상시켜 양질의 커패시터를 실현할 수 있도록 한 반도체 커패시터의 구조 및 그 제조방법을 제공하는데 있다.

도 1은 종래의 반도체 커패시터의 구조를 나타낸 단면도.

도 2는 본 발명에 의한 반도체 커패시터의 구조를 나타낸 단면도.

도 3(A) 내지 도 3(C)는 본 발명에 의한 반도체 커패시터의 제조방법을 나타낸 단면 공정도.

도면의주요부분에대한부호의설명

10: 기판 11: 폴리실리콘층 13: 자연산화막 15: 질화막 17: 산화막 19: 폴리실리콘층 23, 27 : 산화막 25: 옥시나이트라이드층

이와 같은 목적을 달성하기 위한 본 발명은 LPCVD법을 이용하여 커패시터의 하부전극인 폴리실리콘층과 상부전극인 폴리실리콘층 사이에 SiON 층을 형성하고나서 상기 SiON층을 산화시켜 상기 하부전극과 SiON층 사이 및 상기 상부전극과 SiON층 사이에 산화막들을 각각 형성한다. 따라서, 본 발명은 상기 산화막들에 의해 유전체막의 특성을 향상시키고 커패시터의 용량을 증대시킬 수 있는 것을 특징으로 한다.

이하, 본 발명에 의한 반도체 커패시터의 구조 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.

도 2는 본 발명에 의한 반도체 커패시터의 구조를 나타낸 단면도이다.

도시된 바와 같이, 본 발명의 커패시터는 유전체막이 산화막(23)과 옥시나이트라이드막(25) 및 산화막(27)으로 이루어진 것을 제외하면 도 1의 커패시터와 동일하다.

이와 같이 구성되는 본 발명에 의한 커패시터의 제조방법을 도 3을 참조하여 설명하면 다음과 같다.

도 3(A)에 도시된 바와 같이, 먼저, 기판(10)의 표면 위에 폴리실리콘층(11)을 적층하면서 n형 불순물인 포스포러스(P)를 도핑한 후 통상의 기술을 이용하여 폴리실리콘층(11)을 커패시터의 하부전극 패턴으로 형성한다.

여기서, 상기 기판(10)은 이미 표면상에 DRAM을 위한 여러 가지의 공정이 처리된 상태이다.

한편, 상기 하부전극은 상기 커패시터의 정전용량을 증대시키기 위해 이 분야에서 잘 알려진 여러 가지 모양으로 형성되나 본 발명의 설명의 편의상 간단한 형태를 기준으로 기술하기로 한다.

이어서, LPCVD법을 이용하여 SiOxNy의 옥시나이트라이드막(25)을 20-30Å의 두께로 적층한다. 이때, 옥시나이트라이드막(25)은 SiH₂Cl₂(또는 SiH₄)와 NH₄및 N₂O 가스를 소정의 조합비로 700-900℃의 온도에서, 바람직하게는 800℃의 온도에서 형성된다.

도 3(B)에 도시된 바와 같이, 상기 옥시나이트라이드막(25)이 형성된 기판(10)을 확산로에서 건식 산화 또는 습식 산화시켜 옥시나이트라이드막(25)과 폴리실리콘층(11) 사이의 계면에 산화막(23)을 형성하고 이와 동시에 옥시나이트라이드막(25)의 상부면에 산화막(27)을 형성한다. 따라서, 유전체막이 완성된다.

여기서, 상기 산화막(23)은 산소 또는 수증기가 옥시나이트라이드막(25)을 관통하여 폴리실리콘층(11)의 실리콘과 반응하여 이루어진 것이고, 산화막(27)은 산소 또는 수증기가 옥시나이트라이드막(25)의 실리콘과 반응하여 이루어진 것이다.

한편, 본 발명은 상기 가스의 조합비를 조절하여 옥시나이트라이드막(25)을 확산하는 산소 수증기의 확산율을 제어할 수 있고 이에 따른 산화막(23)의 성장을 효율적으로 제어할 수 있다.

도 3(C)에 도시된 바와 같이, 상기 유전체막 위에 커패시터의 상부전극인 폴리실리콘층(19)을 적층하면서 n형 불순물인 포스포러스(P)를 도핑하여 커패시터를 완성한다.

이와 제조되는 커패시터의 산화막(23),(27)은 폴리실리콘층(11),(19)의 포스포러스(P)가 확산하는 것을 억제하고 또한, 하부전극인 폴리실리콘층(11)과 산화막(23) 사이의 Si-SiO₂계면에서의 결함 및 트랩 준위를 감소시킨다.

이상에서 살펴본 바와 같이, 본 발명은 커패시터의 상, 하부 전극인 폴리실리콘층들 사이에 옥시나이트라이드층을 형성하고 상기 폴리실리콘층들과 옥시나이트라이드층 사이에 각각 산화막을 형성하여 폴리실리콘층의 도핑된 불순물인 포스포러스(P)의 확산을 억제하고 하부전극인 폴리실리콘층과 산화막 사이의 Si-SiO₂계면에서의 결함 및 트랩 준위를 감소시킨다.

따라서, 본 발명은 유전체막의 전기적 특성을 향상시키고 전체적인 유전체막의 두께를 줄일 수 있어 커패시터의 정전용량을 증대시킬 수 있다.

Claims (7)

1. 기판상의 패턴닝된 하부전극인 폴리실리콘층과 상부전극인 폴리실리콘층 사이에 다층의 유전체막을 갖는 반도체 커패시터에 있어서, 상기 유전체막이 하층의 산화막과 중간층의 옥시나이트라이드층과 상층의 산화막으로 이루어지는 것을 특징으로 하는 반도체 커패시터의 구조.
2. 제 1 항에 있어서, 상기 옥시나이트라이드층은 30-60Å의 두께로 이루어지는 것을 특징으로 하는 반도체 커패시터의 구조.
3. 제 2 항에 있어서, 상기 옥시나이트라이드층은 40Å의 두께로 이루어지는 것을 특징으로 하는 반도체 커패시터의 구조.
4. 기판상의 패턴닝된 하부전극인 폴리실리콘층을 형성하는 단계와, 상기 폴리실리콘층 위에 하층의 산화막과 중간층의 옥시나이트라이드층과 상층의 산화막으로 이루어지는 유전체막을 형성하는 단계와, 상기 유전체막 위에 상부전극인 폴리실리콘층을 형성하는 단계를 포함하는 반도체 커패시터 구조의 제조방법.
5. 제 4 항에 있어서, 상기 유전체막을 형성하는 단계는 상기 하부전극인 폴리실리콘층 위에 상기 옥시나이트라이드층을 형성하는 단계와, 상기 옥시나이트라이드층을 산화시키는 단계를 포함하는 것을 특징으로 하는 반도체 커패시터 구조의 제조방법.
6. 제 4 항에 있어서, 상기 옥시나이트라이드막을 30-60Å의 두께로 적층하는 것을 특징으로 하는 반도체 커패시터 구조의 제조방법.
7. 제 6 항에 있어서, 상기 옥시나이트라이드막을 40Å의 두께로 적층하는 것을 특징으로 하는 반도체 커패시터 구조의 제조방법.