KR960010000B1 - 반도체 장치의 제조방법 - Google Patents

반도체 장치의 제조방법 Download PDF

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Abstract

요약 없음

Description

반도체 장치의 제조방법
제1도는 종래 기술에 의해 제조된 캐퍼시터의 단면도.
제2도 (A)~(C)는 본 발명에 의한 캐퍼시터의 제조공정을 나타내는 단면도.
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 유전용량이 크고 신뢰성이 높은 캐퍼시터가 포함된 반도체 장치의 제조방법에 관한 것이다.
잘 알려진 바와 같이 실리콘 산화막을 유전막으로 하는 캐퍼시터가 반도체 메모리 장치에 널리 사용되어 왔지만, 반도체 집적회로의 집적도가 급격히 증가함에 따라 캐퍼시터가 차지하는 면적이 작아지고 그에 따라 유전용량도 작아져 반도체 메모리 장치의 신뢰성에 한계를 나타내었다.
이에 따라 작아진 캐퍼시터의 면적에도 불구하고 보다 큰 유전용량을 지닌 캐퍼시터를 얻기 위하여, 유전막을 보다 박막화 하거나 유전막의 구조를 3차원화하여 유효유전막 면적을 크게하여 유전용량을 증가시키려는 방법들이 다양하게 제시되어 왔으며, 한편으로는 기존의 실리콘산화막, ONO(Oxide-Nitride-Oxide), NO(Nitride-Oxide) 등의 유전상수가 작은 물질 대신에 산화탄탈늄(Ta2O5), 산화티타늄(TiO2) 등과 같은 고유전 물질을 이용한 캐퍼시터에 대한 연구가 활발히 진행되어 오고 있다.
Ta2O5를 유전막으로 이용한 일반적인 캐퍼시터에 관하여 1988년 일본 하다찌사에서 출원하여 특허등록된 미국특허번호 제4,937,650호를 살펴보면 그림 1도와 같다.
상기 특허의 캐퍼시터 제조방법은, 실리콘 기판(1)의 표면상에 Ta2O5막(3)을 형성시킨 후 800~1000℃의 건조산소 분위기하에 열처리를 수행함으로써 실리콘기판(1)과 Ta2O5막(3)과의 계면에 실리콘산화막(2)을 형성시켜 주고 이어서 Ta2O5막(3)상에 상부전극으로서 텅스텐막(4)을 증착시켜 줌으로써 이루어진다.
한편 성막상태(as-deposited)의 Ta2O5막의 전기적 특성을 향상시키기 위하여 Ta2O5형성 후 오존(O3)상태에서 어닐링과 건조산소 분위기하에서 어닐링처리를 해 주기도하며, Ta2O5막의 증착기술도 다양하게 제시되어 왔다.
그러나 상기 하다찌사의 특허등 종래기술은 아래와 같은 문제점들을 유발하게 되어 유전막의 박막화에 한계를 가져와 캐퍼시터의 유전용량과 그 신뢰성을 저하시키는 요인이 되고 있다.
첫째, 실리콘(Si)이 탄탈늄(Ta)보다 산소와 결합하려는 경향이 더 크기 때문에 실리콘 기판과 Ta2O5막과의 계면상에 실리콘산화막(SiO2)이 필연적으로 두텁게 형성된다. 따라서 유전률이 낮은 SiO2의 형성만큼 캐퍼시터의 전체 유전률이 낮아지게 된다.
둘째, 실리콘 기판과 Ta2O5막과의 계면부근의 Ta2O5막의 산소가 Si 기판쪽으로 확산되어나가기 때문에 Ta2O5막에 산소공공이 발생하여 누설전류의 요인으로 작용한다.
셋째, Ta2O5막 형성전 실리콘 기판의 표면상에 자연산화막이 균일하게 존재하지 않기 때문에 후속되는 Ta2O5막도 불균일하게 되어 계면에 스트레스가 걸려 여러가지 전기적 특성이 악화된다.
따라서 본 발명의 목적은 상기 종래기술의 문제점들을 해결하여 유전막질 및 그 계면특성을 향상시킴으로써 누설전류 밀도가 적고 유전용량이 큰 고신뢰성의 반도체 장치의 제조방법을 제공함에 있다.
상기의 목적을 달성하기 위하여, 본 발명에 의한 반도체 장치의 제조방법은 다음과 같이 구성된다.
도전물질로 된 제1전극과 제2전극 사이에 유전막이 형성되어 이루어진 캐퍼시터를 포함하는 반도체 장치의 제조방법에 있어서, 상기 제1전극상에 산화막을 형성시켜 주는 제1공정과, 상기 산화막의 표면의 일부를 질화시켜 주는 제2공정과, 상기 질화된 표면상에 고유전물질의 유전막을 형성시켜 주는 제3공정과, 상기 유전막상에 상기 제2전극을 형성시켜 주는 제4공정을 포함하여 이루어지는 것을 특징으로 한다.
이하 본 발명의 원리가 구체화된 실시예를 제2도를 참조하여 상세히 설명하겠다.
제2도(A)는 캐퍼시터의 하부기판인 스토리지(storage) 전극으로서의 제1전극(11)상에 산화막(12)이 형성되어 있는 것을 나타낸 단면도이다.
제1전극(11)은 도전물질로서 단결정실리콘, 다결정실리콘, 비정질실리콘 및 텅스텐, 티타늄나이트 등을 사용한다. 이어서 제1전극(11)상에 얇은 산화막(12)을 10~40Å 정도 형성시켜 준다. 이것은 제1전극(11)상에 자연산화막(Native Oxide)이 부분적으로 구멍형태의 불연속부로 존재하여 후속되는 질화공정에서 형성되는 실리콘 나이트라이드(Si3N4또는 SiON)과 제1전극(11)인 Si기판이 직접계면을 형성하고 그 격자불일치로 인하여 계면에 스트레스가 발생하는 것을 방지하게 해준다. 유전률을 고려하여 산화막(12)을 아주 얇게 형성시킨다.
여기서 산화막(12)을 열 산화법(thermal Oxidation), CVD 산화법, 습식산화법(Wet Chemical Oxide) 등을 이용하여 성장, 형성시킨다. 습식산화는 수산화암모늄(NH4OH), 염산(HCl), 황산(H2SO4), 질산(HNO3)등과 과산화수소(H2O2), 물(H2O) 등을 혼합하여 이용한다.
제2도(B)는 (A)도의 산화막(12)의 표면일부를 질화(Nitridation) 시켜준 단면도이다.
질화가스로는 NH3를 이용하여, 형성된 질화막(13)의 두께는 산화막(12)는 두께의 10~90% 정도가 되게 한다.
실리콘 산화막을 질화시킴으로써 형성된 Si3N4, SiON은 그 두께가 원래보다 약 1.6배 정도 축소되어지기 때문에 Si3N4의 유전률이 산화막에 비하여 약 1.9배 증가한다. 따라서 전체 캐퍼시터의 유전률이 증가하여 산화막으로 환산할 경우 등가산화막 두께의 값이 줄어들게 된다.
제2도(C)는 질화막(13)상에 유전물질 Ta2O5막(14)을 증착하고 그 위에 플레이트(Plate)전극으로서 도전물질인 제2전극(15)을 형성시켜준 단면도이다.
Ta2O5막(14)의 특성개선을 위해 오존(O3) 가스하에 어닐링시키고 건조산소분위기하에서 어닐링시켜도 된다. 이때 질화막(13)이 Ta2O5막(14)내의 산소나 어닐링시 산소가 제1전극(11)쪽으로 확산되는 것을 억제시켜 준다.
이상에서 살펴본 바와 같이 본 발명은 그 질화막의 존재로 인하여 유전막의 박막화를 더욱 가속화시킬 수 있으며, Ta2O5막내의 산소공공발생을 억제하여 누설전류밀도를 줄여줄뿐더러, 질화되지 않고 남아있는 산화막의 존재로 인하여 유전막에 발생할 수 있는 스트레스를 완화시켜 주기 때문에 보다 큰 유전용량을 지닌 고신뢰성의 캐퍼시터를 포함하는 반도체 장치를 제공해 줄 수 있다.
본 발명은 상기 실시예에 국한되지 않고, 본 발명의 원리가 적용되는 한 다른 여러가지 도전물질이나 유전물질에도 적용될 수 있음은 물론이다.

Claims (10)

  1. 도전물질로 된 제1전극과 제2전극 사이에 유전막이 형성되어 이루어진 캐퍼시터를 포함하는 반도체 장치의 제조방법에 있어서, 상기 제1전극상에 산화막을 형성시켜 주는 제1공정과, 상기 산화막의 표면 일부를 질화시켜 주는 제2공정과, 상기 질화된 표면상에 고유전물질의 유전막을 형성시켜 주는 제3공정과, 상기 유전막상에 상기 제2전극에 형성시켜 주는 제4공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 제1전극을 다결정실리콘, 단결정실리콘, 텅스텐, 티타늄나이트라이드 중 어느 하나를 사용하여 이루어진 것임을 특징으로 하는 반도체 장치의 제조방법.
  3. 제1항에 있어서, 상기 제1공정의 산화막의 두께가 10~40Å 범위내인 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제1항에 있어서, 상기 제1공정의 산화막 형성은 열산화법, 습식산화법 또는 CVD산화법을 사용하여 이루어진 것임을 특징으로 하는 반도체 장치의 제조방법.
  5. 제4항에 있어서, 상기 습식산화법을 이용한 산화막 형성시 NH4OH, HCl, H2SO4, HNO3중 어느 하나를 H2O2, H2O와 같이 사용한 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제1항에 있어서, 상기 제2공정의 질화를 위해 NH3가스를 사용하는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제1항에 있어서, 상기 제2공정의 질화되는 두께는 상기 제2공정의 산화막 두께의 10~90% 범위내인 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제1항에 있어서, 상기 제3공정의 유전막은 천이금속산화물임을 특징으로 하는 반도체 장치의 제조방법.
  9. 제8항에 있어서, 상기 천이금속산화물은 Ta2O5임을 특징으로 하는 반도체 장치의 제조방법.
  10. 제1항에 있어서, 상기 제3공정 후 오존(O3) 분위기 하에 어닐링과 건조산소(O2) 분위기하에 어닐링을 시켜준 후 상기 제4공정을 수행하는 것을 특징으로 하는 반도체 장치의 제조방법.
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