KR19990070971A - 캐패시터를 제조하는 방법 - Google Patents

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KR19990070971A
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시에 웬-이
예 웬-쿠안
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로버트 에이치. 씨. 챠오
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Abstract

본 발명은 캐패시터를 제조하는 방법에 관한 것으로,트랜지스터의 소스/드레인 영역을 접속하기 위해 반도체 기판상에 형성된 트랜지터 위에 도전체 층을 제공하는 단계, 상기 도전체 층위에 반구 입자형 실리콘 층을 형성하는 단계, 상기 반구 입자형 실리콘 층내에 이온 주입법을 사용하여 이온을 주입하는 단계, 상기 이온이 상기 반구 입자형 실리콘 층위의 장벽 층으로 변환되도록 열처리 공정을 수행하는 단계, 상기 장벽의 표면을 세척하기 위한 습식 에칭 공정을 수행하는 단계,상기 장벽 층위에 유전체를 형성하여 상기 유전체층 위에 상부 전극을 형성하는 단계를 포함한다.

Description

캐패시터를 제조하는 방법(METHOD OF FABRICATING CAPACITOR)
본 발명은 일반적으로 반도체 집적회로(IC)의 제조에 관한 것으로, 좀 더 구체적으로 캐패시터를 제조하는 방법에 관한 것이다.
고집적 메모리 소자 예를들면, 256MB이상의 저장 캐패시터를 갖는 다이나믹 랜덤 억세스 메모리(DRAM)은 적층형 캐패시터(stack-type capacitor) 또는 트랜치형 캐패시터(trench-type capacitor)와 같은 3차원 캐패시턴스 구조를 실현하기 위해 초박형 유전체의 이용을 필요로 한다. 이 메모리 소자들은 소프트 에러를 방지하기 위해 충분한 저장 전하를 가져야 한다. 통상적으로 이 유전체 층은 저압 화학 증착(LPCVD: low pressure chemical vapor deposition)법에 의해 산화 티타늄(Ta2O5)로 만들어진다. 이 산화 티타늄의 유전 상수는 산화물의 유전 상수보다 크다. 이 티타늄 산화물의 유전 상수는 약 25의 유전 상수를 가져야 양호하게 기능한다.
결함의 수가 유전체 형성 공정시 어닐링 온도에 반비례하고, 유전체 층의 질이 어닐링 온도에 정비례한다는 것은 널리 공지되어 있다.그러나, 원 산화물 층은 고온 어닐링 공정시 유전체 층과 하부 전극 사이의 인터페이스에 형성된다. 그러므로, 후속 공정시 형성된 유전체 층의 유전 상수는 원 산화물의 형성에 의해 감소되고, 캐패시터의 캐패시턴스는 감소된 유전 상수에 의해 감소된다. 반대로, 저온 어닐링 공정시,결함의 수는 저온으로 인해 효과적으로 감소되지 않고, 유전체 층의 질은 이 저온으로 인해 감소한다. 통상적으로, 반구 입자형 실리콘(HSG: hemispherical grained silicon) 층은 하부 전극의 실리콘 영역을 증가시키기위해 형성되지만, HSG 층이 예리하다. 그러므로,유전체 층이 후속 공정시 형성되는 것과 같이, 유전체 층의 표면은 예리해질 것이다. 그러므로, 누설 전류는 유전체층의 예리한 표면에 의해 발생된다.
도 1a 내지 도 1d는 종래의 방법에 따른 캐패시터 구조물을 제조하는 공정 을 도시한 단면도이다. 도 1a를 참조하면, 도전체 층(10)이 제공된다. 도전체 층 (10)은 반도체 기판 구조(도면에 도시안됨)상에 트랜지스터의 소스/드레인 영역을 접속하기 위해 제공된다. 다른 소자 구조물들은 이미 기판 상에 형성된다. 종래의 방법의 특징을 간략화 및 강조하기 위해 기판은 도면에 도시하지 않았다. 도전체 층(10)은 예를 들어, LPCVD 법에 의해 형성된다. 예를 들어, 도전체 층(10)은 도프된 폴리실리콘으로 이루어지고, 더욱이, 도전체 층(10)은 캐패시터용 하부 전극으로 사용된다.
그다음, HSG 층(12)는 도전체 층(10)의 표면 위에 형성된다. HSG층(12)는 예를 들어, 반응 가스로서 SiH4및 Si2H6을 사용하여 형성되고, 비정질 실리콘과 폴리실리콘의 형성 온도들 사이의 한 온도에서 형성된다. 어닐링 공정은 HSG 층(12)의 질을 개선하기 위해 수행된다. 그러나, 원 산화물(13)의 박층은 어닐링 공정시 HSG 층(12)의 표면 위에 형성되고, 후속 공정시 형성된 유전체 층의 유전 상수는 원 산화물(13)에 의해 감소된다. 그러므로, 원 산화물(native oxide) 층(13)은 이 후속 공정시 제거된다.
도 1b를 참조하면, HSG 층(12)의 표면 위의 원 산화물 층(13)은 희석된 플로르화 수소(HF) 용액에 의해 제거된다.박층의 산화질소 실리콘(14)(SiOxNy)는 고속 열처리 (RTP:rapid thermal process)에 의해 HSG 층(12)상에 형성된다. 이 RTP 공정은 고온에서 질소 가스로 수행되므로, 질소화 반응이 발생하여 산화질소 실리콘(14)를 형성한다.HSG 층(12)내의 실리콘 원자는 RTP 공정에 의해 질소 가스와 반응 한다. 산화 질소 실리콘 층(14)는 후속 열처리 공정시 원 산화물이 형성되는 것을 방지하기 위한 장벽 층으로서 이용된다.
도 1c를 참조하면, 산화 티타늄 층(16)은 예를 들어, LPCVD 법에 의해 산화질소 실리콘 층(14)의 위에 형성된다. LPCVD 법은 Ta(OC2H5)5화합물을 사용하여 수행되어, 약360-480℃에서 수행된다. 그 후,어닐링 공정은 산화 티타늄 층(16)의 밀도를 높이기 위해 사용된다. 이 어닐링 공정은 건식 산소 가스 또는 질소 가스로 수행되고, 약 700-950℃의 온도로 상승된다. 산화 티타늄 층(16)은 캐패시터용 유전체 층으로 이용된다. 원 산화물의 형성이 종래의 방법에 따라 형성된 산화질소 실리콘 층(14)에 의해서 효과적으로 억제되지 못한다. 이 방법으로, 원 산화물 층(18)은 어닐링 공정중에 산화 티타늄 층(16)과 산화 질소 실리콘 층(14)사이의 인터페이스에 형성된다. 그러므로, 유전체 층의 유전 상수 및 캐패시터의 캐패시턴스는 원 산화물 층(18)에 의해 감소된다.
더욱이, 도 1c는 HSG 층(12)의 표면과 산화 티타늄 층이 영역(19)에서 보는 바와 같이, 예리하다는 것을 도시한다. 이는 영역(19)에서 누설 전류가 발생되는 원인이다.
도 1d를 참조하면, 질화 티타늄(TiN)으로 이루어진 상부 전극 층은 예를 들어, 스퍼터링 법에 의해 산화 티타늄(16)의 표면 위에 형성된다.
이어서, 캐패시터의 형성을 완료하기 위한 통상의 공정이 수행된다. 이러한 통상의 공정은 본 분야에 널리 공지되어 있으므로,본 명세서에서는 생략한다.
원 산화물 층(18)의 형성은 종래의 공정들로 산화질소 실리콘에 의해 효과적으로,억제되지 않는다. 그러므로, 유전체 층의 유전 상수 및 캐패시터의 캐패시턴스는 원 산화물 층(18)에 의해 감소된다. 어닐링 온도는 원 산화물 층(18)의 형성에 의해 제한된다. 그러므로, 유전체 층의 질은 감소한다. 더욱이, 캐패시터의 누설 전류 효과가 유전체 층의 예리한 표면에 의해 발생된다.
그러므로, 본 발명의 목적은 유전체 층의 질을 개선하고, 어닐링 온도를 증가시키기 위해 원 산화물의 형성과 캐패시터의 누설 전류를 방지하기 위한 캐패시터를 제조하는 방법을 제공하는 것이다.
도 1a 내지 도 1d는 종래의 방법에 따라 캐패시터를 제조하는 공정을 도시한 단면도이고,
도 2a 내지 도 2c는 본 발명의 한 양호한 실시예에 따라 캐패시터를 제조하는 방법의 공정을 도시한 단면도이다.
*도면의 주요 부분에 대한 부호 설명*
30 : 도전체 층 32 : 반구 입자형 실리콘(HSG) 층
33 : 원 산화물 층 34 : 장벽 층
36 : 유전체 층 38 : 상부 전극 층
실시예로서 구체화되고, 본 명세서에서 개략적으로 기술한 바와 같은 본 발명의 목적에 따른 장점들을 실현하기 위해, 본 발명은 캐패시터를 제조하는 방법을 포함한다. 이 방법은 반도체 기판상에 형성된 트랜지터 위에 트랜지스터의 소스/드레인 영역을 접속하기 위해 도전체 층을 제공하는 단계, 상기 도전체 층 위에 반구 입자형 실리콘 층을 형성하는 단계, 상기 반구 입자형 실리콘 층내에 이온 주입법을 사용하여 이온을 주입하는 단계,상기 이온이 상기 반구 입자형 실리콘 층위에 장벽 층으로 변환되도록 열처리 공정을 수행하는 단계, 상기 장벽의 표면을 세척하기위한 습식 에칭 공정을 수행하는 단계, 상기 장벽 층위에 유전체를 형성하는 단계 및, 상기 유전체 층 위에 상부 전극을 형성하는 단계를 포함한다.
본 발명의 제1 특징은 이온을 HSG 층내에 주입시키고, RTP 공정이 HSG 층의 표면위에 장벽을 형성하기 위해 수행 된다는 것이다.
본 발명의 제2 특징은 원 산화물이 유전체 층을 형성하기 위한 어닐링 공정중에 장벽 층에 의해 방지된다. 그러므로, 어닐링 온도를 상승 시킬 수 있고, 유전체 층의 질이 개선된다.
본 발명의 제3의 특징은 완만한 표면을 갖는 HSG 층이 제조될 수 있고, 후속공정시에 형성된 유전체 층의 예리한 표면이 방지된다. 그러므로, 캐패시터내의 누설 전류의 형성이 방지되고, 유전체 층의 질이 개선된다.본 발명의 이러한 목적, 특징 및 장점은 본 발명의 양호한 실시예를 설명한 이하의 상세한 설명에서 보다 명확해지지만, 이들 실시예에 제한되지 않는다.
도 2a 내지 도 2c는 본 발명의 한 양호한 실시예에 따른 캐패시터를 제조하는 방법의 공정 단계들을 도시한 단면도이다.
도 2a를 참조하면, 도전체 층(30)이 제공되고, 이 도전체 층(30)은 반도체 기판층(도면에 도시하지 않음)상의 트랜지스터의 소스/드레인 영역을 접속하도록 제공된다. 다른 소자 구조물은 이미 이 기판상에 형성되었다. 도면을 간략화하고 본발명 방법의 특징을 강조하기 위해 기판 구조물은 도면에 도시하지 않았다.예를 들어,도프된 폴리실리콘과 같은 도전체 층(30), 예를 들어,LPCVD 법에 의해 형성된다. 더욱이, 이 도전체 층은 캐패시터용 하부 전극으로 이용된다.
그후, HSG 층(32)는 도전체 층(30)위에 형성된다. HSG 층(32)는 예를 들어, 반응 가스로서 SiH4및 Si2H6을 사용하여 형성되고, 비정질 실리콘의 형성 온도와 폴리실리콘의 형성 온도사이의 온도에서 수행된다. 어닐링 공정은 HSG 층(32)의 질을 개선하기 위해 수행된다.
질소 이온은 주입법을 사용하여 HSG층(32)내로 주입된다. 주입법의 전압 조건은 약 10-30KeV이고, 이온의 농도는 5 x 1014-5 x 1015/cm2이다. 산화질소 실리콘 또는 질화 실리콘과 같은 박형 장벽층(34)는 고속 열처리 공정(RTP)에 의해 HSG 층(32)상에 형성된다. 이 RTP 공정은 고온에서, 이산화 질소(N2O) 또는 산소 가스로 수행되고, 질소화 반응은 장벽 층(34)를 형성하기 위해 수행되는데, HSG 층(32)내의 실리콘 원자는 이 RTP 공정중에 대기 가스와 반응한다.장벽층(34)는 HSG 층(32)내의 대기 산소 원자와 실리콘 원자 사이의 상호 작용을 억제하기 위해 이용된다. 장벽 층(34)는 HSG 층(32)내에 직접 질소 이온을 주입함으로써 형성되므로, 질소 원자의 이농도는 장벽 층(32)의 분자식내의 산소 원자의 이동도 보다 매우 크다.
HSG 층(32)내의 결함 수는 RTP 공정 중에 감소되므로, HSG 층(32)의 질은 개선된다. 영역(35)는 본 발명의 방법에 의해 완만해지므로, 후속 공정시 형성된 유전체 층내의 누설전류의 발생을 방지한다. 그러나, 원 산화물(33)의 박층은 RTP 공정시 HSG 층(32)의 표면 위에 형성된다. 이 원 산화물 층(33)은 후속 공정시 형성된 유전체 층의 유전 상수를 감소시킨다. 이 원 산화물 층(33)은 이 감소를 방지하기위해 후속 공정시 제거된다.
도 2b를 참조하면, 장벽 층(34)는 예를 들어, 희석된 플로르화 수소 용액을 사용하여 습식 에칭법으로 세척된다. 장벽 층(34)의 표면위의 원 산화물 층(33)은 습식 에칭 공정 중에 제거된다.
그 다음,예를 들어, 다른 RTP 공정은 질소 원자의 이동도를 증가시키도록 질소화 반응을 수행하기 위해 고온에서 질소(N2)로 수행된다.이 TRP 공정은 장벽 층(34)의 장벽 효과를 향상시키기 위해 수행된다. 본 발명에 따르면,원 산화물 층(33)이 형성된 후, RTP 공정이 수행되거나 생략될 수 있다는 것을 인지하여야 한다.
도 2c를 참조하면, 예를 들어,산화 티타늄으로 이루어진 유전체 층(36)은 장벽 층(34)의 표면 위에 LPCVD 법에 의해 증착된다. LPCVD 법은 [Ta(OC2H5)5] 화합물을 사용하여,약360-480℃에서 수행된다. 그 후,어닐링 공정은 유전체 층(36)의 밀도를 높이기 위해 수행된다. 어닐링 공정은 건식 산소 또는 질소 가스로, 약 700-950℃의 온도에서 수행된다. 본 발명의 캐패시터를 제조하는 방법에 따르면, 원 산화물은 장벽 층(34)에 의해 효과적으로 억제된다. 그러므로, 어닐링 온도는 (850℃이상)상승되고,유전체 층(36)의 질이 향상되며, 원 산화물의 형성이 억제된다.
마지막으로, 상부 전극 층(38)은 예를 들어, 스퍼터링 법에 의해 유전체 층 (36)의 표면 위에 형성된다.그다음, 캐패시터를 완료 형성하기 위한 종래의 공정이 수행된다. 이 종래의 공정은 본 분야에 널리 공지되었기에, 여기서 상세한 설명은 생략한다. 본 발명이 양호한 실시예로 예를 들어 설명 하였을지라도, 본 발명은 이들 실시예에 제한되지 않는다는 것을 인지하여야 한다. 이하 본 발명의 또다른 실시예에 관한 것이다. HSG 층(32)는 이 실시예에서는 형성되지 않는다. 도전체 층이 증착된 후, HSG 층의 형성된 단계가 수행되지 않는다. 그 대신 이온이 도전체 층(30)내로 직접 주입된다. 장벽 층은 도전체 층(30)의 표면 위에 형성된다. 장벽 층은 산화질소 실리콘 또는 질화 실리콘으로 이루어진다. 이어, 캐패시터의 완료 형성하기 위해 도 2b내지 도 2c에 도시한 바와 같은 동일 공정들이 수행된다.
본 발명의 제1 특성은 HSG 층(32)의 표면 위에 장벽 층(34)를 형성하기 위해 이온이 HSG 층(32)내로 주입되고, RTP 공정이 수행되는 것이다. 원 산화물의 형성은 유전체 층(36)의 형성 단계중에 장벽 층(34)에 의해 방지된다.
본 발명의 제2 특징은 원 산화물의 형성이 어닐링 공정 중에 장벽 층(34)에 의해 방지된다는 것이다. 그러므로, 어닐링 온도가 상승될 수 있고, 유전체 층(36)의 질이 개선된다.
본 발명의 제3 특징은 완만한 표면을 갖는 HSG 층(32)가 제조될 수 있어, 후속 공정중에 형성된 유전체 층(36)상의 예리한 표면을 제거하는 것이다. 그러므로, 캐패시터내의 누설 전류의 형성은 방지되어, 유전체 층(36)의 질이 개선된다.
본 발명이 양호한 실시예로 예시되고 설명되었을지라도, 본 발명은 이에 제한되지 않는다는 것을 인지하여야 한다. 반대로,첨부된 특허청구의 범위는 여러가지 변형예 및, 유사한 배열 및 공정을 포함하도록 폭 넓게 해석된다.

Claims (39)

  1. 반도체 기판상에 형성된 트랜지스터의 소스/드레인 영역을 접속하기 위해 도전체 층을 제공하는 단계;
    상기 도전체 층 위에 반구 입자형 실리콘 층을 형성하는 단계;
    상기 반구 입자형 실리콘 층내에 이온 주입법을 사용하여 이온을 주입하는 단계;
    상기 상기 반구 입자형 실리콘 층위의 상기 이온이 장벽 층으로 변환되도록 열처리 공정을 수행하는 단계;
    상기 장벽의 표면을 세척하기 위해 습식 에칭 공정을 수행하는 단계;
    상기 장벽 층위에 유전체를 형성하는 단계; 및
    상기 유전체층 위에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  2. 제 1 항에 있어서,
    상기 습식 에칭을 수행하는 단계와 상기 유전체 층을 형성하는 단계 사이에 고속 열처리 공정을 형성하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  3. 제 2 항에 있어서,
    상기 고속 열처리 공정이 질소 가스를 이용하는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  4. 제 1 항에 있어서,
    상기 도전체 층을 형성하는 방법이 저압 화학 증착법을 이용하는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  5. 제 1 항에 있어서,
    상기 반구 입자형 실리콘 층을 형성하는 방법이 저압 화학 증착법을 이용하는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  6. 제 1 항에 있어서,
    상기 이온 주입법이 약 10-30KeV의 에너지를 갖는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  7. 제 1 항에 있어서,
    상기 이온의 농도가 5 x 1014-5 x 1015/cm의 농도를 갖는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  8. 제 1 항에 있어서,
    상기 이온이 질소 가스를 포함하는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  9. 제 1 항에 있어서,
    상기 열처리 공정을 수행하는 단계가 고속 열처리 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  10. 제 9 항에 있어서,
    상기 고속 열처리 공정을 수행하는 단계가 이산화 질소 가스를 이용하여 수행하는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  11. 제 9 항에 있어서,
    상기 고속 열처리를 수행하는 단계가 산소 가스를 이용하여 수행하는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  12. 제 1 항에 있어서,
    상기 습식 공정을 수행하는 단계가 희석된 플로르화 용액을 이용하여 수행하는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  13. 제 1 항에 있어서,
    상기 유전체 층을 형성하는 방법이 저압 화학 증착법을 사용하여 수행하는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  14. 제 1 항에 있어서,
    상기 유전체 층을 형성하는 단계가 약 700-950℃의 온도를 이용하는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  15. 제 1 항에 있어서,
    상기 상부 전극을 형성하는 단계가 스퍼터링 법을 이용하는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  16. 제 1 항에 있어서,
    상기 유전체 층이 산화 티타늄을 포함하는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  17. 제 1 항에 있어서,
    상기 상부 전극이 질화 티타늄을 포함하는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  18. 제 1 항에 있어서,
    상기 도전체 층이 도프된 폴리실리콘을 포함하는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  19. 제 1 항에 있어서,
    상기 장벽 층이 산화질소 실리콘을 포함하는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  20. 제 1 항에 있어서,
    상기 장벽 층이 질화 실리콘을 포함하는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  21. 반도체 기판상에 형성된 트랜지스터의 소스/드레인 영역을 접속하기 위해 도전체 층을 제공하는 단계;
    상기 도전체 층내에 이온 주입법을 사용하여 이온을 주입하는 단계;
    상기 도전체 층 위의 장벽층 내로 상기 이온이 변환되도록 열처리 공정을 수행하는 단계;
    상기 장벽 층의 표면을 세척하기 위한 습식 에칭 공정을 수행하는 단계;
    상기 장벽 층위에 유전체를 형성하는 단계;및
    상기 유전체층 위에 상부 전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  22. 제 21 항에 있어서,
    상기 습식 에칭을 수행하는 단계와 상기 유전체 층을 형성하는 단계 사이에 고속 열처리 공정을 형성하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  23. 제 22 항에 있어서,
    상기 고속 열처리 공정이 질소 가스를 이용하는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  24. 제 21 항에 있어서,
    상기 도전체 층을 형성하는 방법이 저압 화학 증착법을 이용하는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  25. 제 21 항에 있어서,
    상기 이온 주입법이 약 10-30KeV의 에너지를 갖는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  26. 제 21 항에 있어서,
    상기 이온의 농도가 5 x 1014-5 x 1015/cm의 농도를 갖는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  27. 제 21 항에 있어서,
    상기 이온이 질소 이온을 포함하는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  28. 제 21 항에 있어서,
    상기 열처리 공정을 수행하는 단계가 고속 열처리 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  29. 제 28 항에 있어서,
    상기 고속 열처리 공정을 수행하는 단계가 이산화 질소 가스를를 이용하여 수행하는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  30. 제 28 항에 있어서,
    상기 고속 열처리를 수행하는 단계가 산소 가스를 이용하여 수행하는
    것을 특징으로 하는 캐패시터를 제조하는 방법.
  31. 제 21 항에 있어서,
    상기 습식 공정을 수행하는 단계가 희석된 플로르화 용액을 이용하여 수행하는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  32. 제 21 항에 있어서,
    상기 유전체 층을 형성하는 방법이 저압 화학 증착법을 사용하여 수행하는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  33. 제 21 항에 있어서,
    상기 유전체 층을 형성하는 단계가 약 700-950℃의 온도를 이용하는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  34. 제 21 항에 있어서,
    상기 상부 전극을 형성하는 단계가 스퍼터링 법을 이용하는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  35. 제 21 항에 있어서,
    상기 유전체 층이 산화 티타늄을 포함하는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  36. 제 21 항에 있어서,
    상기 상부 전극이 질화 티타늄을 포함하는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  37. 제 21 항에 있어서,
    상기 도전체 층이 도프된 폴리실리콘을 포함하는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  38. 제 21 항에 있어서,
    상기 장벽 층이 산화질소 실리콘을 포함하는 것을 특징으로 하는 캐패시터를 제조하는 방법.
  39. 제 21 항에 있어서,
    상기 장벽 층이 질화 실리콘을 포함하는 것을 특징으로 하는 캐패시터를 제조하는 방법.
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