KR19980020699A - 인터럽트 발생 회로 - Google Patents

Abstract

본 발명은 인풋 캡쳐 기능을 가진 타이머에 관한 것으로 특히 인풋 캡쳐(input capture) 기능을 수행하고 있는 동안에도 타이머가 카운트 값과 데이타 레지스터의 값을 비교하여 인터럽트나 출력 신호를 발생할 수 있는 인터럽트 발생 회로에 대한 것이다.

상기와 같은 본 발명의 인터럽트 발생 회로는 인풋 캡쳐 기능을 하기 위해 카운트 동작을 수행하는 카운터와, 외부의 인터럽트 신호를 클럭으로 하여 상기 카운터 값을 저장하기 위한 3단 래치부와, 상기 3단 래치부로부터 두개의 출력값을 받아서 연산을 수행하는 뺄셈기와, 상기 뺄셈기의 결과를 저장하는 제1데이타 레지스터와, 상기 인풋 캡쳐 기능을 함과 동시에 외부로 인터럽트나 출력 신호를 발생하기 위해 카운트 동작을 수행하는 카운터와, 원하는 만큼의 시간 지연 값을 지정하는 제2데이타 레지스터와, 상기 인터럽트나 출력 신호를 발생시키기 위한 카운터의 값과 상기 제2데이타 레지스터의 값을 비교하여 신호를 발생하는 비교 수단부와, 상기 비교 수단부의 신호를 받아 외부로 인터럽트를 발생시킬지의 여부를 판단하는 인터럽트 발생부와, 상기 비교 수단부의 신호를 받아 출력 신호를 발생시킬지의 여부를 판단하는 출력 발생부를 포함하여 구성된다.

그리고 본 발명 인터럽트 발생 회로의 동작은 인풋 캡쳐 기능을 하기 위해 카운트 동작을 수행하는 제1단계와, 외부의 인터럽트 신호를 클럭으로 하여 상기의 제1단계의 두 출력값을 뺄셈 연산하는 제2단계와, 상기 제2단계의 출력값을 제1데이타 레지스터에 저장하는 제3단계와, 위의 인풋 캡쳐 동작과 동시에 외부로 인터럽트나 출력 신호를 발생하기 위해 카운트 동작을 수행하는 제4단계와, 제2데이타 레지스터에 원하는 만큼의 시간 지연 값을 지정하는 제5단계와, 상기의 제4단계와 제5단계의 값을 비교하여 인터럽트 신호의 발생이나 출력 신호의 발생 여부를 판단하는 제6단계를 포함하여 동작한다.

Description

인터럽트 발생 회로

본 발명은 인풋 캡쳐 기능을 가진 타이머에 관한 것으로 특히 인풋 캡쳐(input capture) 기능을 수행하고 있는 동안에도 타이머가 카운트 값과 데이타 레지스터의 값을 비교하여 인터럽트나 출력 신호를 발생할 수 있는 인터럽트 발생 회로에 대한 것이다.

이하 첨부 도면을 참고로 종래의 인터럽트 회로에 대해 설명하면 다음과 같다.

도 1은 종래의 인터럽트 발생 회로의 구성을 나타낸 블럭도이다.

도 1에 도시한 바와 같이 종래의 인터럽트 발생 회로는 카운트 동작을 수행하는 카운터(1)와, 원하는 시간 만큼의 타임 딜레이 값을 지정하기 위한 제2데이타 레지스터(7)와, 카운터(1)와 제2데이타 레지스터(7)의 값을 비교하여 신호를 출력하는 비교 수단부(6)와, 비교 수단부(6)의 신호를 받아 입력 캡쳐 인에이블 신호의 인버터 신호와 논리합한 값을 판단하여 외부로 인터럽트를 발생시키는 인터럽트 발생부(9)와, 비교 수단부(6)의 신호와 인풋 캡쳐 인에이블 신호의 인버터 신호와 논리합한 값을 받아 외부로 출력 신호를 발생시킬지의 여부를 판별하는 출력 발생부(10)와, 인풋 캡쳐 인에이블 신호에 따른 인풋 캡쳐 인에이블 신호 처리부(3)에 따라 외부 인터럽트 신호의 타임 값을 저장하는 제1데이타 레지스터(4)를 포함하여 구성된다.

이어서 종래의 인터럽트 발생 회로의 동작을 설명하면 다음과 같다.

도 1에 도시한 바와 같이 종래의 인터럽트 발생 회로는 카운터(1)와 제2데이타 레지스터(7)의 데이타를 비교하여 타이밍하는 역할과 외부로부터 들어오는 인터럽트 신호의 타임 값을 카운트하는 역할을 하는데 먼저 타이밍하는 타이머로써의 동작은 데이타 버스 라인(5)을 통해 제2데이타 레지스터(2)에 특정한 값을 지정해 주면 카운터(1)는 카운트 동작을 수행하고 비교 수단부(6)에서는 카운터(1)의 값과 제2데이타 레지스터(7)의 값을 비교하여 비교된 값이 카운트되어 인풋 캡쳐 인에이블 신호의 인버터 값과 함께 앤드 게이트(8)에 논리합한 신호 값이 인터럽트 발생부(9)와 출력 신호 발생부(10)로 들어가서 인터럽트가 발생되거나 출력 신호가 발생된다.

다음으로 인풋 캡쳐로서의 동작은 외부 인터럽트 신호가 카운터(1)로 들어오면 외부 인터럽트 신호의 첫번째 하강 또는 상승 에지(edge)와 두번째 하강 또는 상승 에지(edge) 사이의 타임 값을 알기 위한 것으로써 이 인풋 캡쳐 동작을 하기 위하여 우선 카운터(1)의 타이밍하던 작업을 클리어(clear)시키고 인풋 캡쳐 동작을 위한 카운트를 시작한다. 이 카운터(1)에 의해 카운트 되는 값은 인풋 캡쳐 인에이블 신호 처리부(3)를 통해 제1데이타 레지스터(4)에 저장하여 읽어볼 수 있다.

종래의 인터럽트 발생 회로는 인풋 캡쳐 동작을 수행할 경우에는 인터럽트 신호 발생이나 출력 신호를 발생하는 타이밍 동작을 수행할 수가 없고 오직 외부로부터 들어오는 인터럽트 신호의 에지와 에지간의 타임 딜레이 값을 카운트 하는 동작만 수행할 수 있어서 타이머를 이용하는 효율성이 줄어든다.

도 1은 종래의 인터럽트 발생 회로의 구성을 나타낸 블럭도.

도 2는 본 발명의 인터럽트 발생 회로의 구성을 나타낸 블럭도.

도 3은 본 발명의 인터럽트 발생 회로의 3단 래치부의 동작 타이밍도.

*도면의 주요 부분에 대한 부호의 설명*

20:카운터21:인풋 캡쳐 인에이블 신호 처리부

22:3단 래치부23:제1래치부

24:제2래치부25:제3래치부

26:뺄셈기27:제1데이타 레지스터

28:데이타 버스 라인29:비교 수단부

30:인터럽트 발생부31:출력 발생부

32:제2데이타 레지스터

본 발명의 인터럽트 발생 회로는 인풋 캡쳐 기능을 하기 위해 카운트 동작을 수행하는 카운터와, 외부의 인터럽트 신호를 클럭으로 하여 상기 카운터 값을 저장하기 위한 3단 래치부와, 상기 3단 래치부로부터 두개의 출력값을 받아서 연산을 수행하는 뺄셈기와, 상기 뺄셈기의 결과를 저장하는 제1데이타 레지스터와, 상기 인풋 캡쳐 기능을 함과 동시에 외부로 인터럽트나 출력 신호를 발생하기 위해 카운트 동작을 수행하는 카운터와, 원하는 만큼의 시간 지연 값을 지정하는 제2데이타 레지스터와, 상기 인터럽트나 출력 신호를 발생시키기 위한 카운터의 값과 상기 제2데이타 레지스터의 값을 비교하여 신호를 발생하는 비교 수단부와, 상기 비교 수단부의 신호를 받아 외부로 인터럽트를 발생시킬지의 여부를 판단하는 인터럽트 발생부와, 상기 비교 수단부의 신호를 받아 출력 신호를 발생시킬지의 여부를 판단하는 출력 발생부를 포함하여 구성되는 것을 특징으로 한다.

그리고 본 발명 인터럽트 발생 회로의 동작은 인풋 캡쳐 기능을 하기 위해 카운트 동작을 수행하는 제1단계와, 외부의 인터럽트 신호를 클럭으로 하여 상기의 제1단계의 두 출력값을 뺄셈 연산하는 제2단계와, 상기 제2단계의 출력값을 제1데이타 레지스터에 저장하는 제3단계와, 위의 인풋 캡쳐 동작과 동시에 외부로 인터럽트나 출력 신호를 발생하기 위해 카운트 동작을 수행하는 제4단계와, 제2데이타 레지스터에 원하는 만큼의 시간 지연 값을 지정하는 제5단계와, 상기의 제4단계와 제5단계의 값을 비교하여 인터럽트 신호의 발생이나 출력 신호의 발생 여부를 판단하는 제6단계를 포함하여 동작하는 것을 특징으로 한다.

이하 첨부된 도면을 참조로 하여 본 발명의 인터럽트 발생 회로의 구성을 설명하면 다음과 같다.

도 2는 본 발명의 인터럽트 발생 회로의 구성을 나타낸 구성 블럭도이고 도 3은 인터럽트 발생 회로의 구성 중 3단 래치부의 동작 타이밍도를 나타낸 것이다.

도 2에 도시한 바와 같이 본 발명의 인터럽트 발생 회로는 카운트 동작을 하는 카운터(20)와 데이타 버스라인(28)을 통해 원하는 시간 만큼의 타임 딜레이 값을 지정하기 위한 제2데이타 레지스터(32)와 카운터(20)와 제2데이타 레지스터(32)의 값을 비교하여 신호를 발생시키는 비교 수단부(29)와 비교 수단부(29)의 신호를 받아 외부로 인터럽트를 발생시키는 인터럽트 발생부(30)와 비교 수단부(29)의 신호를 받아 출력 신호를 발생하는 출력 발생부(31)와 외부 인터럽트 신호를 클록(clock; ck)으로 받아 인풋 캡쳐 인에이블 신호 처리부(21)를 거친 카운터(20)의 값을 저장하기 위한 3단 래치부(22)와 3단 래치부(22)의 두 신호를 받아 연산을 수행하는 뺄셈기(26)와 뺄셈기(26)의 결과를 저장하는 제1데이타 레지스터(27)로 구성된다.

또한 위에서 설명한 3단 ㅐ치부(22)는 외부 인터럽트 신호를 각각 클록(ck)으로 받아 외부 인터럽트의 첫번째 하강 또는 상승 에지 때의 카운터(20) 값을 제1래치부와 제2래치부를 통해 지연시켜 저장하는 제3래치부와(25) 외부 인터럽트의 두번째 하강 또는 상승 에지 때의 카운터(20) 값을 저장하는 제1래치부(23)와 제1래치부(23)와 제3래치부(25)의 중간에 있는 제2래치부(24)로 구성되었다.

이어서 본 발명 인터럽트 발생 회로의 동작을 설명하면 다음과 같다.

본 발명의 인터럽트 발생 회로는 카운터가 타이밍 동작을 수행하는 것과 상관없이 인풋 캡쳐 동작을 수행할 수 있으며 이 인풋 캡쳐 동작을 수행하고 있는 도중에도 외부 인터럽트 신호를 받아 카운터를 계속 수행할 수 있다.

이와 같이 타이밍 동작과 인풋 캡쳐 동작을 동시에 수행할 수 있는 인터럽트 발생 회로의 동작을 각각 설명하면 다음과 같다.

먼저 타이밍 동작은 데이타 버스라인(28)을 통해 제2데이타 레지스터(32)로 특정값이 들어오면 카운터(20)는 카운트 동작을 수행하고 카운터(20)의 값과 제2데이타 레지스터(32)의 값은 비교 수단부(29)에서 비교되어 비교된 값에 따라 카운트 되어 인터럽트 발생부(30)와 출력 발생부(31)로 들어가서 인터럽트 신호를 발생하거나 출력 신호를 발생하게 된다. 그리고 이 비교 수단부(29)에서 비교된 신호는 카운터(20)로 들어가서 다음 동작을 수행한다.

다음으로 인풋 캡쳐 동작은 3단 래치부(22)의 클럭(cl)으로 외부 인터럽트가 들어와 인풋 캡쳐가 인에이블일 경우에 외부 인터럽트의 첫번째 하강 또는 상승 에지 때의 인풋 캡쳐 인에이블 신호 처리부(21)를 통해 3단 래치부(22)의 D로 들어오는 카운터(20)의 값을 외부 인터럽트의 두번째 하강 또는 상승 에지가 발생할 때까지 제3래치부(25)의 B에 지연시켜 저장하고 다음으로 외부 인터럽트의 두번째 하강 또는 상승 에지 때의 인풋 캡쳐 신호 처리부(21)를 통해 3단 래치부(22)의 D로 들어오는 카운터(20)의 값을 제3래치부(25)의 A에 저장한다. 그리고 외부 인터럽트의 두번째 하강 또는 상승 에지 때에 저장된 제3래치부(25)의 B와 제1래치부(23)의 A의 두 값은 뺄셈기(26)로 들어가서 외부 인터럽트의 하강 또는 상승 에지간의 카운트 값을 계산하여 제1데이타 레지스터(27)로 저장하여 읽는다.

그리고 도 3에 도시한 바와 같이 본 발명의 외부 인터럽트의 두 하강 에지간의 카운터(29) 값을 저장하는 3단 래치부(22)의 동작은 외부 인터럽트의 첫번째 하강 에지에서 인풋 캡쳐 인에이블 신호 처리부(21)를 통해 제1래치부(23)의 D로 들어온 카운터(29)의 값 'aa'가 A에 저장되어 다음의 외부 인터럽트의 하강 에지 때까지 유지된다. 그리고 외부 인터럽트의 첫번째 상승 에지가 제2래치부(24)의 클럭으로 들어오는 순간에 제2래치부(24)에는 제1래치부(23)의 'aa'가 저장된다. 그리고 외부 인터럽트의 두번째 하강 에지가 제3래치부(25)의 클럭으로 들어오는 순간 제2래치부(24)의 'aa' 데이타가 제3래치부(25)에 저장된다. 그리고 외부 인터럽트의 두번째 하강 에지가 제1래치부(23)의 클럭으로 들어가면 외부 인터럽트의 두번째 하강 에지에서의 인풋 캡쳐 인에이블 신호 처리부(21)를 통해 들어온 카운터의 'bb' 값이 제1래치부(23)의 A에 저장된다.

이때의 3단 래치부(22)의 출력 값은 외부 인터럽트의 두번째 하강 에지 때의 카운터(29) 값이 저장된 A에서 외부 인터럽트의 첫번째 하강 에지 때의 카운터(29) 값이 저장된 제3래치부(25)의 B값이 뺄셈기(26)를 통해 연산되어 'bb-aa'의 외부 인터럽트의 하강 에지간 인터벌(interval)을 제1데이타 레지스터(27)에 저장한다.

본 발명의 인터럽트 발생 회로는 인풋 캡쳐 기능을 수행하는 동안에도 타이머의 카운트 동작을 계속 수행하여 원하는 대로 인터럽트 신호나 출력 신호를 발생시킬 수 있으므로 인터럽트 발생 회로를 최대한 이용할 수 있으며 이에 따라 동작 시간을 단축할 수 있다는 효과가 있다.

Claims (6)

1. 인풋 캡쳐 기능을 하기 위해 카운트 동작을 수행하는 카운터와;

   외부의 인터럽트 신호를 클럭으로 하여 상기 카운터 값을 저장하기 위한 3단 래치부와;

   상기 3단 래치부로부터 두개의 출력값을 받아서 연산을 수행하는 뺄셈기와;

   상기 뺄셈기의 결과를 저장하는 제1데이타 레지스터와;

   상기 인풋 캡쳐 기능을 함과 동시에 외부로 인터럽트나 출력 신호를 발생하기 위해 카운트 동작을 수행하는 카운터와;

   원하는 만큼의 시간 지연 값을 지정하는 제2데이타 레지스터와;

   상기 인터럽트나 출력 신호를 발생시키기 위한 카운터의 값과 상기 제2데이타 레지스터의 값을 비교하여 신호를 발생하는 비교 수단부와;

   상기 비교 수단부의 신호를 받아 외부로 인터럽트를 발생시킬지의 여부를 판단하는 인터럽트 발생부와;

   상기 비교 수단부의 신호를 받아 출력 신호를 발생시킬지의 여부를 판단하는 출력 발생부를 포함하여 구성되는 것을 특징으로 하는 인터럽트 발생 회로.
2. 제1항에 있어서, 상기 3단 래치부는 각각 외부의 인터럽트 신호를 클럭으로 하여 이 외부 인터럽트 클럭 신호에 따라 상기 카운터의 값을 받아들이는 직렬로 연결된 제1래치부와 제2래치부 및 제3래치부로 구성되는 것을 특징으로 하는 인터럽트 발생 회로.
3. (1) 인풋 캡쳐 기능을 하기 위해 카운트 동작을 수행하는 제1단계와;

   (2) 외부의 인터럽트 신호를 클럭으로 하여 상기의 제1단계의 두 출력값을 뺄셈 연산하는 제2단계와;

   (3) 상기 제2단계의 출력값을 제1데이타 레지스터에 저장하는 제3단계와;

   (4) 위의 인풋 캡쳐 동작과 동시에 외부로 인터럽트나 출력 신호를 발생하기 위해 카운트 동작을 수행하는 제4단계와;

   (5) 제2데이타 레지스터에 원하는 만큼의 시간 지연 값을 지정하는 제5단계와;

   (6) 상기의 제4단계와 제5단계의 값을 비교하여 인터럽트 신호의 발생이나 출력 신호의 발생 여부를 판단하는 제6단계를 포함하여 동작하는 것을 특징으로 하는 인터럽트 발생 회로.
4. 제3항에 있어서, 제(2)단계에서 상기 제1단계의 두 출력값은 외부 인터럽트 클럭 신호에 따라 상기 카운트의 값을 받아들여 직렬로 연결된 제1래치부와 제2래치부 및 제3래치부로 순차적으로 전달되는 것을 특징으로 하는 인터럽트 발생 회로.
5. 제3항과 제4항에 있어서, 상기 외부의 인터럽트 신호의 첫번째 하강 또는 상승 에지에서의 카운터 값은 제1래치부와 제2래치부를 통해 외부 인터럽트의 두번째 하강 또는 상승 에지까지 지연되어 제3래치부에 저장되고 외부 인터럽트의 두번째 하강 또는 상승 에지에서의 카운터 값은 상기 제1래치부에 저장되는 것을 특징으로 하는 인터럽트 발생 회로.
6. 제3항 및 제5항에 있어서, 상기 뺄셈 연산은 상기 제1래치부에 저장된 외부 인터럽트의 두번째 하강 또는 상승 에지에서의 카운터 값과 상기 제3래치부에 저장된 외부 인터럽트의 첫번째 하강 또는 상승 에지에서의 카운터 값을 연산하여 상기 제1데이타 레지스터에 전달하는 것을 특징으로 하는 인터럽트 발생 회로.