KR19980013697A - 바이폴라 트랜지스터 제조방법(Method of Fabricating Bipolar Transistor) - Google Patents

Abstract

바이폴라 트랜지스터의 베이스-컬렉터 간의 접합용량을 감소시켜 소자의 동작 속도를 증가시킬 수 있는 바이폴라 트랜지스터의 제조방법이 개시되어 있다.

본 발명은, 반도체 기판에 복수의 전도층과 절연층을 형성하여 바이폴라 트랜지스터의 이미터층, 베이스층 및 컬렉터층을 형성하는 바이폴라 트랜지스터 제조방법에 있어서, 상기 베이스층은 베이스 영역에 불순물 이온을 주입하여 제 1 도전형의 저농도 베이스층을 형성하는 단계, 상기 저농도 베이스층의 소정 영역에 고농도 제 1 도전형의 폴리실리콘막을 침적하는 단계 및 상기 폴리실리콘막의 내부에 함유된 불순물을 상기 저농도 베이스층으로 확산시켜 상기 저농도 베이스층의 소정 영역의 하방에 소정의 깊이로 제 1 도전형의 고농도 베이스층을 형성하는 단계를 구비하여 형성됨을 특징으로 한다.

따라서, 본 발명은 바이폴라 트랜지스터의 동작 속도를 향상시키는 효과가 있다.

Description

바이폴라 트랜지스터 제조방법

본 발명은 바이폴라 트랜지스터 제조방법에 관한 것으로서, 특히 베이스 영역의 저항을 감소시켜 소자의 동작 속도를 향상시킬 수 있는 바이폴라 트랜지스터 제조방법에 관한 것이다.

바이폴라 트랜지스터의 동작 속도를 향상시키기 위해서는 이미터- 베이스 간의 접합용량과 베이스-컬렉터 간의 접합용량을 감소시키고 이미터 접합 깊이와 컬렉터 접합 깊이를 얕게 해야 하며 컬렉터 및 베이스의 저항을 감소시켜야 한다.

도 1 을 참조하면, 종래의 방법에 따라 제조된 바이폴라 트랜지스터는 베이스 영역에 P형의 불순물을 이온 주입하고 확산시켜 P+ 베이스층(20)을 형성하게 되는데, 이렇게 형성되는 P+ 베이스층(20)은 N- 에피층(14)과의 접합 면적이 증가하여 베이스-컬렉터 간의 접합용량을 증가시켜 소자의 동작 속도를 저하시키는 문제점이 있었다.

본 발명의 목적은 고농도 폴리실리콘막을 침적시켜 고농도 베이스층을 형성함으로써 베이스-컬렉터 간의 접합 면적을 감소시킬 수 있는 바이폴라 트랜지스터 제조방법을 제공하는 데 있다.

상기 목적을 달성하기 위한 본 발명의 바이폴라 트랜지스터 제조방법은, 반도체 기판에 복수의 전도층과 절연층을 형성하여 바이폴라 트랜지스터의 이미터층, 베이스층 및 컬렉터층을 형성하는 바이폴라 트랜지스터 제조방법에 있어서, 상기 베이스층은 베이스 영역에 불순물 이온을 주입하여 제 1 도전형의 저농도 베이스층을 형성하는 단계, 상기 저농도 베이스층의 소정 영역에 고농도 제 1 도전형의 폴리실리콘막을 침적하는 단계 및 상기 폴리실리콘막의 내부에 함유된 불순물을 상기 저농도 베이스층으로 확산시켜 상기 저농도 베이스층의 소정 영역의 하방에 소정의 깊이로 제 1 도전형의 고농도 베이스층을 형성하는 단계를 구비하여 형성됨을 특징으로 한다.

도 1 은 종래의 바이폴라 트랜지스터의 구조를 나타내는 개략적인 단면도.

도 2 는 본 발명에 따라 제조된 바이폴라 트랜지스터의 개략적인 단면도.

도 3 내지 도 7 은 본 발명을 설명하기 위한 단면도.

도면의 주요 부분에 대한 부호 설명

10,30 : 반도체 기판 12,32 : N+ 매몰층

14,34 : N- 에피층16,36 : 필드산화막

18,38 : N+ 컬렉터층20,56 : P+ 베이스층

22 : N+ 이미터폴리층24 : P+ 폴리베이스전극

26 : 금속전극 28 : 층간절연막

40 : P+ 폴리실리콘막42 : 텅스텐 실리사이드막

44,54 : 실리콘산화막46 : P+ 베이스 폴리전극

48 : P- 베이스층50 : 산화막스페이서

52 : N+ 이미터 폴리층 58 : N+ 이미터 확산층

이하, 첨부된 도면을 참조하여 본 발명의 구체적인 실시예를 더욱 상세히 설명한다.

도 3 을 참조하면, P형의 반도체 기판(30)에 N+ 매몰층(32)과 N- 에피층(34)을 형성한 후 통상의 로커스(LOCOS) 소자분리공정으로 필드산화막(36)을 성장시켜 액티브 영역을 형성한 다음 N+ 컬렉터 영역에 N형의 불순물을 이온 주입하여 N+ 컬렉터층(38)을 형성한다.

그 다음, 도 4 에 도시된 바와 같이, 상기 반도체 기판의 전면에 P+ 폴리실리콘막(40)을 침적한 후 상기 P+ 폴리실리콘막(40) 표면에 텅스텐 실리사이드막(42)을 형성하고 그 위에 실리콘산화막(44)을 침적한다.

사진 및 식각 공정으로 P+ 베이스층이 형성될 영역을 제외한 부분의 상기 실리콘산화막(44), 상기 텅스텐 실리사이드막(42) 및 상기 P+ 폴리실리콘막(40)을 차례로 제거하여 베이스 폴리전극(46)을 형성한 후 이미터가 형성될 영역에 P형의 불순물을 이온 주입하여 P- 베이스층(48)을 형성한 다음 저온 실리콘산화막을 침적하고 열처리한 후 이방성 식각하여 상기 베이스 폴리전극의 측벽에, 도 5 에 도시된 바와 같이, 산화막스페이서(50)를 형성한다.

상기 반도체 기판의 전면에 N+ 폴리실리콘막을 침적하고 사진 및 식각 공정을 실시하여, 도 6 에 도시된 바와 같이, 상기 N+ 폴리실리콘막으로 이루어진 N+ 이미터 폴리층(52)을 형성한다.

도 7 을 참조하면, 상기 반도체 기판의 전면에 실리콘산화막(54)을 침적한 후 열처리하여 상기 베이스 폴리전극(46)과 상기 N+ 이미터 폴리층(52)의 내부에 함유된 불순물을 상기 P- 베이스층(48)으로 확산시켜 P+ 베이스층(56)과 N+ 이미터 확산층(58)을 형성한다.

이후 통상의 배선공정으로 금속 전극을 형성하여, 도 2 에 도시된 바와 같은 바이폴라 트랜지스터를 완성한다.

상기한 바와 같이 이루어지는 본 발명에 따른 바이폴라 트랜지스터는 종래의 바이폴라 트랜지스터 보다 고농도 베이스층의 접합 깊이가 작게 형성되어 베이스-컬렉터 간의 접합 면적이 감소하기 때문에 베이스-컬렉터 간의 접합용량이 감소하게 된다.

따라서, 본 발명은 바이폴라 트랜지스터의 동작 속도를 증가시키는 효과가 있다.

Claims (1)

1. 반도체 기판에 복수의 전도층과 절연층을 형성하여 바이폴라 트랜지스터의 이미터층, 베이스층 및 컬렉터층을 형성하는 바이폴라 트랜지스터 제조방법에 있어서, 상기 베이스층은 베이스 영역에 불순물 이온을 주입하여 제 1 도전형의 저농도 베이스층을 형성하는 단계, 상기 저농도 베이스층의 소정 영역에 고농도 제 1 도전형의 폴리실리콘막을 침적하는 단계 및 상기 폴리실리콘막의 내부에 함유된 불순물을 상기 저농도 베이스층으로 확산시켜 상기 저농도 베이스층의 소정 영역의 하방에 소정의 깊이로 제 1 도전형의 고농도 베이스층을 형성하는 단계를 구비하여 형성됨을 특징으로 하는 바이폴라 트랜지스터 제조방법.