KR102666400B1 - 반도체 드리프트 검출기 - Google Patents
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Abstract
본 발명의 일 관점에 따른 반도체 드리프트 검출기는, 제 1 면과 제 2 면을 갖는 제 1 도전형의 반도체 본체와, 상기 반도체 본체의 상기 제 1 면에 형성된 애노드 영역과, 상기 반도체 본체의 상기 제 2 면에 형성된 캐소드 영역과, 상기 반도체 본체의 상기 제 1 면에 상기 애노드 영역으로부터 이격되게 형성되는 복수의 바이어스 영역들과, 상기 반도체 본체의 상기 제 1 면 상에 형성되고, 상기 복수의 바이어스 영역들에 서로 다른 바이어스 전압들을 인가하되, 상기 애노드 영역으로부터 멀어질수록 높은 바이어스 전압이 인가되도록 상기 복수의 바이어스 영역들에 바이어스 전압들을 인가하는 전압 디바이더를 포함하고, 각 바이어스 영역은 상기 애노드 영역을 둘러싸는 원주 상에 서로 이격되게 배치된 제 2 도전형의 복수의 조각 영역들을 포함한다.
Description
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 반도체 드리프트 검출기에 관한 것이다.
종래부터 화상용이나 분광학용 X-선 검출 장치에 이용되는 반도체 검출기로서 PIN 검출기가 있다. PIN 검출기에서 PIN 다이오드에 충돌한 X선의 광자는 광전 효과를 일으켜, 다수의 자유전자와 정공을 생성한다. PIN 다이오드에 인가되는 역바이어스에 의해, 이동 전하 캐리어를 전극에 끌어들일 수 있어, 이에 따른 전극의 전위의 변화를 출력할 수 있다.
드리프트 검출기는 보다 진화한 검출기 타입으로, 드리프트 타입 검출기의 고체 반도체 검출 소자는 대부분이 공통되고 실리콘으로 형성된다. 따라서, 이러한 드리프트 타입 검출기는 실리콘 드리프트 검출기(silicon drift detector, SDD)라고 지칭된다. 이러한 실리콘 드리프트 검출기는 응용분야에 따라 다양한 버전으로 개발되었고, 예를 들어, 원형타입 실리콘 드리프트 검출기, 멀티레벨 실리콘 드리프트 검출기 및 멀티채널 실리콘 드리프트 검출기 등이 있다.
이중에서, 원형타입 실리콘 드리프트 검출기는 드리프트 고리를 구성하는 필드 전극(field strips) 배치 및 앰프를 가지고 있다고 하는 점에서, 통상의 실리콘을 베이스로 한 PIN 다이오드 검출기와는 상이하다. 그러나, 종래의 원형타입 실리콘 드리프트 검출기는, 대략 100V 이상의 높은 전압이 인가될 필요가 있고, 전압 디바이더에서 발생되는 전류로 인해 실리콘 드리프트 검출기의 에너지 분해능이 저하되며, 여기서 발생된 열을 완화시키기 위해 실리콘 드리프트 검출기의 패키지는 부피가 큰 열전소자를 장착해야 하는 한계가 있다. 나아가, 제한된 영역에서 전압 디바이더 형성을 위한 고저항체를 구현하기 어려운 문제가 있으며, 각 링 바이어스의 선형성을 유지하기 어려운 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 드리프트 전류를 향상시켜 감도를 향상시키기고 소모 전력을 감소시킬 수 있는 반도체 드리프트 검출기를 제공하는 것이다.
그러나 이러한 과제는 예시적인 것으로, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 관점에 따른 반도체 드리프트 검출기는, 제 1 면과 제 2 면을 갖는 제 1 도전형의 반도체 본체와, 상기 반도체 본체의 상기 제 1 면에 형성된 애노드 영역과, 상기 반도체 본체의 상기 제 2 면에 형성된 캐소드 영역과, 상기 반도체 본체의 상기 제 1 면에 상기 애노드 영역으로부터 이격되게 형성되는 복수의 바이어스 영역들과, 상기 반도체 본체의 상기 제 1 면 상에 형성되고, 상기 복수의 바이어스 영역들에 서로 다른 바이어스 전압들을 인가하되, 상기 애노드 영역으로부터 멀어질수록 높은 바이어스 전압이 인가되도록 상기 복수의 바이어스 영역들에 바이어스 전압들을 인가하는 전압 디바이더를 포함하고, 각 바이어스 영역은 상기 애노드 영역을 둘러싸는 원주 상에 서로 이격되게 배치된 제 2 도전형의 복수의 조각 영역들을 포함한다.
상기 드리프트 검출기에 따르면, 각 바이어스 영역 내 상기 복수의 조각 영역들은 등전위를 갖도록 전도성 배선을 이용하여 서로 연결될 수 있다.
상기 드리프트 검출기에 따르면, 상기 전도성 배선은 상기 복수의 조각 영역들 상에 상기 복수의 조각 영역들을 연결하는 원주를 따라서 형성된 링 부분을 포함할 수 있다.
상기 드리프트 검출기에 따르면, 상기 전도성 배선은 상기 전압 디바이더의 일부분에 연결될 수 있다.
상기 드리프트 검출기에 따르면, 상기 전압 디바이더는 상기 반도체 본체 상에 형성된 저항층을 포함하고, 상기 전도성 배선은 상기 저항층의 일부분과 상기 복수의 조각 영역들을 연결하도록 형성될 수 있다.
상기 드리프트 검출기에 따르면, 상기 저항층은 제 1 도전형 또는 제 2 도전형의 폴리실리콘층을 포함할 수 있다.
상기 드리프트 검출기에 따르면, 상기 저항층은 상기 복수의 바이어스 영역들 외측의 상기 반도체 본체 상에 형성될 수 있다.
상기 드리프트 검출기에 따르면, 상기 저항층은 복수의 라인 패턴이 연결된 구조를 가질 수 있다.
상기 드리프트 검출기에 따르면, 상기 복수의 바이어스 영역들은 상기 애노드 영역으로부터 점차 멀어지게 배치된 제 1 내지 제 n 바이어스 영역들을 포함하고, 상기 제 1 내지 제 n 바이어스 영역들은 상기 전압 디바이더로부터 제 1 내지 제 n 바이어스 전압들을 각각 인가받고, 상기 제 1 내지 제 n 바이어스 전압들은 뒤로 갈수록 점차 커지는 값을 가질 수 있다.
상기 드리프트 검출기에 따르면, 상기 전압 디바이더는 상기 반도체 본체 상에 형성되고 서로 연결된 제 1 내지 제 n-1 저항들을 포함하고, 상기 제 1 저항의 일 단부에 상기 제 1 바이어스 전압이 인가되고, 상기 제 n-1 저항의 타 단부에 상기 제 n 바이어스 전압이 인가될 수 있다.
상기 드리프트 검출기에 따르면, 상기 제 1 내지 제 n-1 저항들은 상기 복수의 바이어스 영역들 외측의 상기 반도체 본체 상에 하나의 라인 패턴으로 형성될 수 있다.
상기 드리프트 검출기에 따르면, 상기 제 1 도전형은 n형이고, 상기 제 2 도전형은 p형일 수 있다.
본 발명의 일 실시예에 따른 드리프트 검출기에 의하면, 드리프트 전류를 향상시켜 감도를 향상시키기고 소모 전력을 감소시킬 수 있다. 상술한 본 발명의 효과들은 예시적으로 기재되었고, 이러한 효과들에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 드리프트 검출기의 일부분을 개략적으로 도시하는 일부가 절단된 사시도이다.
도 2는 도 1의 반도체 드리프트 검출기를 보여주는 개략적인 평면도이다.
도 3은 도 1의 반도체 드리프트 검출기의 A 영역에 대한 단면도이다.
도 4는 도 3의 반도체 드리프트 검출기에 전압 디바이더가 연결 구조를 보여주는 개략적인 단면도이다.
도 5는 도 1의 반도체 드리프트 검출기에 전압 디바이더의 배치를 보여주는 개략적인 평면도이다.
도 6은 도 5의 반도체 드리프트 검출기에서 전압 디바이더의 연결 구조를 보여주는 부분적인 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 드리프트 검출기를 보여주는 개략적인 평면도이다.
도 8은 도 7의 반도체 드리프트 검출기를 보여주는 개략적인 단면도이다.
도 9은 도 7의 반도체 드리프트 검출기에서 전압 디바이더의 구조를 보여주는 개략도이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 드리프트 검출기를 보여주는 개략적인 평면도이다.
도 2는 도 1의 반도체 드리프트 검출기를 보여주는 개략적인 평면도이다.
도 3은 도 1의 반도체 드리프트 검출기의 A 영역에 대한 단면도이다.
도 4는 도 3의 반도체 드리프트 검출기에 전압 디바이더가 연결 구조를 보여주는 개략적인 단면도이다.
도 5는 도 1의 반도체 드리프트 검출기에 전압 디바이더의 배치를 보여주는 개략적인 평면도이다.
도 6은 도 5의 반도체 드리프트 검출기에서 전압 디바이더의 연결 구조를 보여주는 부분적인 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 드리프트 검출기를 보여주는 개략적인 평면도이다.
도 8은 도 7의 반도체 드리프트 검출기를 보여주는 개략적인 단면도이다.
도 9은 도 7의 반도체 드리프트 검출기에서 전압 디바이더의 구조를 보여주는 개략도이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 드리프트 검출기를 보여주는 개략적인 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 여러 실시예들을 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 드리프트 검출기(100)의 일부분을 개략적으로 도시하는 일부가 절단된 사시도이고, 도 2는 도 1의 반도체 드리프트 검출기(100)를 보여주는 개략적인 평면도이고, 도 3은 도 1의 반도체 드리프트 검출기(100)의 A 영역에 대한 단면도이다.
도 1 내지 도 3을 참조하면, 반도체 드리프트 검출기(100)는 반도체 본체(110), 애노드 영역(122), 캐소드 영역(132) 및 복수의 바이어스 영역들(124)을 포함할 수 있다.
보다 구체적으로 보면, 반도체 본체(110)는 제 1 도전형을 갖고, 제 1 면(112) 및 제 2 면(114)을 포함할 수 있다. 예를 들어, 제 1 면(112)은 반도체 본체(110)의 상면이고, 제 2 면(114)은 반도체 본체(110)의 하면일 수 있다. 반도체 본체(110)는 다양한 형상을 가질 수 있고, 예를 들어 원통형 형상을 가질 수 있다.
반도체 본체(110)는 제 1 도전형의 반도체 물질로 형성될 수 있다. 반도체 물질은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함할 수 있다. 예를 들어, 반도체 본체(110)는 진성(intrinsic) 반도체 물질에 제 1 도전형의 불순물을 도핑하여 형성될 수 있다. 일부 실시예에서, 제 1 도전형은 n형일 수 있고, n형 불순물은 질소(N), 인(P), 비소(As), 안티몬(Sb), 및 비스무트(Bi) 등과 같은 V족 물질을 포함할 수 있다. 반도체 본체(110)는 전자의 드리프트 영역을 제공할 수 있다. 예를 들어, 반도체 본체(110)는 n형 불순물이 저농도로 도핑된 n 영역 또는 n- 영역일 수 있다.
애노드 영역(122)은 반도체 본체(110)의 제 1 면(112)에 형성될 수 있다. 애노드 영역(122)은 출력 단자에 연결될 수 있고, 전자가 애노드 영역(122)으로 집속될 수 있다. 예를 들어, 애노드 영역(122)은 제 1 도전형으로 도핑될 수 있다. 예를 들어, 애노드 영역(122)은 반도체 본체(110)에 제 1 도전형의 불순물, 예컨대 n형 불순물을 고농도 도핑하여 형성된 n+ 영역일 수 있다. 여기에서, n+의 의미는 n형 불순물이 n 영역에 비해서 고농도로 도핑된 것을 의미할 수 있다.
캐소드 영역(132)은 반도체 본체(110)의 제 2 면(114)에 형성될 수 있다. 캐소드 영역(132)은 X선이 입사되는 수광 영역으로 기능할 수 있다. 캐소드 영역(132)은 제 1 도전형의 반대인 제 2 도전형을 가질 수 있다. 예를 들어, 제 1 도전형이 n형인 경우, 제 2 도전형은 p형일 수 있다. 예를 들어, 캐소드 영역(132)은 반도체 본체(110)에 p형 불순물을 고농도 도핑하여 형성된 p+ 영역일 수 있다. 여기에서, p+의 의미는 p형 불순물이 p 영역에 비해서 고농도로 도핑된 것을 의미할 수 있다. 예를 들어, p형 불순물은 불소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In), 및 탈륨(Tl) 등과 같은 III족 물질을 포함할 수 있다.
일부 실시예에서, 캐소드 영역(132) 외측에는 적어도 하나의 캐소드 가드링 영역(136)이 더 형성될 수 있다. 캐소드 가드링 영역(136)은 캐소드 영역(132)을 둘러싸는 동심원 형태로 형성될 수 있다. 예를 들어, 캐소드 가드링 영역(136)은 캐소 영역(132)을 둘러싸고, 서로 이격 배치된 복수의 동심원 구조로 형성될 수 있다. 캐소드 가드링 영역(136)은 제 2 도전형을 갖고, 예컨대 반도체 본체(110)의 제 2 면(114)에 제 2 도전형의 불순물을 고농도 도핑하여 형성된 p+ 영역일 수 있다.
전술한 바에 따르면, 애노드 영역(122)과 캐소드 영역(132)은 반도체 본체(110)의 서로 다른 면에 대향되게 형성될 수 있다. 도 1에서는 애노드 영역(122)이 반도체 본체(110)의 상면에 형성되고, 캐소드 영역(132)이 반도체 본체(110)의 하면에 형성되게 도시되었지만, 그 반대도 가능하다.
바이어스 영역들(124)은 반도체 본체(110)의 제 1 면(112)에 애노드 영역(122)으로부터 이격되게 형성될 수 있다. 바이어스 영역들(124)은 X선에 의해서 생성된 전자들이 애노드 영역(122)으로 드리프트 시키기 위해서 사용될 수 있다. 예를 들어, 바이어스 영역들(124)은 일방향으로 증가하거나 감소하는 바이어스 전압들을 인가받고, 이에 따라 반도체 본체(110) 내에 방향성 전계가 형성되어 전자가 애노드 영역(122)으로 드리프트될 수 있다. 이와 같이 X선에 의해서 생성된 전자가 애노드 영역(122)으로 전달되는 것은 식물의 줄기를 통해서 꽃봉우리로 물이 전달되는 자연현상과 유사할 수 있다.
나아가, 각 바이어스 영역(124)은 애노드 영역(122)을 둘러싸는 원주 상에 서로 이격되게 배치된 제 2 도전형의 복수의 조각 영역들(1242)을 포함할 수 있다. 이러한 조각 영역들(1242)은 애노드 영역(122)을 중심으로 하는 소정 반경의 링 형상을 복수의 조각들로 분리한 구조에 대응할 수 있다. 따라서, 각 바이어스 영역(124) 내 조각 영역들(1242)을 연결하면, 링 형태가 될 수 있다.
예를 들어, 조각 영역들(1242)은 p형 불순물이 고농도로 도핑된 p+ 영역일 수 있다. 나아가, 각 바이어스 영역(124) 내 조각 영역들(1242)은 등전위를 갖도록 전도성 배선을 이용하여 서로 연결될 수 있다. 이러한 조각 영역들(1242)은 전계 기울기를 높여서 전계 집속도를 향상시켜서 전자의 드리프트 속도를 증가시킬 수 있다.
일부 실시예에서, 바이어스 영역들(124) 외측에 적어도 하나의 애노드 가드링 영역(126)이 배치될 수 있다. 예를 들어, 애노드 가드링 영역(126)은 바이어스 영역들(124) 외측에 이격되게 배치되 복수의 애노드 가드링 영역들(RG1)을 포함할 수 있다. 애노드 가드링 영역들(RG1)은 바이어스 영역들(124)을 둘러싸는 링 형태로 각각 형성될 수 있다. 예를 들어, 애노드 가드링 영역들(RG1)은 제 2 도전형 불순물, 예컨대 p형 불순물이 고농도로 도핑된 p+ 영역일 수 있다.
전압 디바이더(140)는 복수의 바이어스 영역들(124)에 서로 다른 바이어스 전압들을 인가하도록 제공될 수 있다. 예를 들어, 전압 디바이더(140)는 애노드 영역(122)으로부터 멀어질수록 높은 바이어스 전압이 인가되도록 바이어스 영역들(124)에 바이어스 전압들을 인가할 수 있다. 일부 실시예에서, 전압 디바이더(140)는 반도체 본체(110) 내에 또는 반도체 본체(110)의 제 1 면(112) 상에 형성될 수 있다.
일부 실시예에서, 바이어스 영역들(124)은 애노드 영역(122)으로부터 점차 멀어지게 배치된 제 1 내지 제 n 바이어스 영역들(B1~Bn)을 포함할 수 있다. 바이어스 영역들(124)의 수는 적절하게 조절될 수 있고, 따라서 n은 2 이상의 자연수일 수 있다. 나아가, 제 1 내지 제 n 바이어스 영역들(B1~Bn)은 전압 디바이더(140)로부터 제 1 내지 제 n 바이어스 전압들을 각각 인가받을 수 있다.
일부 실시예에서, 전압 디바이더(140)는 반도체 본체(110) 상에 형성되고, 서로 연결된 제 1 내지 제 n-1 저항들(R1~Rn-1)을 포함할 수 있다. 제 1 저항의 일 단부에 제 1 바이어스 전압(V1)이 인가되고, 제 n-1 저항(Rn-1)의 타 단부에 제 n 바이어스 전압(Vn)이 인가될 수 있다. 제 1 바이어스 전압(V1)은 제 n 바이어스 전압(Vn)보다 크고, 따라서 전압 디바이더(140)의 양단에는 V1-Vn 전압이 걸릴 수 있다. 제 2 바이어스 영역(B2)은 제 1 저항(R1) 후단 및 제 2 저항(R2) 전단에 연결되고, 동일한 방식으로 제 n-1 바이어스 영역(Bn-1)은 제 n-1 저항(Rn-1) 전단에 연결될 수 있다. 이에 따라, 제 1 내지 제 n 바이어스 전압들은 뒤로 갈수록 점차 감소하는 값을 갖고, 제 1 내지 제 n 바이어스 영역들(B1~Bn)에는 뒤로 갈수록 점차로 감소하는 바이어스 전압들이 인가될 수 있다.
일부 실시예에서, 반도체 드리프트 검출기(100)는 애노드 영역(120)에 연결된 전계효과 트랜지스터(FET, 128)을 더 포함할 수 있다. 예를 들어, 애노드 영역(120)이 링 구조를 갖도록 형성되고, 전계효과 트랜지스터(128)는 이 애노드 영역(120)의 링 구조 내에 배치될 수 있다. 예를 들어, 전계효과 트랜지스터(128)는 소오스 단자(S), 게이트 단자(G) 및 드레인 단자(D)를 포함할 수 있고, 애노드 영역(122)은 전계효과 트랜지스터(128)의 게이트 단자(G)에 연결될 수 있다. 따라서, 애노드 영역(122)으로 입력된 신호가 전계효과 트랜지스터(128)를 통해서 증폭되어 출력될 수 있다.
일부 실시에에서, 반도체 드리프트 검출기(100)는 반도체 본체(110)의 제 1 면(112) 상에 애노드 가드링 영역(126) 외측에 제 1 도전형의 접지 영역(미도시)을 더 포함할 수 있다. 이러한 접지 영역은 노이즈를 제거하는 기능을 수행할 수 있다. 나아가, 이러한 접지 영역은 반도체 본체(110)의 제 2 면(114) 상에 캐소드 가드링 영역(136) 외측에 더 형성될 수도 있다.
이하에서는 전압 디바이더(140)의 배치 및 연결 구조에 대해서 예시적으로 설명한다.
도 5는 도 1의 반도체 드리프트 검출기(100)에 전압 디바이더의 배치를 보여주는 개략적인 평면도이고, 도 6은 도 5의 반도체 드리프트 검출기(100)에서 전압 디바이더의 연결 구조를 보여주는 부분적인 단면도이다.
도 5 및 도 6을 참조하면, 전압 디바이더(140)는 바이어스 영역들(124) 상에 형성될 수 있다. 예를 들어, 전압 디바이더(140)는 바이어스 영역들(124)에 일부분이 중첩되게 배치된 저항층(142)을 포함할 수 있다. 저항층(142)은 바이어스 영역들(124) 상에 일부분이 개방된 링 형상들로 배치되고, 각 링들은 서로 연결되어 하나의 라인을 이룰 수 있다. 예를 들어, 저항층(142)은 제 1 도전형 또는 제 2 도전형의 폴리실리콘층을 포함할 수 있다.
전도성 배선(160)은 저항층(142)의 일부분과 전압 디바이더(140)의 일부, 예컨대 바이어스 영역들(124)의 조각 영역들(1242)을 연결하도록 형성될 수 있다. 전도성 배선(160)은 콘택 플러그(164)와 배선 라인(162)을 포함할 수 있다.
예를 들어, 반도체 본체(110) 상에 제 1 층간 절연층(152)을 형성하고, 제 1 층간 절연층(152) 상에 저항층(142)을 형성할 수 있다. 이어서, 저항층(142) 상에 제 2 층간 절연층(154)을 형성할 수 있다. 이어서, 제 1 층간 절연층(152) 및 제 2 층간 절연층(153)을 관통하여 바이어스 영역들(124)에 연결된 콘택 플러그(164)와, 제 2 층간 절연층(153)을 관통하여 저항층(142)에 연결된 콘택 플러그(164)를 형성할 수 있다. 이어서, 콘택 플러그들(164)을 연결하도록 제 2 층간 절연층(154) 상에 배선 라인(162)을 형성할 수 있다.
예를 들어, 제 1 층간 절연층(152) 및 제 2 층간 절연층(153)은 절연물, 예컨대 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 전도성 배선(160)은 전도성 물질, 예컨대 금속 등을 포함할 수 있다.
일부 실시예에서, 반도체 본체(110) 상에는 불필요한 광을 차단하기 위한 반사 방지층(anti-reflection layer, 미도시)이 형성될 수 있다. 예를 들어, 애노드 영역(122) 및 캐소드 영역(132) 등 일부 영역을 제외한 반도체 본체(110)의 제 1 면(112) 및 제 2 면(114) 상에 반사 방지층이 형성될 수 있다. 예컨대, 반사 방지층은 실리콘 질화층(SiN layer)을 포함할 수 있다.
전술한 반도체 드리프트 검출기(100)에 따르면, 바이어스 영역들(124) 각각을 복수의 영역들(1242)로 분리함으로써 반도체 본체(110) 내 전계 집속도를 향상시켜, 전자의 드리프트 속도를 증가시킬 수 있고, 이에 따라 전자의 드리프트 전류가 커져서 X선 검출에 대한 감도가 향상될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 드리프트 검출기(100a)를 보여주는 개략적인 평면도이고, 도 8은 도 7의 반도체 드리프트 검출기(100a)를 보여주는 개략적인 단면도이고 도 9는 도 7의 반도체 드리프트 검출기(100a)에서 전압 디바이더의 구조를 보여주는 개략도이다. 이 실시예에 따른 반도체 드리프트 검출기(100a)는 도 1 내지 도 6의 반도체 드리프트 검출기(100)에서 일부 구성을 변형하거나 부가한 것이므로 서로 참조될 수 있는 바 중복된 설명은 생략된다.
도 7 내지 9를 참조하면, 전압 디바이더(140)는 반도체 본체(110) 상에 형성된 저항층(142)을 포함할 수 있다. 저항층(142)은 바이어스 영역들(124) 외측의 반도체 본체(110) 상에 형성될 수 있다. 저항층(142)은 복수의 라인 패턴이 연결된 구조를 가질 수 있다.
예를 들어, 저항층(142)은 복수의 라인 패턴과 그 연결선으로 구성되거나 또는 복수의 라인 패턴이 지그재그로 연결된 구조를 포함할 수 있다. 이 경우, 저항층(142)은 실질적으로 균일한 고저항값을 갖는 제 1 내지 제 n-1 저항들(R1~Rn-1)을 포함할 수 있다. 나아가, 제 1 내지 제 n-1 저항들(R1~Rn-1)은 바이어스 영역들(124) 외측의 반도체 본체(110) 상에 하나의 라인 패턴으로 형성될 수 있다. 예를 들어, 제 1 내지 제 n-1 저항들(R1~Rn-1)이 실질적으로 동일한 길이로 형성되는 경우, 그 저항값들은 실질적으로 동일할 수 있다.
이러한 저항층(142)의 구조는 전압 디바이더(140)가 바이어스 영역들(124)에 선형적인 기울기를 갖는 바이어스 전압값들을 인가할 수 있도록 해준다. 나아가, 저항층(142)을 바이어스 영역들(124) 외측의 가장자리 공간을 활용하여 형성할 수 있어서, 저항층(142) 형성에 대한 설계 마진을 확보할 수 있다. 이러한 고저항 전압 디바이더(14)를 통해서 반도체 검출기(100a)의 소모전력을 줄일 수 있다.
전술한 전압 디바이더(140)의 저항층(142) 구조는 반도체 본체(110) 내에 불순물을 주입하여 형성하는 구조에 비해서 공핍 영역의 의존성에 의한 저항값 변화를 감소시킬 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 드리프트 검출기(100b)를 보여주는 개략적인 평면도이다. 이 실시예에 따른 반도체 드리프트 검출기(100b)는 도 1 내지 도 9의 반도체 드리프트 검출기둘(100, 100a)에서 일부 구성을 변형하거나 부가한 것이므로 서로 참조될 수 있는 바 중복된 설명은 생략된다.
도 10을 참조하면, 각 바이어스 영역(124) 내 조각 영역들(1242)은 등전위를 갖도록 전도성 배선(160a)을 이용하여 서로 연결될 수 있다. 예를 들어, 전도성 배선(160a)은 조각 영역들(1242) 상에 조각 영역들(1242)을 연결하는 원주를 따라서 형성된 링 부분을 포함할 수 있다. 이러한 전도성 배선(160a)은 전압 디바이더(140)의 일부분에 연결될 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 전도성 배선(160a)이 전도성 배선(160)과 연결되어 저항층(142)에 연결될 수 있다.
반도체 드리프트 검출기(100b)에 따르면, 각 바이어스 영역(124) 내 조각 영역들(1242)을 소정거리만큼 이격되게 배치하여 반도체 본체(110) 내 전계 집속도를 향상시키면서 조각 영역들(1242)을 전도성 배선(160a)을 이용하여 서로 연결하여 동일한 바이어스 영역(124) 내 조각 영역들(1242)이 등전위를 갖도록 할 수 있다. 나아가, 전도성 배선(160a)을 조각 영역들(1242) 상에 배치하여 공간 배치 효율성을 향상시킬 수 있다.
전술한 반도체 드리프트 검출기들(100, 100a, 100b)에 따르면, 드리프트 전류를 향상시켜 감도를 향상시키기고 소모 전력을 감소시킬 수 있다.
이상에서 설명한 본 발명의 기술적 사상이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 반도체 드리프트 검출기
110: 반도체 본체
122: 애노드 영역
124: 바이어스 영역
132: 캐소드 영역
140: 전압 디바이더
110: 반도체 본체
122: 애노드 영역
124: 바이어스 영역
132: 캐소드 영역
140: 전압 디바이더
Claims (12)
- 제 1 면과 제 2 면을 갖는 제 1 도전형의 반도체 본체;
상기 반도체 본체의 상기 제 1 면에 형성된 애노드 영역;
상기 반도체 본체의 상기 제 2 면에 형성된 캐소드 영역;
상기 반도체 본체의 상기 제 1 면에 상기 애노드 영역으로부터 이격되게 형성되는 복수의 바이어스 영역들; 및
상기 반도체 본체의 상기 제 1 면 상에 형성되고, 상기 복수의 바이어스 영역들에 서로 다른 바이어스 전압들을 인가하되, 상기 애노드 영역으로부터 멀어질수록 높은 바이어스 전압이 인가되도록 상기 복수의 바이어스 영역들에 바이어스 전압들을 인가하는 전압 디바이더를 포함하고,
각 바이어스 영역은 상기 애노드 영역을 둘러싸는 원주 상에 서로 이격되게 배치된 제 2 도전형의 복수의 조각 영역들을 포함하고,
각 바이어스 영역 내 상기 복수의 조각 영역들은 등전위를 갖도록 전도성 배선을 이용하여 서로 연결되고,
상기 전도성 배선은 상기 복수의 조각 영역들 상에 상기 복수의 조각 영역들을 연결하는 원주를 따라서 형성된 링 부분을 포함하고,
상기 전도성 배선은 상기 전압 디바이더의 일부분에 연결되는,
반도체 드리프트 검출기. - 삭제
- 삭제
- 삭제
- 제 1 항에 있어서,
상기 전압 디바이더는 상기 반도체 본체 상에 형성된 저항층을 포함하고,
상기 전도성 배선은 상기 저항층의 일부분과 상기 복수의 조각 영역들을 연결하도록 형성된,
반도체 드리프트 검출기. - 제 5 항에 있어서,
상기 저항층은 제 1 도전형 또는 제 2 도전형의 폴리실리콘층을 포함하는, 반도체 드리프트 검출기. - 제 5 항에 있어서,
상기 저항층은 상기 복수의 바이어스 영역들 외측의 상기 반도체 본체 상에 형성된,
반도체 드리프트 검출기. - 제 5 항에 있어서,
상기 저항층은 복수의 라인 패턴이 연결된 구조를 갖는, 반도체 드리프트 검출기. - 제 1 항에 있어서,
상기 복수의 바이어스 영역들은 상기 애노드 영역으로부터 점차 멀어지게 배치된 제 1 내지 제 n 바이어스 영역들을 포함하고,
상기 제 1 내지 제 n 바이어스 영역들은 상기 전압 디바이더로부터 제 1 내지 제 n 바이어스 전압들을 각각 인가받고,
상기 제 1 내지 제 n 바이어스 전압들은 뒤로 갈수록 점차 감소하는 값을 갖는,
반도체 드리프트 검출기. - 제 9 항에 있어서,
상기 전압 디바이더는 상기 반도체 본체 상에 형성되고 서로 연결된 제 1 내지 제 n-1 저항들을 포함하고,
상기 제 1 저항의 일 단부에 상기 제 1 바이어스 전압이 인가되고, 상기 제 n-1 저항의 타 단부에 상기 제 n 바이어스 전압이 인가된,
반도체 드리프트 검출기. - 제 10 항에 있어서,
상기 제 1 내지 제 n-1 저항들은 상기 복수의 바이어스 영역들 외측의 상기 반도체 본체 상에 하나의 라인 패턴으로 형성된,
반도체 드리프트 검출기. - 제 6 항에 있어서,
상기 제 1 도전형은 n형이고, 상기 제 2 도전형은 p형인,
반도체 드리프트 검출기.
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