KR102662210B1 - 메모리 비트 셀용 전압 레귤레이션 시스템 - Google Patents

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Abstract

로직 공급 전압 레일로부터 메모리 비트셀 공급 전압 레일을 동적으로 생성하기 위한 시스템, 장치 및 방법이 개시된다. 회로는 적어도 하나 이상의 비교기, 제어 로직 및 전력단 회로부를 포함한다. 회로는 로직 공급 전압 레일을 수신하고 비교기(들)를 사용하여 로직 공급 전압 레일을 임계 전압(들)에 비교한다. 비교기(들)의 비교 신호(들)는 제어 로직에 결합된다. 제어 로직은 비교 신호(들)을 기반으로 그리고 메모리 비트셀 공급 전압 레일에 필요한 프로그래밍 가능한 동적 범위를 기반으로 모드 제어 신호를 생성한다. 모드 제어 신호는 로직 공급 전압 레일로부터 메모리 비트셀 공급 전압 레일을 생성하는 전력단 회로부에 제공된다. 메모리 비트셀 공급 전압 레일의 전압 레벨은 로직 공급 전압 레일보다 높거나 낮거나 같을 수 있다.

Description

메모리 비트 셀용 전압 레귤레이션 시스템
모뎀 반도체 칩은 공급 전압 요구 사항이 서로 다른 다양한 회로 및 컴포넌트를 포함한다. 예를 들어, 반도체 칩(예를 들어, 시스템 온 칩(SoC))은 프로세서 및 메모리 비트셀 어레이와 같은 많은 컴포넌트를 포함한다. 프로세서에 대한 공급 전압은 본 출원에서 "로직 전압(logic voltage)"으로 지칭된다는 점에 유의한다. 메모리 비트셀에 전력을 공급하기 위한 현재 솔루션은 크게 두 가지 범주로 나뉜다. 메모리 비트셀 전압이 로직 전압에 연결되거나 메모리에 별도의 전압 레일이 사용된다. 로직 전압을 메모리 비트셀 전압에 연결하면 로직 최대 및 최소 전압이 제한되어 시스템 성능에 심각한 영향을 미친다. 별도의 전압 레일이 사용되는 경우, 별도의 레일이 외부 또는 내부에서 생성될 수 있다. 외부 생성은 패키지 및 보드 자원을 소모하여 비용과 복잡성을 증가시킨다. 내부 생성은 전형적으로 최대 원하는 메모리 비트셀 전압보다 높은 별도의 공급 전압이 필요한 선형 전압 레귤레이터를 통해 달성된다. 이것은 패키지 및 다이 레이아웃을 복잡하게 할 뿐만 아니라 추가 공급 전압을 필요로 한다. 또한 선형 전압 레귤레이터는 강하(dropout)가 높으면 비효율적이다.
본 출원에 설명된 방법 및 메커니즘의 장점은 첨부 도면과 함께 이하의 설명을 참조하여 더 잘 이해될 수 있다.
도 l은 일반 컴퓨팅 시스템의 일 구현예에 대한 블록도이다.
도 2는 컴퓨팅 시스템의 일 구현예의 블록도이다.
도 3은 전압 레귤레이션 모듈을 구현하기 위한 회로의 일부의 일 구현예의 블록도이다.
도 4는 컴퓨팅 시스템 내의 전압 레귤레이션 모듈 회로의 일 구현예의 블록도이다.
도 5는 일 구현예에 따른 전압 레귤레이션 모듈에서 사용되는 전력단(power stage) 회로부의 다이어그램을 예시한다.
도 6은 전력단 회로의 일 구현예의 다이어그램이다.
도 7은 플롯된 메모리 전압(VDDM) 대 로직 전압(VDD)의 상이한 구현의 그래프를 도시한다.
도 8은 2개의 공급 전압 레일 중 어느 것이 더 높은 전압을 갖는지를 결정하기 위한 고전압(VHIGH) 선택기 회로의 일 구현예의 다이어그램이다.
도 9는 하나 이상의 프로그램 가능 임계값에 기초하여 입력 전압 레일로부터 생성된 출력 전압 레일을 동적으로 조정하기 위한 방법의 일 구현예를 예시하는 일반화된 흐름도이다.
도 10은 입력 공급 전압 레일보다 더 작은 동적 범위를 갖는 출력 공급 전압 레일을 생성하기 위한 방법의 일 구현예를 예시하는 일반화된 흐름도이다.
도 11은 전압 레귤레이션 회로에서 트랜지스터 폭을 동적으로 조정하기 위한 방법의 일 구현예를 예시하는 일반화된 흐름도이다.
도 12는 회로 표현을 저장하는 비일시적 컴퓨터 판독가능 저장 매체의 일 구현예를 예시하는 블록도이다.
이하의 설명에서, 본 출원에 제시된 방법 및 메커니즘의 완전한 이해를 제공하기 위해 다수의 특정 세부사항이 개시된다. 그러나, 당업자는 이러한 특정 세부사항 없이 다양한 구현이 실시될 수 있음을 인식해야 한다. 일부 예에서, 공지의 구조, 컴포넌트, 신호, 컴퓨터 프로그램 지침 및 기술은 본 출원에 설명된 접근 방식을 모호하게 하는 것을 피하기 위해 자세히 도시되지 않았다. 예시의 단순성과 명료성을 위해, 도면에 도시된 엘리먼트가 반드시 축척대로 그려지지는 않았다는 것이 이해될 것이다. 예를 들어, 일부 엘리먼트의 치수는 다른 엘리먼트에 비해 과장될 수 있다.
로직 전압 레일로부터 메모리 비트셀 전압 레일을 동적으로 생성하기 위한 다양한 시스템, 장치 및 방법이 개시된다. 일 구현예에서, 전압 레귤레이션 모듈은 적어도 하나 이상의 비교기, 제어 로직, 및 전력단 회로부를 포함한다. 모듈은 입력 전압 레일을 수신하고 하나 이상의 비교기를 사용하여 입력 전압 레일을 하나 이상의 임계 전압과 비교한다. 비교기(들)로부터의 비교 신호(들)는 제어 로직에 결합된다. 제어 로직은 비교 신호와 출력 전압 레일에 필요한 프로그래밍 가능한 동적 범위를 기반으로 모드 제어 신호를 생성한다. 모드 제어 신호는 출력 전압 레일에 대한 특정 전압 레벨을 설정하기 위해 전력단 회로부에 제공된다. 일 구현예에서, 출력 전압 레일은 하나 이상의 메모리 비트셀 어레이에 공급하기 위해 사용된다. 출력 전압 레일은 입력 전압 레일보다 높거나 낮거나 같을 수 있다. 일 구현예에서, 전력단 회로부는 복수의 재구성 가능한 스위치드-커패시터(switched-capacitor)를 포함한다. 다른 구현예에서, 전력단 회로부는 복수의 재구성가능한 인덕터를 포함한다.
일반적으로, 로직 전압 레일로부터 메모리 비트셀 레일에 대해 더 높거나 더 낮은 전압이 생성될 수 있다. 다양한 구현에서, 전압 레귤레이션 모듈은 로직 전압 레일과 메모리 비트셀 전압 레일 사이의 변환 비율을 동적으로 변화시킬 수 있다. 변환 비율의 변화는 로직 전압 레일의 전압 레벨과 메모리 비트셀 전압 레일의 원하는 목표 전압 레벨을 기반으로 한다. 일 구현예에서, 전압 레귤레이션 모듈은 동작 동안 복수의 상이한 모드들 사이에서 스위칭된다. 모드는 로직 전압 레일의 전압 레벨 변화를 검출한 것에 응답하여 자동으로 변화된다. 모드 간 스위칭을 위한 임계값은 프로그래밍 가능하다. 다양한 구현에서, 전압 레귤레이션 모듈은 프로그래밍된 임계값에 기초하여 전압 변환 비율(로직 전압과 메모리 비트셀 전압 사이)을 변화시킨다.
다양한 구현에서, 로직 전압 레일은 프로세서의 전력 관리 지침 또는 프로세서의 동작 모드 변화로 인해 변화될 수 있다. 일 구현예에서, 메모리 비트셀은 프로세서의 전체 동적 범위를 갖지 않는다. 일부 경우에, 메모리 비트셀은 프로세서보다 다양한 전원 공급 장치 전압으로 작업하기 위한 더 작은 동적 범위를 갖는다. 예를 들어, 일 구현예에서, 메모리 비트셀은 로직 전압의 최소 전압 레벨보다 높은 최소 전압 레벨을 갖고, 메모리 비트셀은 로직 전압의 최대 전압 레벨보다 낮은 최대 전압 레벨을 갖는다. 따라서, 로직 전압 레일로부터 메모리 비트셀 레일에 대한 공급 전압을 끌어오는 것이 어려울 수 있다. 따라서, 일 구현예에서, 전압 레귤레이션 모듈은 로직 전압을 메모리 비트셀에 공급하기 위해 비교적 큰 동적 범위로부터 비교적 작은 동적 범위로 변환한다.
이제 도 1을 참조하면, 일반 컴퓨팅 시스템(100)의 일 구현예의 블록도가 도시된다. 일 구현예에서, 컴퓨팅 시스템(100)은 적어도 제1 디바이스(110), 전압 레귤레이션 모듈(120), 및 제2 디바이스(130)를 포함한다. 컴퓨팅 시스템(100)은 도면을 불명료하게 하는 것을 피하기 위해 도시되지 않은 임의의 수의 다른 디바이스를 포함할 수 있다는 점에 유의한다. 일 구현예에서, 제1 디바이스(110)는 제1 전압 레일(115)에 의해 공급되고 제2 디바이스(130)는 제2 전압 레일(125)에 의해 공급된다. 전압 레귤레이션 모듈(120)은 제1 전압 레일(115)로부터 제2 전압 레일(125)을 생성하며, 여기서 제2 전압 레일(125)은 제1 전압 레일(115)보다 크거나 작거나 같은 전압을 가질 수 있다.
일 구현예에서, 제1 디바이스(110)는 프로세서이고 제2 디바이스(130)는 메모리 디바이스(예를 들어, 하나 이상의 메모리 비트셀 어레이)이다. 이 구현에서, 메모리 비트셀 전압(Vddm)은 로직 전압(Vdd)으로부터 생성되고, Vddm은 시스템 성능과 전력을 최적화하기 위해 Vdd보다 높거나 낮거나 추적할 수 있는 설정 포인트(set point)를 갖는다. 다른 구현예에서, 제1 디바이스(110)는 다른 유형의 디바이스이고 및/또는 제2 디바이스(130)는 다른 유형의 디바이스이다. 일 구현예에서, 전압 레귤레이션 모듈(120)은 프로그래밍 가능하여, 제2 전압 레일(125)의 동적 범위가 제2 디바이스(130)의 원하는 동작 범위에 기초하여 설정되도록 한다. 다양한 구현에서, 전압 레귤레이션 모듈(120)은 하나 이상의 비교기, 제어 로직, 및 전력단 회로부를 포함한다. 일 구현예에서, 전력단 회로부는 스위치드-커패시터 부스트를 사용한다. 다른 구현예에서, 전력 상태 회로부는 집적 인덕터를 사용한다. 다른 구현예에서, 전압 레귤레이션 모듈(120)은 다른 유형의 전압 부스팅 및/또는 변환 기술을 사용할 수 있다.
이제 도 2를 참조하면, 컴퓨팅 시스템(200)의 일 구현예의 블록도가 도시된다. 도시된 바와 같이, 시스템(200)은 데스크탑 컴퓨터(210), 랩탑 컴퓨터(220), 서버(230), 모바일 디바이스(240) 또는 기타의 칩, 회로부, 컴포넌트 등을 나타낸다. 다른 디바이스가 가능하고 고려된다. 예시된 구현에서, 시스템(200)은 적어도 전압 레일(203)에 의해 전력이 공급되는 제1 디바이스(202), 전압 레귤레이션 모듈(204), 및 전압 레일(205)에 의해 전력이 공급되는 제2 디바이스(206)를 포함한다. 일 구현예에서, 제1 디바이스(202)는 처리 유닛이고 제2 디바이스(206)는 메모리 디바이스(예를 들어, 정적 랜덤 액세스 메모리(SRAM) 디바이스)이다. 시스템(200)은 도면을 모호하게 하는 것을 피하기 위해 도시되지 않은 임의의 수의 다른 컴포넌트를 포함할 수 있다는 것에 유의한다. 일 구현예에서, 전압 레귤레이션 모듈(204)은 전압 레일(203)로부터 전압 레일(205)을 생성하고, 전압 레일(205)은 원하는 설정 포인트를 충족하고 제2 디바이스(206)에 대한 원하는 동적 범위를 갖는 전압을 갖는다. 전압 레귤레이션 모듈(204)의 동작에 관한 더 자세한 사항 본 개시의 나머지 부분에 걸쳐 제공될 것이다.
이제 도 3을 참조하면, 전압 레귤레이션 모듈(300)을 구현하기 위한 회로부의 일부의 일 구현예의 블록도가 도시된다. 일 구현예에서, 비교기(305A-C)는 입력 전압, 하나 이상의 기준 전압, 및 클록을 수신한다. "입력 전압", "Vdd", 및 "로직 전압"이라는 용어는 본 출원에서 상호 교환가능하게 사용될 수 있다는 것에 유의한다. 또한, "기준 전압"은 본 출원에서 "전압 임계값"으로도 지칭될 수 있다는 것에 유의한다. 도 3에 도시된 바와 같이, 3개의 개별 기준 전압을 수신하는 3개의 비교기(305A-C)가 있다. 비교기(305A-C)의 출력은 모드 디코더(310)에 제공된다. 3개의 비교기(305A-C)를 갖는 것은 하나의 특정 구현을 나타내는 것으로 이해되어야 한다. 다른 구현예들에서, 다른 수의 비교기들(305A-C)은 다른 수의 기준 전압들을 수신할 수 있다.
일 구현예에서, 모드 디코더(310)는 모드 제어 신호(S0 및 S1), 바이패스 인에이블 신호(BYP_EN), 및 전압 기준 선택 신호(VREF_SEL)를 생성한다. 일 구현예에서, 모드 제어 신호(S0 및 S1)는 복수의 위상 인터리빙 채널 유닛에서 MUX 디코더 블록으로 모드에 제공된다. 일 구현예에서, 바이패스 인에이블 신호는 입력 전압(VIN)이 출력 전압(VO)에 직접 연결되는지 여부를 결정하는 바이패스 스위치를 제어한다. 일 구현예에서, 기준 전압 선택 신호(VREF_SEL)는 타겟 레귤레이션된 VO 전압을 결정하기 위해 어느 전압 임계값이 레귤레이션 비교기에 결합되는지를 결정한다.
이제 도 4를 참조하면, 컴퓨팅 시스템 내의 전압 레귤레이션 모듈 회로(400)의 일 구현예의 블록도가 도시된다. 일 구현예에서, 모드 디코더(310)(도 3의)는 전압 레귤레이션 모듈 회로(400) 내의 다양한 유닛에 결합되는 S0, S1, VREF_SEL, 및 BYP_EN 제어 신호를 생성한다는 점에 유의한다. 전압 (VIN) 및 출력 전압 (VO)는 VHIGH 선택기(405)에 제공되며, VHIGH 선택기(405)는 어느 전압이 더 높은지 결정하고 이 전압 (VHIGH)를 전압 레귤레이션 모듈 회로(400) 내의 다른 유닛에 제공한다. 일 구현예에서, VHIGH 신호는 인터리브 채널 모듈(425A-T) 내의 레벨 시프터, 게이트 드라이버, 및 전력단에 결합된다. VHIGH 선택기(405)의 구현의 일례가 도 8에 도시되어 있다. 일 구현예에서, 바이패스 스위치(410)는 입력 전압(VIN)을 수신하고, 입력 전압(VIN)을 출력 전압(VO)에 연결하거나 바이패스 신호(BYP_EN)의 값에 따라 입력 전압(VIN)을 출력 전압(VO)으로부터 절연(isolate)시킨다.
일 구현예에서, VREF 멀티플렉서(MUX)(425)는 2개의 전압(VREF1 및 VREF2) 및 선택 신호 (VREF_SEL)을 수신한다. VREF 멀티플렉서(MUX)(425)의 출력은 비교기(415A)의 입력 중 하나와 비교기(415B)의 입력 중 하나에 결합된다. 출력 전압 (VO)는 또한 비교기(415A-B)에 결합된다. 비교기(415A-B)는 어느 전압이 더 높은지(VREG 또는 VO)를 나타내는 출력 (CMP_R 및 CMP_F)를 생성한다. 비교기(415A)는 비반전 클록 신호에 의해 클록되고 비교기(415B)는 반전 클록 신호에 의해 클록되어 비교기(415A 및 415B)가 서로에 대해 위상이 다르게(out of phase) 유지된다는 점에 유의한다. 비교기(415A)의 출력 (CMP_R)은 위상 인터리버(420A)에 결합되고 비교기(415B)의 출력 (CMP_R)은 위상 인터리버(420B)에 결합된다. 위상 인터리버(420A)의 출력은 인터리브 채널 모듈(430A-J)에 결합되고 위상 인터리버(420B)의 출력은 인터리브 채널 모듈(430K-T)에 결합된다. 위상 인터리버(420A-B)는 서로에 대해 위상이 다른 클록 신호를 생성하고 이러한 클록 신호를 다른 인터리브 채널 모듈(430A-T)로 발송한다.
도시된 바와 같이, 각 인터리브 채널 모듈(430A-J)은 디코더, 비중첩 클록 생성기, VIN 및 VHIGH, MUX_CTRL 신호, PHIlx 및 PHI2x 신호를 수신하는 mux, 레벨 시프터, 전력단 및 VIN 및 VHIGH 및 레벨 시프터의 출력을 수신하는 게이트 드라이버를 다중화하는 모드를 포함한다. 유사하게, 각 인터리브 채널 모듈(430K-T)은 디코더, 비중첩 클록 생성기, 먹스, 레벨 시프터, 전력단 및 게이트 드라이버를 다중화하는 모드를 포함한다. 모드-다중화 디코더(mode to mux decoder)는 모드 디코더(310)에 의해 생성된 2개의 모드 신호 (S0 및 S1)를 수신한다. 모드-다중화 디코더는 모드 디코더(310)에 의해 생성된 모드 신호(S0 및 S1)의 값에 기초하여 원하는 (VIN) 대 (VO) 변환 비율을 달성하기 위해 어느 제어 신호가 전력단 및 게이트 드라이버로 라우팅되는 지를 결정한다. 인터리브 채널 모듈(430A-T)의 출력은 공급 전압 (VDDM)을 메모리 블록(440)에 제공한다.
회로(400)의 제어 로직에 의해 생성된 회로부 및 제어 신호의 배열은 메모리 블록(440)에 대한 메모리 비트셀 공급 전압(VDDM)이 입력 전압(VIN)보다 높거나 낮거나 동일하도록 허용한다는 점에 유의한다. 별도의 공급 전압 레일을 필요로 하기 보다는, 회로(400)는 메모리 비트셀 공급 전압(VDDM)이 로직 전압(VIN)으로부터 생성되는 것을 허용한다.
이제 도 5를 참조하면, 일 구현예에 따른 전압 레귤레이션 모듈에 사용되는 전력단 회로부의 다이어그램이 도시된다. 회로(510)는 커패시터 (Co) 양단의 입력 전압 (VIN)에서 출력 전압 (VOUT)으로의 전압의 2:3 승압 변환(step up conversion)을 구현하고 부하(RL로 표시됨)로 전달되는 커패시터 (CF1 및 CF2)를 갖는 회로의 일 예이다. 회로(520)는 입력 전압(VIN)에서 출력 전압(VOUT)으로의 전압의 1:2 승압 변환을 구현하기 위한 회로의 일 예이다. 회로(530)는 입력 전압(VIN)에서 출력 전압(VOUT)으로의 전압의 1:1 승압 변환을 구현하기 위한 회로의 일 예이다. 회로(510, 520, 530)의 좌측은 충전 단계 동안의 회로를 도시하고 우측은 스위치(도시되지 않음)가 뒤집힌 후 방전 단계 동안의 회로를 도시한다. 일 구현예에서, 이들 회로(510, 520, 530)는 (도 4의) 각 인터리브 채널 모듈(430A-T)의 전력단 및 게이트 드라이버 내에서 사용된다. 다른 구현예에서, 다른 승압 또는 감압(step-down) 변환 비율을 달성하기 위해 각 인터리빙 채널 모듈의 게이트 드라이버 및 전력단 내에서 다른 회로가 사용될 수 있음이 이해되어야 한다.
이제 도 6을 참조하면, 전력단 회로(600)의 일 구현예의 다이어그램이 도시된다. 일 구현예에서, 회로(600)는 로직 전압을 메모리 비트셀 전압으로 변환하기 위한 전압 레귤레이션 모듈 회로(예를 들어, 도 4의 회로(400)) 내에 위치되고, 메모리 비트셀은 부하 저항(RL)에 의해 표시된다. 예를 들어, 일 구현예에서, 회로(600)는 각각의 인터리브 채널 모듈(430A-T) (도 4) 내에 위치된다. 일 구현예에서, 전압 레귤레이션 위상 인터리빙 기술은 회로(600)를 사용하여 수행된다. 예를 들어, 회로(600)는 필요한 커패시터 (Co) 및 VOUT 리플을 최소화하기 위해 위상 인터리빙 기술을 구현한다. 일 구현예에서, 회로(600)는 2개의 플라잉 커패시터(flying capacitor)(CF1, CF2) 및 11개의 전력 스위치(SW1-11)를 포함한다. 상이한 충전 또는 방전 경로를 취함으로써, 다수의 상이한 이득 비율이 회로(600)에 의해 달성될 수 있다. 회로(600)는 하나의 구현에서 사용될 수 있는 전력단 회로의 단지 하나의 예라는 것이 이해되어야 한다. 다른 구현예에서, 다른 유형의 전력단 회로(예를 들어, 집적 인덕터)가 전압 레귤레이션 모듈 회로 내에서 사용될 수 있다.
이제 도 7을 참조하면, 플롯된 메모리 전압(VDDM) 대 로직 전압(VDD)의 상이한 구현의 그래프(705 및 710)가 도시된다. 그래프(705 및 710)는 전압 레귤레이션 모듈 회로(400)(예를 들어, 전압 레귤레이션 모듈 회로(400))에서 프로그래밍될 수 있는 메모리 전압 대 로직 전압의 두 가지 예를 예시한다는 것이 이해되어야 한다. 다른 구현예들에서, 로직 전압으로부터 메모리 전압을 생성하기 위한 다른 세트 포인트들 및 변환 비율들은 다른 원하는 변환 패턴들을 달성하기 위해 전압 레귤레이션 모듈 회로에 프로그래밍될 수 있다. 일 구현예에서, 메모리 전압은 로직 전압의 예시된 부분에 대해 승압 모드, 바이패스 모드, 및 감압 모드를 사용하여 그래프(705)에 도시된 바와 같이 프로그래밍된다. 다른 구현예에서, 메모리 전압은 승압 모드 또는 감압 모드만이 사용되는 그래프(710)에 도시된 패턴을 따르도록 프로그래밍된다. 다른 구현예에서, 메모리 전압은 승압 모드, 바이패스 모드, 및/또는 감압 모드의 다른 배열을 갖는 다른 패턴을 따르도록 프로그래밍된다.
이제 도 8을 참조하면, 2개의 공급 전압 레일 중 어느 것이 더 높은 전압을 갖는지를 결정하기 위한 고전압(VHIGH) 선택기 회로(800)의 일 구현예의 다이어그램이 도시된다. 일 구현예에서, VDD1은 전압 레귤레이션 모듈 회로(예를 들어, 도 4의 회로(400))에 의해 수신된 입력 전압이고, VDD2는 전압 레귤레이션 모듈 회로에 의해 생성된 출력 전압이다. 일 구현예에서, 입력 전압(VDD1)은 프로세서 및/또는 시스템 온 칩(SoC)의 하나 이상의 다른 컴포넌트에 공급하는 로직 전압 레일이다. 일 구현예에서, 출력 전압(VDD2)은 하나 이상의 메모리 비트셀 어레이에 공급하는 메모리 비트셀 전압 레일이다. 일 구현예에서, VHIGH 선택기 회로(800)는 동적 트랜지스터 폭 크기 조정을 구현하기 위해 동적 폭 디바이스(815, 825, 830, 850)를 포함한다.
일 구현예에서, PMOS 감지 디바이스(840)는 VDD1 및 VDD2 전압을 감지하는 데 사용된다. 이러한 감지 디바이스(840)의 출력은 NMOS 하프 래치(820)에 결합되고, NMOS 하프 래치(820)의 출력은 VHIGH 선택기 스위치(835)를 제어하는 지원 로직에 결합된다. VHIGH 선택기 스위치(835)는 VDD1과 VDD2 사이에서 더 높은 전압을 VHIGH 출력으로 통과시킨다. 일 구현예에서, VHIGH 출력은 위상 인터리빙 회로(예를 들어, 도 4의 모듈(430A-T))에서 레벨 시프터, 게이트 드라이버, 및 전력단에 결합된다.
일 구현예에서, 강제 1:1 모드 로직(845)은 모드 디코더(예를 들어, 도 3의 모드 디코더(310))에 의해 생성되는 모드 선택 신호(S0 및 S1)를 수신한다. 로직(845)은 1:1 감압 모드에 진입할 때 하이인 신호 OnetoOne_EN을 생성한다. 일 구현예에서, 회로(800)는 g1 및 g2 제어 신호의 현재 상태를 오버라이드(override)하여 g1 로우 및 g2 하이를 강제하는 강제 1:1 모드 로직(810)을 포함한다. 이것은 결국 1:1 모드에 진입할 때마다 VHIGH가 VIN에 연결되도록 한다.
일 구현예에서, 회로(800)의 아키텍처는 PMOS(positive metal-oxide semiconductor) 감지 및 NMOS(negative metal-oxide semiconductor) 래치 디바이스를 위한 동적 트랜지스터 폭 크기 조정을 구현한다. 따라서, 다음 VHIGH 스위치 전이 상태를 감지하는 데 사용되는 디바이스 쌍의 폭이 실질적으로 증가된다. 이는 VHIGH 스위치 전환을 유도하는 데 필요한 VIN 대 VOUT 델타를 줄이는 데 도움이 된다. 새로운 VHIGH 전환 후에는, 디바이스 폭이 정상 크기로 돌아가고, 다음 VHIGH 전환에 필요한 다른 디바이스 세트의 폭이 증가된다.
회로(800)는 고전압 선택기 회로의 하나의 특정 구현을 위한 트랜지스터 및 다른 로직의 배열의 일 예라는 것이 이해되어야 한다. 다른 구현예들에서, 회로(800)는 다른 트랜지스터들 및/또는 컴포넌트들을 포함할 수 있고, 예시된 트랜지스터들 및/또는 컴포넌트들 중 하나 이상을 생략할 수 있고, 및/또는 다른 적절한 방식으로 배열될 수 있다는 것이 이해되어야 한다.
이제 도 9를 참조하면, 하나 이상의 프로그램 가능 임계값에 기초하여 입력 전압 레일로부터 생성된 출력 전압 레일을 동적으로 조정하기 위한 방법(900)의 일 구현예가 도시된다. 논의의 목적을 위해, 이 구현의 단계 및 도 10-11의 단계들이 순차적으로 도시된다. 그러나, 설명된 방법의 다양한 구현에서, 설명된 엘리먼트 중 하나 이상이 도시된 것과 다른 순서로 동시에 수행되거나 완전히 생략된다는 점에 유의한다. 다른 추가 엘리먼트도 원하는 대로 수행된다. 본 출원에 설명된 다양한 시스템 또는 장치 중 임의의 것은 방법(900)을 구현하도록 구성된다.
일 구현예에서, 전압 레귤레이션 모듈 회로는 제1 공급 전압 레일을 수신한다(블록 905). 일 구현예에서, 제1 공급 전압 레일은 하나 이상의 프로세서에 공급하는 로직 전압이다. 일 구현예에서, 제1 공급 전압 레일은 프로세서(들)의 모드 및/또는 다른 동작 조건에 따라 변화한다. 회로는 제1 공급 전압 레일을 하나 이상의 프로그래밍 가능한 임계값과 비교한다(블록 910). 제1 전압 대 하나 이상의 프로그램 가능 임계값의 비교에 기초하여, 회로는 모드 디코더에 제공되는 하나 이상의 비교 제어 신호를 생성한다(블록 915). 다음으로, 모드 디코더는 비교 제어 신호에 기초하여 회로를 동작시키기 위한 모드를 결정한다(블록 920). 그런 다음, 모드 디코더는 제1 공급 전압 레일로부터 제2 공급 전압 레일을 생성하기 위한 전력단 회로부를 제어하기 위한 모드 제어 신호를 생성한다(블록 925). 일 구현예에서, 전력단 회로부는 위상 인터리빙 스위치드 커패시터를 사용하여 제2 공급 전압 레일을 생성한다. 다른 구현예에서, 전력단 회로부는 인덕터를 사용하여 제2 공급 전압 레일을 생성한다.
다음으로, 전력단 회로부는 모드 제어 신호에 기초하여 제2 공급 전압 레일의 전압을 동적으로 조정하며, 여기서 제2 공급 전압 레일의 전압 레벨은 제1 공급 전압 레일의 전압 레벨보다 높거나 낮거나 같을 수 있다(블록 930). 그런 다음, 메모리 비트셀 어레이는 제2 공급 전압 레일을 사용하여 전력이 공급된다(블록 935). 블록(935) 후에, 방법(900)이 종료된다. 방법(900)은 회로가 제1 공급 전압 레일의 전압 레벨에 대한 변화를 동적으로 조정하고, 제2 공급 전압 레일의 전압 레벨을 조정하여 메모리 비트셀 어레이에 대한 원하는 전압 범위를 충족하게 한다는 점에 유의한다.
이제 도 10을 참조하면, 입력 공급 전압 레일보다 더 작은 동적 범위를 갖는 출력 공급 전압 레일을 생성하기 위한 방법(1000)의 일 구현예가 도시되어 있다. 회로는 제1 동적 범위를 갖는 입력 공급 전압 레일을 수신한다(블록 1005). 회로는 입력 공급 전압 레일을 하나 이상의 프로그래밍 가능한 임계값과 비교한다(블록 1010). 회로는 프로그래밍 가능 모드 디코더 및 전력단 회로부를 사용하여 제2 동적 범위를 갖는 출력 공급 전압 레일을 생성하며, 여기서 제2 동적 범위는 제1 동적 범위보다 작다(블록 1015). 블록(1015) 후에, 방법(1000)이 종료된다.
이제 도 11을 참조하면, 전압 레귤레이션 모듈 회로에서 트랜지스터 폭을 동적으로 조정하기 위한 방법(1100)의 일 구현예가 도시되어 있다. 고전압(VHIGH) 선택기 회로는 출력 공급 전압 레일이 입력 공급 전압 레일보다 큰지 여부를 검출한다(블록 1105). 출력 공급 전압 레일이 입력 공급 전압 레일보다 크면(조건 블록 1110, "예" 레그), 전압 레귤레이션 모듈 회로는 트랜지스터의 제1 세트를 턴 온하고 트랜지스터의 제2 세트를 턴 오프한다(블록 1115). 그렇지 않고, 출력 공급 전압 레일이 입력 공급 전압 레일보다 작거나 같으면(조건 블록 1110, "아니오" 레그), 회로는 트랜지스터의 제1 세트를 턴 오프하고 트랜지스터의 제2 세트를 턴 온한다(블록 1120). 블록(1115 및 1120) 후에, 방법(1100)은 블록(1105)으로 돌아가서 출력 공급 전압 레일과 입력 공급 전압 레일 사이의 관계를 계속 모니터링한다.
이제 도 12를 참조하면, 회로 표현(1205)을 저장하는 비일시적 컴퓨터 판독가능 저장 매체(1200)의 일 구현예를 예시하는 블록도가 도시된다. 일 구현예에서, 회로 제작 시스템(1210)은 비일시적 컴퓨터 판독가능 저장 매체(1200)에 저장된 회로 표현(1205)을 처리하고 회로 표현(1205)에 기초하여 임의의 수의 집적 회로(1215A-N)를 제조한다.
비일시적 컴퓨터 판독가능 저장 매체(1200)는 임의의 다양한 적절한 유형의 메모리 디바이스 또는 저장 디바이스를 포함할 수 있다. 매체(1200)는 설치 매체(예를 들어, 썸 드라이브(thumb drive), CD-ROM), 컴퓨터 시스템 메모리 또는 랜덤 액세스 메모리(예를 들어, DRAM, DDR RAM, SRAM, EDO RAM, Rambus RAM), 비휘발성 메모리(예를 들어, 플래시, 자기 매체, 하드 드라이브, 광 스토리지), 레지스터 또는 기타 유형의 메모리 엘리먼트일 수 있다. 매체(1200)는 다른 유형의 비일시적 메모리 또는 이들의 임의의 조합을 포함할 수 있다. 매체(1200)는 상이한 위치(예를 들어, 네트워크를 통해 연결된 상이한 컴퓨터 시스템)에 상주하는 2개 이상의 메모리 매체를 포함할 수 있다.
다양한 구현에서, 회로 표현(1205)은 VHDL, 베릴로그(Verilog), 시스템씨(SystemC), 시스템베릴로그(SystemVerilog), RHDL 등과 같은 하드웨어 기술 언어를 포함하지만 이에 한정되지 않는 다양한 적절한 컴퓨터 언어를 사용하여 지정된다. 회로 표현(1205)은 하나 이상의 집적 회로(1215A-N)의 적어도 일부를 제조하기 위해 회로 제작 시스템(1210)에 의해 사용 가능하다. 회로 표현(1205)의 포맷은 적어도 하나의 회로 제작 시스템(1210)에 의해 인식될 수 있다. 일부 구현들에서, 회로 표현(1205)은 집적 회로들(1215A-N)의 합성 및/또는 레이아웃을 지정하는 하나 이상의 셀 라이브러리를 포함한다.
회로 제작 시스템(1210)은 집적 회로를 제조하도록 구성된 다양한 적절한 엘리먼트들 중 임의의 것을 포함한다. 이것은 예를 들어, 반도체 재료(예를 들어, 마스킹을 포함할 수 있는 웨이퍼)를 증착, 재료 제거, 증착된 재료의 형상 변경, 재료 수정(예를 들어, 자외선 처리를 사용하여 재료 도핑 또는 유전 상수 수정함으로써) 등을 위한 엘리먼트를 포함한다. 회로 제작 시스템(1210)은 또한 정확한 동작을 위해 제작된 회로의 테스트를 수행할 수 있다.
다양한 구현에서, 집적 회로(1215A-N)는 본 출원에 설명된 기능 중 임의의 것을 수행하는 것을 포함할 수 있는 회로 표현(1205)에 의해 지정된 회로 설계에 따라 동작한다. 예를 들어, 집적 회로(1215A-N)는 본 출원에 예시된 회로 및/또는 이러한 회로의 다수의 경우에 도시된 다양한 엘리먼트 중 임의의 것을 포함할 수 있다. 또한, 집적 회로(1215A-N)는 다른 컴포넌트와 함께 본 출원에 설명된 다양한 기능을 수행할 수 있다. 예를 들어, 집적 회로(1215A-N)는 공급 전압을 제공하도록 구성된 공급 전압 회로에 결합될 수 있다(예를 들어, 공급 전압 자체를 포함하는 것과 대조적으로). 또한, 본 출원에 설명된 기능은 다중 연결된 집적 회로에 의해 수행될 수 있다.
본 출원에서 사용되는, "…회로의 설계를 지정하는 회로 표현" 형태의 문구는 해당 회로가 충족되기 위해 해당 회로가 제조되어야 한다는 것을 의미하지 않는다. 오히려 이 문구는 회로 표현이 제조 시 표시된 동작을 수행하도록 구성되거나 지정된 컴포넌트를 포함하는 회로를 설명한다는 것을 나타낸다.
다양한 구현에서, 프로그램 지침은 본 출원에 설명된 방법 및/또는 메커니즘을 구현하는 데 사용된다. 예를 들어, 하드웨어의 동작이나 설계를 설명하는 프로그램 지침이 기록된다. 일 구현예에서, 그러한 프로그램 명령은 베릴로그(Verilog)와 같은 하드웨어 설계 언어(HDL)로 표현된다. 다양한 구현에서, 프로그램 명령은 다양한 비일시적 컴퓨터 판독가능 저장 매체 중 임의의 것에 저장된다. 저장 매체는 회로 제조, 프로그램 실행 또는 기타를 위해 컴퓨팅 시스템에 프로그램 지침을 제공하기 위해 사용하는 동안 컴퓨팅 시스템에 의해 액세스 가능하다. 일반적으로 말해서, 그러한 컴퓨팅 시스템은 적어도 하나 이상의 메모리 및 프로그램 지침을 실행하도록 구성된 하나 이상의 프로세서를 포함한다.
전술한 구현은 구현의 비제한적인 예일 뿐이라는 것이 강조되어야 한다. 상기 개시가 충분히 이해되면 수많은 변형 및 수정이 당업자에게 명백해질 것이다. 다음 청구범위는 그러한 모든 변형 및 수정을 포함하는 것으로 해석되어야 한다.

Claims (20)

  1. 회로에 있어서,
    하나 이상의 비교기;
    제어 로직으로서, 상기 제어 로직은,
    제1 공급 전압 레일(supply voltage rail)을 수신하고, 상기 제1 공급 전압 레일은 적어도 프로세서에 대한 공급 전압 레일이며;
    상기 제1 공급 전압 레일의 전압과 하나 이상의 임계 전압을 비교한 것에 기초하여 상기 하나 이상의 비교기에 의해 생성된 하나 이상의 비교 신호를 수신하고;
    상기 하나 이상의 비교 신호에 기초하여 제2 공급 전압 레일의 전압 레벨을 결정하기 위한 전압 기준 선택 신호를 포함하는 하나 이상의 모드 제어 신호를 생성하도록 구성된, 상기 제어 로직; 및
    전력단 회로부(power stage circuitry)로서, 상기 전력단 회로부는,
    상기 하나 이상의 모드 제어 신호를 수신하고;
    상기 제1 공급 전압 레일의 전압으로부터, 제2 공급 전압 레일의 전압을 생성하고, 상기 제2 공급 전압 레일의 전압 레벨은 상기 하나 이상의 모드 제어 신호에 기초하고, 상기 제2 공급 전압 레일의 전압 레벨은 상기 제1 공급 전압 레일의 전압 레벨보다 높거나 낮거나 같을 수 있고, 및
    상기 제2 공급 전압 레일로 메모리 디바이스를 포함하는 하나 이상의 디바이스에 전력을 공급하도록 구성된, 상기 전력단 회로부를 포함하는, 회로.
  2. 제1항에 있어서,
    상기 하나 이상의 모드 제어 신호는 하나 이상의 모드 표시자 및 바이패스 인에이블 표시자를 포함하는, 회로.
  3. 제1항에 있어서,
    상기 제어 로직은 상기 하나 이상의 비교 신호에 기초하여 감압 모드(step-down mode), 승압 모드(step-up mode) 또는 바이패스 모드(bypass mode) 중 하나를 선택하도록 구성되고, 상기 제2 공급 전압 레일의 전압 레벨이 상기 제1 공급 전압 레일의 전압 레벨보다 더 작은 동적 범위를 갖게 되도록, 상기 전력단 회로부는 상기 제어 로직에 의한 선택에 기초하여 상기 감압 모드, 승압 모드 또는 바이패스 모드에서 동작하도록 구성된, 회로.
  4. 제1항에 있어서,
    상기 제2 공급 전압 레일은 제1 모드에서 상기 제1 공급 전압 레일보다 크고, 상기 제2 공급 전압 레일은 제2 모드에서 상기 제1 공급 전압 레일보다 작은, 회로.
  5. 제1항에 있어서,
    상기 전압 기준 선택 신호는 타겟 레귤레이션된 전압을 결정하기 위한 임계값을 판별하는, 회로.
  6. 제1항에 있어서,
    상기 전력단 회로부는, 승압 모드에 응답하여 제1 공급 전압 레일의 전압 레벨보다 높게 제2 공급 전압 레일의 전압 레벨을 생성하도록 구성되는, 회로.
  7. 제1항에 있어서,
    상기 전력단 회로부는, 감압 모드에 응답하여 제1 공급 전압 레일의 전압 레벨보다 낮게 제2 공급 전압 레일의 전압 레벨을 생성하도록 구성되는, 회로.
  8. 방법에 있어서,
    제1 공급 전압 레일을 수신하는 단계, 상기 제1 공급 전압 레일은 적어도 프로세서에 대한 공급 전압 레일이며;
    상기 제1 공급 전압 레일의 전압과 하나 이상의 임계 전압을 비교한 것에 기초하여 하나 이상의 비교기에 의해 생성된 하나 이상의 비교 신호를 수신하는 단계;
    상기 하나 이상의 비교 신호에 기초하여 제2 공급 전압 레일의 전압 레벨을 결정하기 위한 전압 기준 선택 신호를 포함하는 하나 이상의 모드 제어 신호를 생성하는 단계;
    상기 제1 공급 전압 레일의 전압으로부터, 제2 공급 전압 레일의 전압을 생성하는 단계로서, 상기 제2 공급 전압 레일의 전압 레벨은 상기 하나 이상의 모드 제어 신호에 기초하고, 상기 제2 공급 전압 레일의 전압 레벨은 상기 제1 공급 전압 레일의 전압 레벨보다 높거나, 낮거나 같을 수 있는, 상기 제2 공급 전압 레일을 생성하는 단계, 및
    상기 제2 공급 전압 레일로 메모리 디바이스를 포함하는 하나 이상의 디바이스에 전력을 공급하는 단계를 포함하는, 방법.
  9. 제8항에 있어서,
    상기 하나 이상의 모드 제어 신호는 하나 이상의 모드 표시자 및 바이패스 인에이블 표시자를 포함하는, 방법.
  10. 제8항에 있어서,
    제어 로직에 의해, 상기 하나 이상의 비교 신호에 기초하여 감압 모드, 승압 모드 또는 바이패스 모드를 선택하는 단계; 및
    상기 제2 공급 전압 레일의 전압 레벨이 상기 제1 공급 전압 레일의 전압 레벨보다 더 작은 동적 범위를 갖게 되도록, 상기 제어 로직에 의한 선택에 기초하여 감압 모드, 승압 모드 또는 바이패스 모드에서 전력단 회로부를 동작시키는 단계를 포함하는, 방법.
  11. 제8항에 있어서,
    상기 제2 공급 전압 레일은 제1 모드에서 상기 제1 공급 전압 레일보다 크고, 상기 제2 공급 전압 레일은 제2 모드에서 상기 제1 공급 전압 레일보다 작은, 방법.
  12. 제8항에 있어서,
    상기 전압 기준 선택 신호는 타겟 레귤레이션된 전압을 결정하기 위한 임계값을 판별하는, 방법.
  13. 제8항에 있어서,
    승압 모드에 응답하여 제1 공급 전압 레일의 전압 레벨보다 높게 제2 공급 전압 레일의 전압 레벨을 생성하는 단계를 더 포함하는, 방법.
  14. 제8항에 있어서,
    감압 모드에 응답하여 제1 공급 전압 레일의 전압 레벨보다 낮게 제2 공급 전압 레일의 전압 레벨을 생성하는 단계를 더 포함하는, 방법.
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