CN109597455A - 一种数字低压差稳压器 - Google Patents

Abstract

本发明涉及一种数字低压差稳压器，包括：输入端；输出端；电压比较模块，电连接至输出端，用于将输出端的输出电压与基准电压进行比较，并输出比较信号；移位寄存器组，电连接电压比较模块，用于接收比较信号，并根据比较信号调节移位寄存器组中每一列位的移动方向；PMOSFET阵列组，电连接移位寄存器组，用于根据移位寄存器组中每一列位的移动方向导通PMOSFET阵列中晶体管，并得到输出电压；辅助模拟调节电路，分别电连接电压输入端、移位寄存器组、电压输出端、PMOSFET阵列组，及负载，用于负载发生变化时对输出电压进行调整。本发明的数字低压差稳压器，电容面积大幅度减小，电路更加简单，且当负载瞬变时的响应速度更快、造成的下冲电压更小。

Description

一种数字低压差稳压器

技术领域

本发明一种低压差稳压器，更具体地说，涉及一种可消除片外电容可降低下冲电压的具有快速瞬态响应的数字低压差稳压器。

背景技术

随着特征尺寸日益缩小、集成密度不断提高，集成电路对电源电压的要求越来越苛刻，因此电源管理技术受到设计者的广泛关注。低压差稳压器(LDO)作为核心的电源管理模块，一直以来都是集成电路设计领域的研究热点。

随着集成电路规模的不断扩大，如今使用单片LDO很难满足片上系统(SOC)对电源的需求，因此通常采用片上集成的阵列LDO为SOC芯片供电。为了提高电路效率，兼顾不同模块对电源电压的不同需求，在现代电源管理技术中，将电路分为不同的电压域。先利用DC/DC开关稳压器将外部输入的电源电压降至不同的合理数值，再使用阵列LDO进行精确控制。由于电路功耗与电源电压存在着直接关系，低功耗的数字电路在接近晶体管阈值的超低电源电压下工作。

对于传统的低压差稳压器(LDO)，由于其具有响应速度快、输出纹波小、占用芯片面积小等特点，因此被广泛地应用在各种电子设备中。然而由于传统的模拟LDO主要由一个误差放大器和功率晶体管组成，当电源电压下降至近阈值电压水平时，模拟误差放大器没有足够的电压余量使功率晶体管导通，并且在低压条件下，模拟LDO的环路增益下降，动态范围降低，并且工艺迁移性差。因此，近些年来，数字低压差稳压器(DLDO)由于其良好的工艺可迁移性和低电压工作能力而备受关注并且逐渐被大家认可。

然而在不断的研究中，发现数字低压差稳压器(DLDO)也存在一些缺陷，比如，有些数字低压差稳压器由于移位寄存器在每个时钟周期只改变一位温度计码，因此对负载变化的快速响应需要非常高的时钟频率，从而造成功耗按比例增加；并且需要较大的片外负载电容来处理负载瞬变，存在响应速度、输出精度、功耗和面积的折中，为了提高响应速度必须牺牲功耗和面积，难以达到应用要求。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种可消除片外电容可降低下冲电压的具有快速瞬态响应的数字低压差稳压器。本发明要解决的技术问题通过以下技术方案实现：

一种数字低压差稳压器，包括：

电压输入端(V_in)；

电压输出端(V_out)；

电压比较模块，电连接至所述电压输出端(V_out)，用于将所述电压输出端(V_out)的输出电压与基准电压进行比较，并输出比较信号；

移位寄存器组，电连接所述电压比较模块，用于接收所述比较信号，并根据所述比较信号调节移位寄存器组中每一列位的移动方向；

PMOSFET阵列组，电连接所述移位寄存器组，用于根据所述移位寄存器组中每一列位的移动方向导通所述PMOSFET阵列中晶体管以调整所述输出电压；

辅助模拟调节电路，分别电连接所述电压输入端(V_in)、所述移位寄存器组、所述电压输出端(V_out)、所述PMOSFET阵列组，及负载；用于负载发生变化时对输出电压进行调整。

作为本发明的一个实施例，所述电压比较模块包括：电压比较器、比较控制器、计数器、第一选择器、第二选择器、逻辑门和基准电压模块，其中，

所述电压比较器的第一输入端电连接至所述输出端(V_out)，其第二输入端电连接至所述基准电压模块，其输出端电连接至所述移位寄存器组；

所述比较控制器的第一输入端电连接至所述输出端(V_out)，其第二输入端电连接至所述基准电压模块，其第三输入端电连接时钟信号端(CLK)，其输出端电连接至所述计数器的输入端；

所述计数器的输入端电连接至所述比较控制器的输出端，其输出端电连接至所述第一选择器的选择信号端；

所述第一选择器的第一输入端电连接至所述电压比较器的时钟信号端(CLK)，其第二输入端电连接至接地端，其输出端电连接至所述移位寄存器组；

所述第二选择器的第一输入端电连接至所述时钟信号端(CLK)，其第二输入端电连接接地端，其输出端电连接至所述移位寄存器组；

所述逻辑门的第一输入端电连接至所述比较控制器的输出端，其第二输入端电连接至所述移位寄存器组，其输出端电连接至所述第二选择器的选择信号端。

作为本发明的一个实施例，所述移位寄存器组包括：第一移位寄存器、第二移位寄存器和第三移位寄存器，其中，

所述第一移位寄存器的第一输入端电连接至所述电压比较器的输出端，其第二输入端电连接至所述第一选择器的输出端，其第一输出端电连接至所述逻辑门的第二输入端，其第二输出端电连接至所述PMOSFET组阵列；

所述第二移位寄存器的第一输入端电连接至所述电压比较器的输出端，其第二输入端电连接至所述第二选择器的输出端，其第一输出端电连接至所述第三移位寄存器的第二输入端，其第二输出端电连接至所述PMOSFET阵列组；

所述第三移位寄存器的第一输入端电连接至所述电压比较器的输出端，其第二输入端电连接至所述第二移位寄存器的第二输出端，其输出端分别电连接至所述PMOSFET阵列组和所述辅助模拟调节电路。

作为本发明的一个实施例，所述第一移位寄存器、所述第二移位寄存器、所述第三移位寄存器的位宽不同。

作为本发明的一个实施例，所述PMOSFET阵列组包括第一PMOSFET阵列、第二PMOSFET阵列、第三PMOSFET阵列和第四PMOSFET阵列；其中，

所述第一PMOSFET阵列的第一传输端电连接至所述电压输入端(V_in)，其控制端电连接至所述第一移位寄存器的第二输出端，其第二传输端电连接至所述电压输出端(V_out)；

所述第二PMOSFET阵列的第一传输端电连接至所述电压输入端(V_in)，其控制端电连接至所述第二移位寄存器的第二输出端，其输出端电连接至所述输出端(V_out)；

所述第二PMOSFET阵列的第一输入端电连接至所述电压输入端(V_in)，其第二输入端电连接至所述第二移位寄存器的第二输出端，其输出端电连接至所述电压输出端(V_out)；

所述第三PMOSFET阵列的第一输入端电连接至所述电压输入端(V_in)，其第二输入端电连接至所述第三移位寄存器的输出端，其输出端电连接至所述电压输出端(V_out)；

所述第四PMOSFET阵列的第一输入端电连接至所述电压输入端(V_in)，其第二输入端电连接至所述辅助模拟调节电路的输出端，其输出端电连接至所述电压输出端(V_out)。

作为本发明的一个实施例，所述第一PMOSFET阵列、所述第二PMOSFET阵列、所述第三PMOSFET阵列和所述第四PMOSFET阵列中PMOSFET的尺寸不同。

作为本发明的一个实施例，所述辅助模拟调节电路包括下冲检测电路和与门电路，其中，

所述下冲检测电路的输入端电连接至所述电压输入端(V_in)，其输出端电连接至所述与门电路的第二输入端和所述电压输出端(V_out)；

所述与门电路的第一输入端电连接至所述第三移位寄存器的输出端，其第二输入端电连接至所述下冲检测电路的输出端，其输出端电连接至所述第四PMOSFET阵列的第一输入端。

作为本发明的一个实施例，所述下冲检测电路包括CMOS反相器、电阻R和电容C，其中，

所述CMOS反相器的输入端电连接至所述电压输入端(V_in)，其输出端电连接至所述电阻R的输入端；所述CMOS反相器的栅极和漏极连接；

所述电阻R的输入端电连接至所述CMOS反相器的控制端，其输出端电连接至所述电容C的输入端；

所述电容C的输入端电连接至所述电阻R的输出端，其输出端电连接至所述电压输出端(V_out)；

所述电阻R和电容C之间的节点电连接至所述与门电路的第二输入端。

与现有技术相比，本发明的有益效果：

1.本发明的数字低压差稳压器，其模拟辅助调节环路在负载瞬变为轻负载(电阻)时，直接使最大尺寸的四个PMOS由截止状态变为导通状态，可以直接补偿较大的电流，不需要调节导通的晶体管的电流大小，因而可以打破有效跨导和开启的PMOS管数目之间的关系，增强辅助环路的有效性，使负载瞬变时的响应速度更快、造成的下冲电压更小。

2.本发明的数字低压差稳压器，由于当输入电压低于逻辑门限值时，与门的输出被拉低，所以只需要较小的耦合电容，就可以检测到输出电压的下冲，并迅速地将与门的输出拉低使得相对应的PMOS管导通从而补偿负载电流、调整输出电压；本发明用到的片内耦合电容只需要20pF，相对于现有数字低压差稳压器中用到的片内耦合电容，电容面积大幅度减小。

3.本发明的数字低压差稳压器，由于模拟辅助调节环路只包括一个下冲检测器和四个与门，其中下冲检测器只包括一个PMOS、一个NMOS以及一个电阻一个电容，相对于现有数字低压差稳压器用到的多个反相器阵列，降低了电路的复杂性和面积。

附图说明

图1为本发明实施例提供的一种数字低压差稳压器的原理示意图；

图2为本发明实施例提供的一种电压比较模块的电路结构示意图；

图3为本发明实施例提供的一种移位寄存器组的电路结构示意图；

图4为本发明实施例提供的一种PMOSFET阵列组的电路结构示意图；

图5为本发明实施例提供的一种辅助模拟调节电路的电路结构示意图；

图6为本发明实施例提供的一种数字低压差稳压器的结构示意图；

图7为本发明实施例提供的一种比较控制器的电路结构示意图；

图8为本发明实施例提供的一种数字低压差稳压器的粗调环路、细调环路和模拟辅助调节环路的示意图；

图9为本发明实施例提供的当三个移位寄存器的位数相同时的输出电压的示意图；

图10为本发明实施例提供的当三个移位寄存器的位数不同时的输出电压的一种示意图；

图11为本发明实施例提供的当三个移位寄存器的位数不同时的输出电压的另一种示意图；

图12为本发明实施例提供的一种数字低压差稳压器的瞬态仿真结果图；

图13为本发明实施例提供的一种数字低压差稳压器的模拟辅助调节环路工作示意图；

图14为本发明实施例提供的一种数字低压差稳压器的有模拟辅助调节环路与没有模拟辅助环路，产生的下冲对比图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

实施例1：

请参见图1，图1为本发明实施例的数字低压差稳压器的框图，本实施例的数字低压差稳压器包括：电压输入端Vin；电压输出端Vout；电压比较模块，电连接至电压输出端Vout，用于将电压输出端Vout的输出电压与基准电压进行比较，并输出比较信号；移位寄存器组，电连接电压比较模块，用于接收比较信号，并根据比较信号调节移位寄存器组中每一列位的移动方向；PMOSFET阵列组，电连接移位寄存器组，用于根据移位寄存器组中每一列位的移动方向导通PMOSFET阵列中晶体管，并得到输出电压；辅助模拟调节电路，电连接电压输入端Vin，电连接移位寄存器组的输出端，电连接电压输出端Vout，电连接PMOSFET阵列组，用于负载发生变化时减小输出电压的下冲幅度。

请参见图2，为本发明实施例提供的一种电压比较模块的电路结构示意图；本实施例的电压比较模块包括：电压比较器、比较控制器、计数器、第一选择器、第二选择器、逻辑门和基准电压模块，其中，电压比较器的第一输入端电连接至电压输出端Vout，其第二输入端电连接至基准电压模块，其输出端电连接至移位寄存器组的输入端；比较控制器的第一输入端电连接至电压输出端Vout，其第二输入端电连接至基准电压模块，其第三输入端电连接时钟信号端CLK，其输出端电连接至计数器的输入端；计数器的输入端电连接至比较控制器的输出端，其输出端电连接至第一选择器的选择信号端；第一选择器的第一输入端1电连接至电压比较器的时钟信号端，其第二输入端0接地，其输出端电连接至移位寄存器组的输入端；第二选择器的第一输入端电连接至时钟信号端CLK，其第二输入端0接地，其输出端电连接至移位寄存器组的输入端；逻辑门的第一输入端电连接至比较控制器的输出端，其第二输入端电连接至移位寄存器组的输入端，其输出端电连接至第二选择器的信号输入端。

请参见图3，图3为本发明实施例提供的一种移位寄存器组的电路结构示意图；移位寄存器组包括：第一移位寄存器、第二移位寄存器和第三移位寄存器，其中，第一移位寄存器的第一输入端电连接至电压比较器的输出端，其第二输入端电连接至第一选择器的输出端，其第一输出端电连接至逻辑门的第二输入端，其第二输出端电连接至PMOSFET组阵列的输入端；第二移位寄存器的第一输入端电连接至电压比较器的输出端，其第二输入端电连接至第二选择器的输出端，其第一输出端电连接至第三移位寄存器的第二输入端，其第二输出端电连接至PMOSFET阵列组的输入端；第三移位寄存器的第一输入端电连接至电压比较器的输出端，其第二输入端电连接至第二移位寄存器的第二输出端，其输出端电连接至PMOSFET阵列组的输入端和辅助模拟调节电路的输入端。

需要说明的是，本实施例中，第一移位寄存器、第二移位寄存器、第三移位寄存器的位宽不同。根据不同的位宽，第一移位寄存器、第二移位寄存器、第三移位寄存器分别可以命名为低级移位寄存器、中级移位寄存器和高级移位寄存器。

请参见图4，图4为本发明实施例提供的一种PMOSFET阵列组的电路结构示意图；本实施例的PMOSFET阵列组包括第一PMOSFET阵列、第二PMOSFET阵列、第三PMOSFET阵列和第四PMOSFET阵列，其中，第一PMOSFET阵列的第一输入端电连接至电压输入端Vin，其第二输入端电连接至第一移位寄存器的第二输出端，其输出端电连接至电压输出端Vout；第二PMOSFET阵列的第一输入端电连接至电压输入端Vin，其第二输入端电连接至第二移位寄存器的第二输出端，其输出端电连接至电压输出端Vout；第三PMOSFET阵列的第一输入端电连接至电压输入端Vin，其第二输入端电连接至第三移位寄存器的输出端，其输出端电连接至电压输出端Vout；第四PMOSFET阵列的第一输入端电连接至电压输入端Vin，其第二输入端电连接至辅助模拟调节电路的输出端，其输出端电连接至电压输出端Vout。

需要说明的是，第一PMOSFET阵列、第二PMOSFET阵列、第三PMOSFET阵列和第四PMOSFET阵列的尺寸不同。其中，第一PMOSFET阵列为最小尺寸的PMOSFET阵列，第二PMOSFET阵列为中等尺寸的PMOSFET阵列，第三PMOSFET阵列和第四PMOSFET阵列为最大尺寸的PMOSFET阵列。

请参见图5，图5为本发明实施例提供的一种辅助模拟调节电路的电路结构示意图；本实施例的辅助模拟调节电路包括下冲检测电路和与门电路，其中，下冲检测电路的输入端电连接至电压输入端Vin，其输出端电连接至与门电路的第二输入端和电压输出端Vout；与门电路的第一输入端电连接至第三移位寄存器的输出端，其第二输入端电连接至下冲检测电路的输出端，其输出端电连接至第四PMOSFET阵列的第一输入端。

具体地，下冲检测电路包括CMOS反相器、电阻R和电容C，其中，CMOS反相器的输入端电连接至电压输入端Vin，其输出端电连接至电阻R的输入端；CMOS反相器的栅极和漏极连接；电阻R的输入端电连接至CMOS反相器的控制端，其输出端电连接至电容C的输入端；电容C的输入端电连接至电阻R的输出端，其输出端电连接至电压输出端Vout；电阻R和电容C之间的节点电连接至与门电路的第二输入端。

本发明的数字低压差稳压器，相对于现有数字低压差稳压器电容面积大幅度减小，电路更加简单，且当负载瞬变时的响应速度更快、造成的下冲电压更小。

实施例2：

在实施例1的基础上，对本发明提供的数字低压差稳压器进行详细说明。

请参见图6，图6为本发明实施例提供的一种数字低压差稳压器的电路结构示意图，本实施例的数字低压差稳压器包括一个电压比较器、一个比较控制器、一个计数器、两个二选一选择器、一个逻辑门、三个不同位宽的双向移位寄存器、三个不同尺寸的PMOSFET阵列和一个模拟辅助调节环路。

电压比较器比较输出电压VOUT与基准电压VREF的大小，从而决定双向寄存器是向左移动还是向右移动，当VOUT<VREF时，电压比较器输出“0”，在时钟上升沿到来之后，移位寄存器中每一位向右移动，同时从最左端移入一位“0”信号，以增加PMOSFET阵列中晶体管导通数目；反之，当VOUT>VREF时，电压比较器输出“1”，在时钟上升沿到来之后，移位寄存器中每一位向左移动，同时从最右端移入一位“1”信号，以减少PMOSFET阵列中晶体管导通数目。

请参见图7，为本发明实施例提供的一种比较控制器的电路结构示意图；比较控制器包括两个电压比较器和一个异或门非门，比较控制器的作用是判断V_OUT是否在V_REFH和V_REFL构成的区间范围内，当V_OUT<V_REFL或V_OUT>V_REFH时，说明V_OUT偏离基准点压V_REF比较远，死区比较器的输出C_en粗调使能信号有效拉高，变为“1”，启动中级移位寄存器；当调节到V_REFL<V_OUT<V_REFH时，说明V_OUT离基准电压V_REF比较接近了，死区比较器的输出C_en粗调使能信号变为无效拉低，变为“0”，这时C_en输入到计数器使计数器的输出：细调使能信号拉高，从而启动细调移位寄存器进行精细调节。

也就是说，电压比较器的输出决定移位寄存器移动的方向；死区比较器的输出决定是开启粗调环路还是开启细调环路。

需要说明的是，本实施例中粗条环路是由比较控制器、逻辑门、电压比较器、中级移位寄存器、高级移位寄存器、中等尺寸的PMOSFET阵列和大尺寸的PMOSFET阵列中第三PMOSFET阵列和负载电路构成的环路；细调环路是由电压比较器、比较控制器、计数器、低级移位寄存器、小尺寸的PMOSFET阵列和负载电路构成的环路。

计数器用于控制低级移位寄存器调节的时间，当细调使能信号被置为“1”时，启动低级移位寄存器，并且计数器开始计数，当计数至若干个周期数之后，将细调使能信号置为“0”，关闭低级移位寄存器，并且将计数器进行复位。这里具体需要计数多少个周期，取决于细调环路进行调节时，V_OUT和V_REF之间的偏差是否足够小了。因为数字LDO是一个阶梯状调节的过程，其量化精度有限，当V_OUT与V_REF很接近时，低级移位寄存器将不断的左移、右移，于是有一个小尺寸PMOS管会重复打开、关闭，导致数字LDO输出电压VOUT产生纹波，发生极限环振荡。例如下图所示情况。很据本发明的仿真实验结果，大概经过32个时钟周期的细调，VOUT就会很接近V_REF，之后有一个小尺寸PMOS管会重复打开又关闭；为了避免一直振荡产生纹波的现象，这时将细调使能信号置为“0”，关闭低级移位寄存器，同时还能减小功耗。

请参见图8，图8为本发明实施例提供的一种数字低压差稳压器的粗调环路、细调环路和模拟辅助调节环路的示意图；双向移位寄存器组包括三级不同位宽的串行输入并行输出的双向移位寄存器，其中低级移位寄存器单独构成细调环路，中级和高级移位寄存器共同构成粗调环路。双向移位寄存器组通过输出的温度计码相对应地控制PMOSFET阵列中晶体管的导通数目。其中，低级移位寄存器输出的温度计码包含八位，每一位控制最小尺寸的PMOSFET阵列的一个对应的晶体管的导通或截止；中级移位寄存器输出的温度计码包含四位，每一位控制中等尺寸的PMOSFET阵列的一个对应的晶体管的导通或截止；高级移位寄存器输出的温度计码包含十六位，每一位控制最大尺寸的PMOSFET阵列的一个对应的晶体管的导通或截止。低级移位寄存器输出的温度计码为全0或全1时，分别向中级移位寄存器进位或退位，中级移位寄存器输出的温度计码为全0或全1时，分别向高级移位寄存器进位或退位。LSR(低级移位寄存器)输出的温度计码包含8位，每一位分别连接到最小尺寸的PMOSFET阵列对应的晶体管；MSR(中级移位寄存器)输出的温度计码包含4位，每一位分别连接到中等尺寸的PMOSFET阵列对应的晶体管；HSR(高级移位寄存器)输出的温度计码包含16位，低12位每一位分别连接到最大尺寸的PMOSFET阵列对应的晶体管，高4位每一位分别连接到二输入与门的一个输入端，与门的另一个输入端连接到电阻R与电容C之间，与门的输出端连接到最大尺寸的晶体管。最小尺寸、中等尺寸和最大尺寸的晶体管的宽长比为1：16：64。

需要说明的是，低级移位寄存器输出的温度计码包含八位，中级移位寄存器输出的温度计码包含四位，高级移位寄存器输出的温度计码包含十六位，这样设计的目的在于：如果位数均设置为8位，虽然仅使用了24位的移位寄存器就实现了512位的分辨率，但在进/退位时输出电压V_OUT可能会出现较大的毛刺；如图9所示，如果中位移位寄存器M和高位移位寄存器H都取8位，当从中位m(t)向高位h(t)进位时，由于反相器尺寸不匹配产生的延时导致输出控制字coarse(t)出现7倍的向下毛刺；而如果选择4位和16位，输出控制字coarse(t)只会出现3倍的向下毛刺，如图10所示。更进一步，如果进位时中位移位寄存器m(t)不清零，而是从4变为3，这样只会出现1倍的向下毛刺，并且输出控制字coarse(t)的爬升速度更快，如图11所示。

PMOSFET阵列包括三组具有不同尺寸的PMOSFET阵列。用于为负载提供不同精度的电流并调节输出电压，中等尺寸和最大尺寸的PMOSFET阵列用于提供大电流并快速地将输出电压调节至基准电压附近，最小尺寸的PMOSFET阵列用于提供小电流并精确地将输出电压调节至基准电压大小。

需要说明的是，把最大尺寸的PMOS分成两部分12和4，主要是考虑到：在设计时最大尺寸的PMOS管的数目是留有余量的，比如说：本设计可提供的负载电流在一个范围之内，当电路只需要一个较小的电流轻负载时，最大尺寸的PMOSFET阵列中的高几位是关闭的，当负载电流突然变大时，如果由移位寄存器来控制，得经过多个时钟周期才能将高几位的PMOS管打开。所以设计中将最高的4位PMOS与辅助调节环路相连，是为了当下冲发生时由轻负载变为大负载的情况，即负载电流由小变大，通过这个环路直接开启大尺寸PMOS管从而快速地补偿电流。具体设计成4位是因为考虑到本设计在保证较好的稳压效果的前提下最大能承受从2mA瞬变到14mA，从仿真结果来看，4个PMOS管比1、2、3个PMOS管明显有更好的补偿效果，而更多的PMOS管5、6…个电流补偿效果增加的不明显，反而每增加一位，就要多增加一个大尺寸与门，实验证明，连接成4位综合效果最佳。

模拟辅助调节电路包括下冲检测电路和与门电路，且下冲检测电路、与门电路和最大尺寸的第四PMOSFET阵列构成辅助模拟环路。由于数字LDO的电压差较小，输出电压V_OUT的过冲幅度不会很大，因此只需要设计合适结构的下冲检测器即可。其中，下冲检测电路由输入端与输出端短接的反相器和RC耦合网络组成，CMOS反相器的逻辑门限电压V_LTH由PMOS和NMOS之间的宽长比以及电源电压V_DD决定，调整NMOS和PMOS的尺寸，使得V_LTH接近于1/2V_DD，反相器的输入端与输出端短接，输出连接电阻R，电阻R与电容C串联，电容C连接到DLDO的输出电压V_OUT。R和C之间的节点连接至二输入与门的一个输入端，与门的另一个输入端连接高级移位寄存器的输出端。为了保证辅助环路的有效性，运用四个二输入与门，一个输入端连接R与C之间的节点，另一个输入端连接高级移位寄存器的输出的最高四位，其输出端连接到最大尺寸的PMOSFET阵列的四个晶体管。模拟辅助调节环路用于当数字低压差稳压器的负载发生变化并引起输出电压发生下冲时，下冲检测器中的RC耦合网络将输出电压的变化耦合到电阻和电容中间的节点，使得该结点电压低于逻辑门限值，从而将与门的输出迅速拉低至低电平，于是在数字环路响应之前，与四个二输入与门分别连接的最大尺寸的PMOSFET阵列中的四个晶体管就能导通，并及时产生电流，减小输出电压的下冲幅度，同时减小响应时间。

之所以需要设计模拟辅助环路，是因为当负载电阻由大变小时，由于时钟频率FS和电压比较模块以及移位寄存器组模块的逻辑延迟这两个限制，数字环路不能立即响应去调节PMOSFET阵列里的晶体管导通数目。所以在这段延迟时间内，晶体管提供的电流没变，但是负载电阻已经变小了，所以输出电压就会减小，低于基准电压的部分就是“下冲电压”。因为基准电压亦即电路稳定时的V_OUT是550mV，如果负载电阻变得非常小，电压最低可降至0，电压差可达550mV，输出电压V_OUT的下冲幅度会很大。因此必须采取措施降低下冲电压的幅度。而辅助模拟调节环路的作用就是在数字环路的延迟时间内就及时响应使4个PMOS管导通，及时增大电流，使电压不至于下降太多。

本发明的数字低压差稳压器工作过程如下：

第一，初始状态下，三个双向移位寄存器各位均置“1”，四个PMOSFET阵列中的晶体管全部截止；

第二，电路启动后，比较控制器判断输出电压的值低于基准电压V_refL，于是启动中级移位寄存器进行粗调，由于输出电压低于基准电压V_ref，电压比较器输出“0”，移位寄存器右移，同时从最左端移入一位“0”信号，当中级移位寄存器输出的温度计码为全0时，MSR输出的“进退位信号”变为“1”，从而启动HSR，使得HSR右移一位并从最左端移入一位“0”；如此循环下去直至输出电压的值到达电压V_REFL和V_REFH之间，则进入第三步。

第三，低级移位寄存器启动进行细调，中级、高级移位寄存器只接收低级移位寄存器输出的进位信号。与粗调模式相似，LSR输出的温度计码为全0时，向中级移位寄存器进位；MSR输出的温度计码为全0时，向高级移位寄存器进位。并且计数器开始计数，当计满一定个周期数后，输出电压趋于稳定时，关闭LSR以节省功耗并且消除纹波。

第四，当负载瞬间变大时，首先模拟辅助调节电路发挥作用。由于输出电压产生一个下冲，在HSR的高四位的输出变为“0”之前，R和C中间节点电压被拉低到逻辑门限值以下，从而与门的输出被瞬间拉低，从而使和与门连接的PMOS管导通，使负载电流迅速增加，从而输出电压逐渐恢复到正常值。

请参见图12，图12为本发明实施例提供的一种数字低压差稳压器的瞬态仿真结果图；该仿真实验是在V_IN＝0.6V，V_OUT＝0.55V，ΔI_LDO＝11mA的条件下进行，输出电压仅产生83mV下冲，说明本发明的数字低压差稳压器具有较小的下冲电压。

请参见图13，图13为本发明实施例提供的一种数字低压差稳压器的模拟辅助调节环路工作示意图；图中可以看出，在横坐标处的箭头之后，数字环路才开始相应，而在数字环路相应之前，模拟辅助环路已将与门的输出拉低。

请参见图14，图14为本发明实施例提供的一种数字低压差稳压器的有模拟辅助调节环路与没有模拟辅助环路，产生的下冲对比图；图中明显可以看出，有模拟辅助环路的数字低压差稳压器产生更小的下冲电压。

本发明的数字低压差稳压器，其模拟辅助调节环路在负载瞬变为轻负载(电阻)时，直接使最大尺寸的四个PMOS由截止状态变为导通状态，可以直接补偿较大的电流，不需要调节导通的晶体管的电流大小，因而可以打破有效跨导和开启的PMOS管数目之间的关系，增强辅助环路的有效性，使负载瞬变时的响应速度更快、造成的下冲电压更小。本发明的数字低压差稳压器，由于当输入电压低于逻辑门限值时，与门的输出被拉低，所以只需要较小的耦合电容，就可以检测到输出电压的下冲，并迅速地将与门的输出拉低使得相对应的PMOS管导通从而补偿负载电流、调整输出电压；本发明用到的片内耦合电容只需要20pF，相对于现有数字低压差稳压器中用到的片内耦合电容，电容面积大幅度减小。本发明的数字低压差稳压器，由于模拟辅助调节环路只包括一个下冲检测器和四个与门，其中下冲检测器只包括一个PMOS、一个NMOS以及一个电阻一个电容，相对于现有数字低压差稳压器用到的多个反相器阵列，降低了电路的复杂性和面积。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (8)

1.一种数字低压差稳压器，其特征在于，包括：

电压输入端(V_in)；

电压输出端(V_out)；

电压比较模块，电连接至所述电压输出端(V_out)，用于将所述电压输出端(V_out)的输出电压与基准电压进行比较，并输出比较信号；

移位寄存器组，电连接所述电压比较模块，用于接收所述比较信号，并根据所述比较信号调节移位寄存器组中每一列位的移动方向；

PMOSFET阵列组，电连接所述移位寄存器组，用于根据所述移位寄存器组中每一列位的移动方向导通所述PMOSFET阵列中晶体管以调整所述输出电压；

辅助模拟调节电路，分别电连接所述电压输入端(V_in)、所述移位寄存器组、所述电压输出端(V_out)、所述PMOSFET阵列组，及负载；用于负载发生变化时对输出电压进行调整。

2.根据权利要求1所述的数字低压差稳压器，其特征在于，所述电压比较模块包括：电压比较器、比较控制器、计数器、第一选择器、第二选择器、逻辑门和基准电压模块，其中，

所述电压比较器的第一输入端电连接至所述输出端(V_out)，其第二输入端电连接至所述基准电压模块，其输出端电连接至所述移位寄存器组；

所述比较控制器的第一输入端电连接至所述输出端(V_out)，其第二输入端电连接至所述基准电压模块，其第三输入端电连接时钟信号端(CLK)，其输出端电连接至所述计数器的输入端；

所述计数器的输入端电连接至所述比较控制器的输出端，其输出端电连接至所述第一选择器的选择信号端；

所述第一选择器的第一输入端电连接至所述时钟信号端(CLK)，其第二输入端电连接至接地端，其输出端电连接至所述移位寄存器组；

所述第二选择器的第一输入端电连接至所述时钟信号端(CLK)，其第二输入端电连接接地端，其输出端电连接至所述移位寄存器组；

所述逻辑门的第一输入端电连接至所述比较控制器的输出端，其第二输入端电连接至所述移位寄存器组，其输出端电连接至所述第二选择器的选择信号端。

3.根据权利要求2所述的数字低压差稳压器，其特征在于，所述移位寄存器组包括：第一移位寄存器、第二移位寄存器和第三移位寄存器，其中，

所述第一移位寄存器的第一输入端电连接至所述电压比较器的输出端，其第二输入端电连接至所述第一选择器的输出端，其第一输出端电连接至所述逻辑门的第二输入端，其第二输出端电连接至所述PMOSFET组阵列；

所述第二移位寄存器的第一输入端电连接至所述电压比较器的输出端，其第二输入端电连接至所述第二选择器的输出端，其第一输出端电连接至所述第三移位寄存器的第二输入端，其第二输出端电连接至所述PMOSFET阵列组；

所述第三移位寄存器的第一输入端电连接至所述电压比较器的输出端，其第二输入端电连接至所述第二移位寄存器的第二输出端，其输出端分别电连接至所述PMOSFET阵列组和所述辅助模拟调节电路。

4.根据权利要求3所述的数字低压差稳压器，其特征在于，所述第一移位寄存器、所述第二移位寄存器、所述第三移位寄存器的位宽不同。

5.根据权利要求4所述的数字低压差稳压器，其特征在于，所述PMOSFET阵列组包括第一PMOSFET阵列、第二PMOSFET阵列、第三PMOSFET阵列和第四PMOSFET阵列；其中，

所述第一PMOSFET阵列的第一传输端电连接至所述电压输入端(V_in)，其控制端电连接至所述第一移位寄存器的第二输出端，其第二传输端电连接至所述电压输出端(V_out)；

所述第二PMOSFET阵列的第一传输端电连接至所述电压输入端(V_in)，其控制端电连接至所述第二移位寄存器的第二输出端，其输出端电连接至所述电压输出端(V_out)；

所述第三PMOSFET阵列的第一输入端电连接至所述电压输入端(V_in)，其第二输入端电连接至所述第三移位寄存器的输出端，其输出端电连接至所述电压输出端(V_out)；

所述第四PMOSFET阵列的第一输入端电连接至所述电压输入端(V_in)，其第二输入端电连接至所述辅助模拟调节电路的输出端，其输出端电连接至所述电压输出端(V_out)。

6.根据权利要求5所述的数字低压差稳压器，其特征在于，所述第一PMOSFET阵列、所述第二PMOSFET阵列、所述第三PMOSFET阵列和所述第四PMOSFET阵列中PMOSFET的尺寸不同。

7.根据权利要求6所述的数字低压差稳压器，其特征在于，所述辅助模拟调节电路包括下冲检测电路和与门电路，其中，

所述下冲检测电路的输入端电连接至所述电压输入端(V_in)，其输出端电连接至所述与门电路的第二输入端和所述电压输出端(V_out)；

所述与门电路的第一输入端电连接至所述第三移位寄存器的输出端，其第二输入端电连接至所述下冲检测电路的输出端，其输出端电连接至所述第四PMOSFET阵列的第一输入端。

8.根据权利要求7所述的数字低压差稳压器，其特征在于，所述下冲检测电路包括CMOS反相器、电阻R和电容C，其中，

所述CMOS反相器的输入端电连接至所述电压输入端(V_in)，其输出端电连接至所述电阻R的输入端；所述CMOS反相器的栅极和漏极连接；

所述电阻R的输入端电连接至所述CMOS反相器的控制端，其输出端电连接至所述电容C的输入端；

所述电容C的输入端电连接至所述电阻R的输出端，其输出端电连接至所述电压输出端(V_out)；

所述电阻R和电容C之间的节点电连接至所述与门电路的第二输入端。