CN114253331B - 一种瞬态增强的数字ldo电路 - Google Patents

Abstract

本发明公开的瞬态增强的数字LDO电路包括比较器阵列、逻辑控制器、功率输出级和补偿电路，比较器阵列包括并联的第一比较器、第二比较器和第三比较器，逻辑控制器包括移位寄存器和二分法控制器，功率输出级包括PMOS开关阵列和缓冲器阵列，PMOS开关阵列由并联的N个PMOS开关组成，缓冲器阵列由并联的N个缓冲器组成，补偿电路包括N个并联的NMOS开关和N个并联的补偿电容；本发明采用分段二分法作为电路的核心控制方案，以减小瞬态调整步数，缩短瞬态响应时间；同时采用有源模拟反馈的方式，实现负载电流的快速补偿，避免输出电压的二次俯冲，降低输出电压的俯冲幅值。

Description

一种瞬态增强的数字LDO电路

技术领域

本发明涉及集成电路电源管理技术领域，具体是一种瞬态增强的数字LDO电路。

背景技术

电源管理芯片是片上系统(System-on-Chip，SoC)不可或缺的部分，其主要作用是为片上不同功能模块提供差异化的直流稳态电压。随着SoC芯片内部工作频率增加，电源模块瞬态响应需求也越来越高。

低压差线性稳压器(Low Dropout Regulator,LDO)作为电源管理芯片的一种，已广泛应用于各类便携式电子产品中。传统的模拟LDOs可以实现快速瞬态响应和高电源抑制比，但在低电压工作环境下，模拟LDO误差放大器的增益带宽性能急剧恶化，已经无法满足低压设计需求。数字LDO是当前研究热点，它采用电压量化器，将参考电压和输出电压之间的电压误差量化为成比例的数字信号，并通过该信号控制功率开关阵列的导通数目，从而稳定输出电压。

瞬态恢复时间与瞬态电压是数字LDO的两个重要性能指标，代表了LDO在负载突变下的响应特性。其中，瞬态恢复时间取决于功率管控制方式与时钟频率。传统数字LDO采用单步线性调整方式，即每个时钟频率下仅增减一个功率管。为实现快速响应速度，就得采用高频时钟信号。瞬态电压主要取决于负载电容与负载突变量。当负载电流短时间内急剧增加(减小)时，功率管往往无法及时响应，造成负载电容电荷的瞬间泄放(增加)，引起输出电压的俯冲(过冲)。俯冲和过冲都极易导致后级逻辑电路的误触发。增加负载电容是一种抑制瞬态电压变化的有效方式，但大容值负载电容并不适用于片上集成，而片外电容又将造成整个电路面积开销。如何缩短瞬态恢复时间，降低瞬态电压幅值，是全集成数字LDO设计的难点。

发明内容

本发明所要解决的技术问题是，针对现有技术的不足，提供一种瞬态增强的数字LDO电路，通过分段二分控制方案减少瞬态调整步数，缩短数字LDO电路的瞬态响应时间；同时采用有源模拟反馈的方式，实现负载电流的快速补偿，避免输出电压的二次俯冲，降低输出电压的俯冲幅值。

本发明解决上述技术问题所采用的技术方案为：一种瞬态增强的数字LDO电路，包括比较器阵列、逻辑控制器、功率输出级和补偿电路；

所述的比较器阵列包括并联的第一比较器、第二比较器和第三比较器，所述的第一比较器的正输入端与LDO电路的输出电压连接，所述的第一比较器的负输入端与第一参考电压连接，所述的第一比较器的时钟端与采样时钟连接；所述的第二比较器的正输入端与所述的输出电压连接，所述的第二比较器的负输入端与第二参考电压连接，所述的第二比较器的时钟端与所述的采样时钟连接；所述的第三比较器的正输入端与所述的输出电压连接，所述的第三比较器的负输入端与第三参考电压连接，所述的第三比较器的时钟端与所述的采样时钟连接；所述的比较器阵列将参考电压和输出电压的误差量化为数字信号，实现数字LDO电路输出电压的控制；

所述的逻辑控制器包括移位寄存器和二分法控制器，所述的第一比较器、第二比较器和第三比较器的输出信号分别接入所述的移位寄存器的输入端，所述的移位寄存器的一个输出端与所述的二分法控制器的输入端连接，所述的二分法控制器的输出端与所述的功率输出级的信号输入端连接，所述的移位寄存器的另一个输出端与所述的补偿电路的输入端连接；所述的逻辑控制器的输出控制信号的控制位为N位，N为大于1的整数；所述的逻辑控制器通过分段二分法调整，控制PMOS开关的导通数目；

所述的功率输出级包括PMOS开关阵列和缓冲器阵列，所述的PMOS开关阵列由并联的N个PMOS开关组成，所述的缓冲器阵列由并联的N个缓冲器组成，所述的补偿电路包括N个并联的NMOS开关和N个并联的补偿电容；所述的N个PMOS开关的源端分别与LDO电路的输入电压连接，所述的N个PMOS开关的漏端分别与所述的输出电压连接，所述的N个缓冲器的电源端分别与所述的输入电压连接，每个所述的缓冲器的信号输入端接入所述的二分法控制器的一个输出信号，每个所述的缓冲器的信号输出端与一个所述的PMOS开关的栅端连接，每个所述的缓冲器的接地信号端与一个所述的NMOS开关的漏端连接，每个所述的NMOS开关的漏端与一个所述的补偿电容的上极板连接，每个所述的NMOS开关的栅端接入所述的移位寄存器的一个输出信号，每个所述的NMOS开关的源端接地，每个所述的补偿电容的下极板与所述的输出电压连接，所述的输出电压与接地的负载连接；所述的功率输出级与所述的补偿电路构成一个有源模拟反馈回路，在负载发生变化时，所述的功率输出级向该有源模拟反馈回路迅速提供负载电流，以降低输出电压的俯冲幅值，并将输出电压调整稳定在额定电压附近；

数字LDO电路正常工作时，逻辑控制器仅有n位控制信号处于激活状态，n为小于N的整数，其余位控制信号均处于高电平关断状态；将第一比较器、第二比较器、第三比较器的阈值电压分别记为V_H、V_M、V_L，将数字LDO电路的输出电压记为V_OUT；当数字LDO电路工作在稳态模式，V_L<V_OUT<V_H，每个时钟周期内，n位控制信号的最低有效位进行加减操作，输出电压V_OUT的波动幅值为最低有效位对应的PMOS开关所产生的电压幅值；

当负载突变，输出电压V_OUT将大幅波动，造成V_OUT>V_H或V_OUT<V_L，数字LDO电路进入瞬态调整模式，第一比较器或第三比较器向逻辑控制器发出信号，逻辑控制器开启分段二分法调整：当V_OUT>V_H，第一比较器向逻辑控制器发出右移n位控制位的信号，大幅度减少PMOS开关的导通数目，直至V_OUT<V_H，移位操作结束，进入二分执行阶段；当V_OUT<V_L，第三比较器向逻辑控制器发出左移n位控制位的信号，大幅度增加PMOS开关的导通数目，直至V_OUT>V_L，移位操作结束，进入二分执行阶段；在二分执行阶段，当V_OUT<V_M，第二比较器向逻辑控制器发出信号，小幅度增加PMOS开关的导通数目；当V_OUT>V_M，第二比较器向逻辑控制器发出信号，小幅度减小PMOS开关的导通数目。

本发明瞬态增强的数字LDO电路包括比较器阵列、逻辑控制器、功率输出级和补偿电路，工作过程中，当比较器阵列检测到负载跳变导致输出电压大幅度波动时，功率输出级与补偿电路构成的有源模拟反馈回路将输出电压的波动直接耦合至缓冲器的接地信号端后反馈至PMOS开关的栅极，造成PMOS开关的栅端电压随之降低，以提供瞬间补偿电流，再由逻辑控制器通过分段二分法调整，使输出电压快速恢复至额定电压附近，同时为避免输出电压二次俯冲，NMOS开关在输出电压处于稳定状态时保持断开状态，直至PMOS开关阵列开始执行瞬态补偿，NMOS开关才逐步开启。

与现有技术相比，本发明具有如下优点：

(1)本发明采用分段二分法作为电路的核心控制方案，在负载发生突变后，逻辑控制器可控制当前导通的PMOS开关的数目加倍或减半，快速确定当前负载范围，之后进行精细的二分调整，具有调整步数少、瞬态响应时间短的优点；

(2)本发明采用功率输出级与补偿电路构成的有源模拟反馈回路，将输出电压的波动直接耦合至缓冲器的接地信号端后反馈至PMOS开关的栅极，实现负载电流的快速补偿，也避免了输出电压的二次俯冲造成的输出电压波动，降低了输出电压的俯冲幅值。

附图说明

图1为实施例中瞬态增强的数字LDO电路的结构示意图；

图2为实施例中分段式二分调整的流程示意图；

图3为本实施例中数字LDO电路的负载瞬态响应特性曲线；

图4为本实施例中数字LDO电路与无补偿电路的LDO电路的俯冲效果对比图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例的瞬态增强的数字LDO电路，如图1所示，包括比较器阵列、逻辑控制器、功率输出级和补偿电路。

比较器阵列包括并联的第一比较器、第二比较器和第三比较器，第一比较器的正输入端与LDO电路的输出电压V_OUT连接，第一比较器的负输入端与第一参考电压V_H连接，第一比较器的时钟端与采样时钟CLK连接；第二比较器的正输入端与输出电压V_OUT连接，第二比较器的负输入端与第二参考电压V_M连接，第二比较器的时钟端与采样时钟CLK连接；第三比较器的正输入端与输出电压V_OUT连接，第三比较器的负输入端与第三参考电压V_L连接，第三比较器的时钟端与采样时钟CLK连接；比较器阵列将参考电压V_H、V_M、V_L和输出电压V_OUT的误差量化为数字信号，实现数字LDO电路输出电压的控制。

逻辑控制器包括移位寄存器和二分法控制器，本实施例中，二分法控制器采用现有技术，第一比较器、第二比较器和第三比较器的输出信号分别接入移位寄存器的输入端，移位寄存器的一个输出端Y[11:0]与二分法控制器的输入端连接，二分法控制器的输出端G[11:0]与功率输出级的信号输入端连接，移位寄存器的另一个输出端P[11:0]与补偿电路的输入端连接；逻辑控制器的输出控制信号的控制位为12位；逻辑控制器通过分段二分法调整，控制PMOS开关的导通数目。

功率输出级包括PMOS开关阵列和缓冲器阵列，PMOS开关阵列由并联的12个PMOS开关组成，缓冲器阵列由并联的12个缓冲器组成，补偿电路包括12个并联的NMOS开关和12个并联的补偿电容C_i，i＝0,1,2…11；12个PMOS开关的源端分别与LDO电路的输入电压V_IN连接，12个PMOS开关的漏端分别与输出电压V_OUT连接，12个缓冲器的电源端分别与输入电压V_IN连接，每个缓冲器的信号输入端接入二分法控制器的一个输出信号，每个缓冲器的信号输出端与一个PMOS开关的栅端连接，每个缓冲器的接地信号端与一个NMOS开关的漏端连接，每个NMOS开关的漏端与一个补偿电容C_i的上极板连接，每个NMOS开关的栅端接入移位寄存器的一个输出信号，每个NMOS开关的源端接地，每个补偿电容C_i的下极板与输出电压V_OUT连接，输出电压V_OUT与接地的负载连接；功率输出级与补偿电路构成一个有源模拟反馈回路，在负载发生变化时，功率输出级向该有源模拟反馈回路迅速提供负载电流，以降低输出电压的俯冲幅值，并将输出电压调整稳定在额定电压附近。

数字LDO电路正常工作时，逻辑控制器仅有n位控制信号处于激活状态，n为小于12的整数，其余位控制信号均处于高电平关断状态；当数字LDO电路工作在稳态模式，V_L<V_OUT<V_H，每个时钟周期内，n位控制信号的最低有效位进行加减操作，输出电压V_OUT的波动幅值为最低有效位对应的PMOS开关所产生的电压幅值。

数字LDO电路工作过程中，比较器阵列检测输出电压V_OUT相对于参考电压的波动情况：若输出电压V_L<V_OUT<V_H，比较器阵列的输出信号HML为1X0，表示数字LDO处于稳态模式，其中X表示该数值为不定态，即0或1均有可能，逻辑控制器根据比较器阵列的输出信号控制PMOS开关的导通数目，实现导通的PMOS开关数量的增减；若输出电压V_OUT>V_H或V_OUT<V_L，比较器阵列的输出信号HML为000或111，此刻逻辑控制器的分段二分法触发，快速改变PMOS开关的导通数目，实现输出电压V_OUT的稳定。

逻辑控制器采用分段二分法控制PMOS开关的导通数目。逻辑控制器在第一阶段的移位执行操作中确定当前的负载范围，之后在第二阶段的二分执行操作中进行精细的二分调整，促使输出电压V_OUT快速地恢复至额定电压附近，实现数字LDO电路的快速瞬态响应与俯冲电压优化。

二分法控制器的输出信号G[11:0]具有12位逻辑，控制12组PMOS开关阵列，总数为2⁰+2¹+2²+2³+…+2^12-1≈2¹²个PMOS开关进行状态切换。具体操作流程如下：当数字LDO电路处于稳定状态时，其中的6个控制位G[5+x：x]进行最低有效位的加减操作；若V_OUT>V_M,最低有效位x减1，否则x加1，以控制相应的PMOS开关，其他控制位均处于高位关断状态，输出电压V_OUT处于额定电压附近。

当负载突变，数字LDO电路进入瞬态调整模式。此刻，第一步，6个控制位将首先进行左右移位操作。假设初始阶段，G[8:3]这6个控制信号处于有效模式；若V_OUT>V_H，表示电路处于过冲状态，则将该6位控制位右移，以减小PMOS开关的导通数目，右移操作后G[7:2]这6位将处于激活状态；第二步，继续比较输出电压V_OUT与第一参考电压V_H的大小，若V_OUT>V_H，将该6位控制位继续右移，并再次比较输出电压V_OUT与第一参考电压V_H的大小；若右移操作后，V_OUT<V_H，则移位操作结束，进入二分执行阶段。在第一步的操作过程中，若V_OUT<V_L，表示电路处于俯冲状态，将该6位控制位左移，以增大PMOS开关的导通数目，左移操作后G[9:4]这6位将处于激活状态；第二步，继续比较输出电压V_OUT与第三参考电压V_L的大小，若V_OUT<V_L，将6位控制位继续左移，并再次比较输出电压V_OUT与第三参考电压V_L的大小；若左移操作后，V_OUT>V_L，则移位操作结束，进入二分执行阶段。

二分执行阶段的二分执行操作将对上述的6位信号进行更加精细调节，以实现输出电压V_OUT的稳定。具体流程如下：设初始阶段PMOS开关的导通数目为K，步数因子i＝0，二分阶段PMOS开关每次调整的数目M＝Y/2ⁱ，其中Y＝2^x+2^x+1+2^x+2+2^x+3+2^x+4+2^x+5。比较输出电压V_OUT与第二参考电压V_M的大小，若V_OUT<V_M，将PMOS开关的导通数目增加M，否则将PMOS开关的导通数目减少M；第二步，执行i＝i+1；第三步，比较输出电压V_OUT与第二参考电压V_M的大小，若V_OUT<V_M，将PMOS开关的数目再增加M，否则将PMOS开关管的数目再减少M；重复上述第二步操作，直至i＝5，二分执行操作结束，电路进入稳态模式。

上述分段式二分调整的流程示意图如图2所示。

本实施例中对数字LDO的瞬态响应进行优化，以降低输出电压V_OUT的俯冲幅值。具体流程如下：当数字LDO处于稳态模式，补偿电路的所有NMOS开关均处于断开状态，呈现高阻抗特性；当LDO刚进入瞬态调节模式，NMOS开关继续保持断开状态，避免补偿电路的输出信号V_i上升造成PMOS开关阵列的补偿电流的降低与输出电压V_OUT的二次俯冲；当PMOS开关阵列开始移位操作，NMOS开关逐步开启；NMOS开关的开启状态取决于移位寄存器的输出信号，若移位寄存器的某个输出信号改变，则接入该输出信号的NMOS开关导通；在LDO电路恢复稳态模式后，所有NMOS开关再次全部断开。

本实施例中数字LDO电路的负载瞬态响应特性曲线如图3所示。该数字LDO电路的稳定输出电压V_OUT为0.55V，当负载电流以1ns边沿时间在5mA～20mA之间跳变时，输出电压V_OUT的俯冲电压与过冲电压分别为95mV与39mV，最大恢复时间为206nS。

带有补偿电路的本实施例中数字LDO电路与无补偿电路的LDO电路的俯冲效果对比图如图4所示。可以发现无补偿电路的数字LDO电路的俯冲电压达到了342mV，增加补偿电路后，整个数字LDO电路的输出俯冲电压仅为95mV，显著改善了输出电压V_OUT的俯冲现象。

Claims (1)

1.一种瞬态增强的数字LDO电路，其特征在于，包括比较器阵列、逻辑控制器、功率输出级和补偿电路；

所述的比较器阵列包括并联的第一比较器、第二比较器和第三比较器，所述的第一比较器的正输入端与LDO电路的输出电压连接，所述的第一比较器的负输入端与第一参考电压连接，所述的第一比较器的时钟端与采样时钟连接；所述的第二比较器的正输入端与所述的输出电压连接，所述的第二比较器的负输入端与第二参考电压连接，所述的第二比较器的时钟端与所述的采样时钟连接；所述的第三比较器的正输入端与所述的输出电压连接，所述的第三比较器的负输入端与第三参考电压连接，所述的第三比较器的时钟端与所述的采样时钟连接；所述的比较器阵列将参考电压和输出电压的误差量化为数字信号，实现数字LDO电路输出电压的控制；

所述的逻辑控制器包括移位寄存器和二分法控制器，所述的第一比较器、第二比较器和第三比较器的输出信号分别接入所述的移位寄存器的输入端，所述的移位寄存器的一个输出端与所述的二分法控制器的输入端连接，所述的二分法控制器的输出端与所述的功率输出级的信号输入端连接，所述的移位寄存器的另一个输出端与所述的补偿电路的输入端连接；所述的逻辑控制器的输出控制信号的控制位为N位，N为大于1的整数；所述的逻辑控制器通过分段二分法调整，控制PMOS开关的导通数目；

所述的功率输出级包括PMOS开关阵列和缓冲器阵列，所述的PMOS开关阵列由并联的N个PMOS开关组成，所述的缓冲器阵列由并联的N个缓冲器组成，所述的补偿电路包括N个并联的NMOS开关和N个并联的补偿电容；所述的N个PMOS开关的源端分别与LDO电路的输入电压连接，所述的N个PMOS开关的漏端分别与所述的输出电压连接，所述的N个缓冲器的电源端分别与所述的输入电压连接，每个所述的缓冲器的信号输入端接入所述的二分法控制器的一个输出信号，每个所述的缓冲器的信号输出端与一个所述的PMOS开关的栅端连接，每个所述的缓冲器的接地信号端与一个所述的NMOS开关的漏端连接，每个所述的NMOS开关的漏端与一个所述的补偿电容的上极板连接，每个所述的NMOS开关的栅端接入所述的移位寄存器的一个输出信号，每个所述的NMOS开关的源端接地，每个所述的补偿电容的下极板与所述的输出电压连接，所述的输出电压与接地的负载连接；所述的功率输出级与所述的补偿电路构成一个有源模拟反馈回路，在负载发生变化时，所述的功率输出级向该有源模拟反馈回路迅速提供负载电流，以降低输出电压的俯冲幅值，并将输出电压调整稳定在额定电压附近；

数字LDO电路正常工作时，逻辑控制器仅有n位控制信号处于激活状态，n为小于N的整数，其余位控制信号均处于高电平关断状态；将第一比较器、第二比较器、第三比较器的阈值电压分别记为V_H、V_M、V_L，将数字LDO电路的输出电压记为V_OUT；当数字LDO电路工作在稳态模式，V_L<V_OUT<V_H，每个时钟周期内，n位控制信号的最低有效位进行加减操作，输出电压V_OUT的波动幅值为最低有效位对应的PMOS开关所产生的电压幅值；

当负载突变，输出电压V_OUT将大幅波动，造成V_OUT>V_H或V_OUT<V_L，数字LDO电路进入瞬态调整模式，第一比较器或第三比较器向逻辑控制器发出信号，逻辑控制器开启分段二分法调整：当V_OUT>V_H，第一比较器向逻辑控制器发出右移n位控制位的信号，大幅度减少PMOS开关的导通数目，直至V_OUT<V_H，移位操作结束，进入二分执行阶段；当V_OUT<V_L，第三比较器向逻辑控制器发出左移n位控制位的信号，大幅度增加PMOS开关的导通数目，直至V_OUT>V_L，移位操作结束，进入二分执行阶段；在二分执行阶段，当V_OUT<V_M，第二比较器向逻辑控制器发出信号，小幅度增加PMOS开关的导通数目；当V_OUT>V_M，第二比较器向逻辑控制器发出信号，小幅度减小PMOS开关的导通数目。

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