CN109765959B - 基于时间数字采样的低压差稳压电路 - Google Patents
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Abstract
本发明公开了基于时间数字采样的低压差稳压电路，该电路包括：时间数字转换单元、晶体管阵列和负载；本发明对模拟电压的采样原理进行改进，使用时间数字转换单元代替传统数字低压差稳压器的模拟电路部分，最大程度上避免了模拟电路对系统性能产生的影响。本发明采用时间数字转换单元代替传统数字低压差稳压器的模数转换器和桶形移位寄存器，能够有效减小系统中模拟电路所占比例，有助于减小电路所占面积，同时也可加快系统响应速度，降低功耗，提升稳压器性能。
Description
技术领域
本发明涉及一种基于时间数字转换的低压差稳压电路，属于直流稳压电源技术领域。
背景技术
随着集成电路的发展，电子设备的各个方面的性能都希望可以达到最优，这对电源电路的集成化、小型化及电源管理性能都提出了越来越高的要求，如何获得准确且稳定的电压正逐渐成为电路设计者最关心的问题之一。低压差稳压器作为一种常用的电源管理模块，能够有效降低电压的波动，在输入电压或负载发生变化时，确保输出电压维持在恒定水平。与传统线性稳压器相比，低压差稳压器可以获得与输入电压相近的输出电压，且自身功耗较低，有利于提高电源效率。同时，低压差稳压器具有成本低，噪音低，静态电流小等突出优点，因而取得了广泛应用。
传统的线性稳压器多利用模拟电路实现，即模拟低压差稳压器。它具有效率高、电源抑制比高、电压纹波小和响应速度快等诸多优势。然而，在低电压环境工作时，模拟低压差稳压器会出现带宽和增益降低的现象。随着集成电路技术的发展，电源电压持续减小，模拟低压差稳压器的性能将不断减弱。另一方面，将模拟电路集成在数字单元中具有一定难度，这限制了模拟低压差稳压器在数字负载中的应用。基于上述原因，数字低压差稳压器应运而生。作为一种新的稳压器解决方案，数字低压差稳压器的控制部分由数字电路来实现，便于集成在数字单元中。
目前数字低压差稳压器工作的基本原理是：输入一个基准电压(Vref)作为稳压器调节的目标电压，令其与稳压器的输出电压(Vout)进行比较，从而得到一个比较结果。将该比较结果作为输入与数字低压差稳压器的控制部分相连。控制部分的主要结构是一个桶形移位寄存器，可通过基准电压和输出电压的比较结果不同来控制移位的方向。控制部分并行输出多位信号，每一位信号均与一个PMOS晶体管的栅极相连，可通过改变PMOS晶体管阵列输入的“0”、“1”的位数来控制开启的晶体管数量，进而控制输出电流和调整输出电压。当输出电压大于基准电压时，比较结果输出为“1”，从而控制移位寄存器进行移位以减少输出“0”的位数，使得处于开启状态的晶体管数量随之减小，进而输出电流和输出电压降低，输出电压重新回到正常水平；当输出电压小于基准电压时，比较结果输出为“0”，从而控制移位寄存器向另一方向进行移位以增加输出“0”的位数，使得处于开启状态的晶体管数量随之增大，进而输出电流和输出电压升高，输出电压重新回到正常水平。
尽管数字低压差稳压器的控制部分采用数字形式，但减法器和模数转换器仍需要使用模拟电路来实现，这意味着整个电路中的模拟部分依然占有很大比重，难以有效减小电路尺寸。而移位寄存器的使用限制了电路的速度，使得系统对环境突变难以做出迅速响应。本发明在对信号的处理中引入时间维度，通过时间数字转换实现信号的采样与处理，能够替代移位寄存器的使用。本发明能够克服现有技术的不足，进一步改善低压差稳压器的性能。
发明内容
本发明对模拟电压的采样原理进行改进，使用时间数字转换单元代替传统数字低压差稳压器的模拟电路部分，最大程度上避免了模拟电路对系统性能产生的影响。
上述的目的通过以下的技术方案实现：
基于时间数字采样的低压差稳压电路，该电路包括：时间数字转换单元、晶体管阵列和负载；
所述的时间数字转换单元包含电容C，所述的电容C一端与单刀双掷开关S2的不动端相连，另一端与单刀双掷开关S1的不动端相连；
所述的单刀双掷开关S2的两端分别与输出电压Vout和共模电压Vcm相连，所述的单刀双掷开关S1的一端接入基准电压Vref，另一端与直流电流源I相连，所述的直流电流源I的另一端与电源VDD相连；
所述的单刀双掷开关S1的不动端与单刀双掷开关S3的一端相连，所述的单刀双掷开关S3的另外一端与电源地GND相连，所述的单刀双掷开关S3的不动端与所有的D触发器的时钟端相连，所述的D触发器FF1的输入端与缓冲器B1的输出端相连，所述的缓冲器B1的输入端与缓冲器B0的输出端相连，所述的缓冲器B0的输入端与开关S4相连，所述的开关S4另一端与电源VDD相连；所述的缓冲器B1的输出端与缓冲器B2相连，所述的缓冲器B2的输出端与缓冲器B3的输入端相连，以此类推，将n个缓冲器进行级联，所述的n个缓冲器的输出端分别与D触发器FF1、FF2、FF3及FFn的输入端相连，所述的n个D触发器与晶体管阵列相连；所述的晶体管阵列由n个PMOS晶体管组成，每一个晶体管的栅极分别与D触发器FF1、FF2、FF3及FFn的输出端相连，所述的n个晶体管的源极与输入电压Vin相连，漏极与输出电压Vout以及负载相连。
整个电路通过动态控制晶体管阵列中处于开启状态的晶体管数量，来改变电路输出电流，进而对输出电压进行调节。即当负载或输入电压等外部条件发生变化时，输出电压偏离基准电压时，可以在新的条件下，让输出电压能重新达到稳定状态，维持原有水平不变。
与现有技术相比较，本发明采用时间数字转换单元代替传统数字低压差稳压器的模数转换器和桶形移位寄存器，能够有效减小系统中模拟电路所占比例，有助于减小电路所占面积，同时也可加快系统响应速度，降低功耗，提升稳压器性能。
附图说明
图1是本发明的电路结构框图。
图2是本发明的电路原理结构图。
具体实施方式
以下结合附图1、2对本发明进行详细说明。
一种基于时间数字转换的低压差稳压电路，所述的单刀双掷开关S1、单刀双掷开关S2、单刀双掷开关S3与单刀单掷开关S4的开关状态之间应保持一定关联。在第一种状态下，所述的单刀双掷开关S1的动端与基准电压Vref相连，所述的单刀双掷开关S2的动端与输出电压Vout相连，所述的单刀双掷开关S3与电源地GND相连，所述的开关S4处于断开状态。在第二种状态下，所述的单刀双掷开关S1的动端与直流电流源I相连，所述的单刀双掷开关S2的动端与共模电压Vcm相连，所述的单刀双掷开关S3与单刀双掷开关S1的不动端相连，所述的开关S4处于闭合状态，电路工作时应以某一频率Fs在这两种状态之间不断切换。所述的直流电流源I的电流方向应从电源VDD流向电源S1的动端，所述的电容C应为非极性电容，其电容值应与直流电流源I的电流满足一定关系，确保直流电流源I为电容C充电的时间维持在合理水平。所述的共模电压Vcm为可使D触发器工作的最低电压与基准电压之间的电压差。
所述的n个缓冲器B1、B2及Bn完全相同，所述的n个D触发器FF1、FF2及FFn完全相同，同时在时钟上升沿触发。其数量与缓冲器数量一致，具体可根据对调节精度的不同要求进行设置；所述的D触发器阵列并行输出n位数字量，每一位输出分别与一个晶体管的栅极相连，所述的n个晶体管M1、M2、…、Mn完全相同，为PMOS晶体管，当PMOS管的输入为高电平时，晶体管处于关断状态，漏电流为0，当PMOS管的输入为低电平时，晶体管处于开启状态，漏电流为Id。
所述缓冲器分别由两个反相器构成，通过利用反相器的传输延时，从而达到用时间数字转换实现信号的采样与处理，如果电容的充电时间为T，每一组反相器的传输延时为td，则高电平在缓冲器阵列中传递到了第m个缓冲器，其中m＝[T/td]。
所述的缓冲器B0达到缓冲延时的目的，使得缓冲器B1到Bn可以选取更小的尺寸，使在提高T的同时，减小td。提高T就可以减小直流电流源I的目的，从而降低功耗。
本发明的基本工作原理是：当开关S1、S2、S3、S4处于第一状态时，基准电压Vref和输出电压Vout对电容C充电，电容C上的电压为Vref与Vout的差，即Vref-Vout；当开关S1、S2、S3、S4切换至第二状态的瞬间，电容C下极板与共模电压相连，上极板电压为Vref-Vout+Vcm，电流源I开始为电容C充电，同时缓冲器B1的输入端与电源VDD相连，高电平信号开始在缓冲器阵列中进行传递；当电容C的上极板电压被充电至D触发器工作的最低电压后，第二状态结束，此时高电平在缓冲器阵列中传递到了第m个缓冲器，与之对应的前m个D触发器输出高电平，而VDD产生的高电平信号尚未到达剩余缓冲器，与这一部分缓冲器对应的D触发器输出为低电平。当输出电压Vout高于基准电压Vref时，电容C被充电至D触发器工作的最低电压的所需时间增加，第二状态延后结束，VDD产生的高电平信号传输距离增长，输出高电平的D触发器数量增加，PMOS晶体管开启数量减少，输出电流减小，输出电压Vout减小；当输出电压Vout低于基准电压Vref时，电容C被充电至D触发器工作的最低电压的所需时间减少，第二状态提前结束，VDD产生的高电平信号传输距离减短，输出高电平的D触发器数量减少，PMOS晶体管开启数量增加，输出电流增加，输出电压Vout增大，最终实现稳压的目的。
当然，上述说明并非是对本发明的限制，本发明也并不仅限于上述举例，本技术领域的技术人员在本发明的实质范围内所做出的变化、改型、添加或替换，也应属于本发明的保护范围。
Claims (5)
1.基于时间数字采样的低压差稳压电路，其特征在于：该电路包括时间数字转换单元、晶体管阵列和负载；
所述的时间数字转换单元包含电容C，所述的电容C一端与单刀双掷开关S2的不动端相连，另一端与单刀双掷开关S1的不动端相连；
所述的单刀双掷开关S2的两端分别与输出电压Vout和共模电压Vcm相连，所述的单刀双掷开关S1的一端接入基准电压Vref，另一端与直流电流源I相连，所述的直流电流源I的另一端与电源VDD相连；
所述的单刀双掷开关S1的不动端与单刀双掷开关S3的一端相连，所述的单刀双掷开关S3的另外一端与电源地GND相连，所述的单刀双掷开关S3的不动端与所有的D触发器的时钟端相连，所述的D触发器FF1的输入端与缓冲器B1的输出端相连，所述的缓冲器B1的输入端与缓冲器B0的输出端相连，所述的缓冲器B0的输入端与开关S4相连，所述的开关S4另一端与电源VDD相连；所述的缓冲器B1的输出端与缓冲器B2相连，所述的缓冲器B2的输出端与缓冲器B3的输入端相连，以此类推，将n个缓冲器进行级联，所述的n个缓冲器的输出端分别与D触发器FF1、FF2、FF3及FFn的输入端相连，所述的n个D触发器与晶体管阵列相连；所述的晶体管阵列由n个PMOS晶体管组成，每一个晶体管的栅极分别与D触发器FF1、FF2、FF3及FFn的输出端相连，所述的n个晶体管的源极与输入电压Vin相连，漏极与输出电压Vout以及负载相连。
2.根据权利要求1所述的基于时间数字采样的低压差稳压电路，其特征在于：整个电路通过动态控制晶体管阵列中处于开启状态的晶体管数量，来改变电路输出电流，进而对输出电压进行调节；即当负载或输入电压外部条件发生变化时，输出电压偏离基准电压时，让输出电压能重新达到稳定状态，维持原有水平不变。
3.根据权利要求1所述的基于时间数字采样的低压差稳压电路，其特征在于：n个缓冲器B1、B2及Bn完全相同，所述的n个D触发器FF1、FF2及FFn完全相同，同时在时钟上升沿触发；其数量与缓冲器数量一致，具体根据对调节精度的不同要求进行设置；所述的D触发器阵列并行输出n位数字量，每一位输出分别与一个晶体管的栅极相连，所述的n个晶体管M1、M2、…、Mn完全相同，为PMOS晶体管，当PMOS管的输入为高电平时，晶体管处于关断状态，漏电流为0，当PMOS管的输入为低电平时，晶体管处于开启状态，漏电流为Id。
4.根据权利要求1所述的基于时间数字采样的低压差稳压电路，其特征在于：所述缓冲器分别由两个反相器构成，通过利用反相器的传输延时，从而达到用时间数字转换实现信号的采样与处理，如果电容的充电时间为T，每一组反相器的传输延时为td，则高电平在缓冲器阵列中传递到了第m个缓冲器，其中m＝[T/td]。
5.根据权利要求1所述的基于时间数字采样的低压差稳压电路，其特征在于：当开关S1、S2、S3、S4处于第一状态时，基准电压Vref和输出电压Vout对电容C充电，电容C上的电压为Vref与Vout的差，即Vref-Vout；当开关S1、S2、S3、S4切换至第二状态的瞬间，电容C下极板与共模电压相连，上极板电压为Vref-Vout+Vcm，电流源I开始为电容C充电，同时缓冲器B1的输入端与电源VDD相连，高电平信号开始在缓冲器阵列中进行传递；当电容C的上极板电压被充电至D触发器工作的最低电压后，第二状态结束，此时高电平在缓冲器阵列中传递到了第m个缓冲器，与之对应的前m个D触发器输出高电平，而VDD产生的高电平信号尚未到达剩余缓冲器，与这一部分缓冲器对应的D触发器输出为低电平；当输出电压Vout高于基准电压Vref时，电容C被充电至D触发器工作的最低电压的所需时间增加，第二状态延后结束，VDD产生的高电平信号传输距离增长，输出高电平的D触发器数量增加，PMOS晶体管开启数量减少，输出电流减小，输出电压Vout减小；当输出电压Vout低于基准电压Vref时，电容C被充电至D触发器工作的最低电压的所需时间减少，第二状态提前结束，VDD产生的高电平信号传输距离减短，输出高电平的D触发器数量减少，PMOS晶体管开启数量增加，输出电流增加，输出电压Vout增大，最终实现稳压的目的。
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