CN114977795A - 一种dc-dc变换器 - Google Patents

Abstract

本公开的实施例提供一种DC‑DC变换器。DC‑DC变换器包括：第一控制电路、第二控制电路、第一晶体管、第二晶体管、第一反相器、输出电容器、电感器、电流检测电路、以及状态判断电路。第一控制电路根据第一控制信号、时钟信号以及状态信号生成并输出第一触发信号。第二控制电路根据时钟信号、第一触发信号、状态信号以及第一电流指示信号生成并输出第一控制信号和第二控制信号。电流检测电路根据流过电感器的电感电流生成第一电流指示信号和第二电流指示信号。状态判断电路根据第一电流指示信号和第二电流指示信号生成状态信号，并从状态判断电路的输出端输出状态信号。第一控制信号的反相信号与第二控制信号用于交替开启第一晶体管和第二晶体管。

Description

一种DC-DC变换器

技术领域

本公开的实施例涉及集成电路技术领域，具体地，涉及一种DC-DC变换器。

背景技术

随着集成电路产业的飞速发展与模拟集成电路市场的日趋扩大，DC-DC变换器也得到了广泛的关注和快速发展。DC-DC变换器作为一种高效率的开关电源技术，具有动态响应快、控制简单、可直接控制输出电流等优点，具有广泛应用。现有的DC-DC变换器在轻载和重载的情况下，都可以保持稳定的输出。但是当占空比较小的情况下，负载由轻载转到重载时，电流上升时间短而下降时间长，传统DC-DC变换器不能有快速的反应，导致输出纹波过大。

发明内容

本文中描述的实施例提供了一种DC-DC变换器。

根据本公开的第一方面，提供了一种DC-DC变换器。DC-DC变换器包括：第一控制电路、第二控制电路、第一晶体管、第二晶体管、第一反相器、输出电容器、电感器、电流检测电路、以及状态判断电路。其中，第一控制电路被配置为根据第二控制电路输出的第一控制信号、来自时钟信号端的时钟信号、以及状态判断电路输出的状态信号生成第一触发信号，并从第一控制电路的输出端输出第一触发信号。第二控制电路被配置为根据时钟信号、第一触发信号、状态信号以及从电流检测电路的第一输出端输出的第一电流指示信号生成第一控制信号和第二控制信号，经由第二控制电路的第一输出端输出第一控制信号，以及经由第二控制电路的第二输出端输出第二控制信号。第一反相器的输入端耦接第二控制电路的第一输出端，第一反相器的输出端耦接第一晶体管的控制极，第一反相器被配置为生成第一控制信号的反相信号。第一晶体管的第一极耦接输出电压端，第一晶体管的第二极耦接第二晶体管的第二极和电感器的第一端。第二晶体管的控制极耦接第二控制电路的第二输出端，第二晶体管的第一极耦接第二电压端。电感器的第二端耦接输入电压端。输出电容器的第一端耦接输出电压端，输出电容器的第二端耦接第二电压端。电流检测电路被配置为根据流过电感器的电感电流生成第一电流指示信号和第二电流指示信号。状态判断电路被配置为根据第一电流指示信号和第二电流指示信号生成状态信号，并从状态判断电路的输出端输出状态信号。第一控制信号的反相信号与第二控制信号用于交替开启第一晶体管和第二晶体管。

在本公开的一些实施例中，在第一触发信号处于有效电平并且第一电流指示信号处于无效电平的情况下，第二控制信号处于有效电平。

在本公开的一些实施例中，第一控制电路包括：第一与非门、第二与非门、第三与非门、第二反相器、第三反相器、以及单稳态触发器。其中，第一与非门的第一输入端耦接第二控制电路的第一输出端。第一与非门的第二输入端耦接时钟信号端。第一与非门的输出端耦接第二与非门的第一输入端。第二与非门的第二输入端耦接第三与非门的输出端。第二与非门的输出端耦接第三与非门的第一输入端。第二反相器的输入端耦接状态判断电路的输出端。第二反相器的输出端耦接第三与非门的第二输入端。第三与非门的输出端耦接第三反相器的输入端。第三反相器的输出端耦接单稳态触发器的输入端。单稳态触发器的输出端耦接第一控制电路的输出端。

在本公开的一些实施例中，从第三反相器向单稳态触发器提供触发控制信号。在时钟信号处于有效电平且状态信号处于无效电平的情况下，触发控制信号处于第一电平。在状态信号处于有效电平的情况下，触发控制信号处于第二电平。单稳态触发器在触发控制信号的从第一电平变为第二电平的跳变沿处被触发以使得第一触发信号处于有效电平。

在本公开的一些实施例中，单稳态触发器可以是下降沿触发的单稳态触发器。

在本公开的一些实施例中，第二控制电路包括：第四与非门、第五与非门、第六与非门、第七与非门、第四反相器、第五反相器、以及第六反相器。其中，第四与非门的第一输入端耦接状态判断电路的输出端。第四与非门的第二输入端耦接时钟信号端。第四与非门的输出端耦接第五与非门的第一输入端。第五与非门的第二输入端耦接第一控制电路的输出端。第五与非门的输出端耦接第四反相器的输入端。第四反相器的输出端耦接第六与非门的第一输入端。第六与非门的第二输入端耦接第七与非门的输出端。第六与非门的输出端耦接第七与非门的第一输入端。第五反相器的输入端耦接电流检测电路的第一输出端。第五反相器的输出端耦接第七与非门的第二输入端。第七与非门的输出端耦接第六反相器的输入端和第一反相器的输入端。第六反相器的输出端耦接第二控制电路的第二输出端。

在本公开的另一些实施例中，第二控制电路包括：第四与非门、第五与非门、第六与非门、第七与非门、第四反相器、第五反相器、第六反相器、第七反相器、以及第八反相器。其中，第四与非门的第一输入端耦接状态判断电路的输出端。第四与非门的第二输入端耦接时钟信号端。第四与非门的输出端耦接第五与非门的第一输入端。第五与非门的第二输入端耦接第一控制电路的输出端。第五与非门的输出端耦接第四反相器的输入端。第四反相器的输出端耦接第六与非门的第一输入端。第六与非门的第二输入端耦接第七与非门的输出端。第六与非门的输出端耦接第七与非门的第一输入端。第五反相器的输入端耦接电流检测电路的第一输出端。第五反相器的输出端耦接第七与非门的第二输入端。第七与非门的输出端耦接第六反相器的输入端和第一反相器的输入端。第六反相器的输出端耦接第七反相器的输入端。第七反相器的输出端耦接第八反相器的输入端。第八反相器的输出端耦接第二控制电路的第二输出端。

在本公开的一些实施例中，在电感电流等于第一电流阈值的情况下，第一电流指示信号翻转为有效电平，第二电流指示信号翻转为无效电平。

在本公开的一些实施例中，在电感电流等于第二电流阈值的情况下，第一电流指示信号翻转为无效电平，第二电流指示信号翻转为有效电平。

第一电流阈值大于第二电流阈值。

在本公开的一些实施例中，第二电流阈值为0A。

在本公开的一些实施例中，在第二电流指示信号处于有效电平的情况下，状态信号处于无效电平。在第一电流指示信号处于有效电平的情况下，状态信号处于有效电平。

根据本公开的第二方面，提供了一种DC-DC变换器。DC-DC变换器包括：第一至第八反相器、第一至第七与非门、单稳态触发器、第一晶体管、第二晶体管、输出电容器、电感器、电流检测电路、以及状态判断电路。其中，电流检测电路被配置为根据流过电感器的电感电流生成第一电流指示信号和第二电流指示信号，从电流检测电路的第一输出端输出第一电流指示信号，并从电流检测电路的第二输出端输出第二电流指示信号。状态判断电路被配置为根据第一电流指示信号和第二电流指示信号生成状态信号，并从状态判断电路的输出端输出状态信号。第一与非门的第一输入端耦接第七与非门的输出端。第一与非门的第二输入端耦接时钟信号端。第一与非门的输出端耦接第二与非门的第一输入端。第二与非门的第二输入端耦接第三与非门的输出端。第二与非门的输出端耦接第三与非门的第一输入端。第二反相器的输入端耦接状态判断电路的输出端。第二反相器的输出端耦接第三与非门的第二输入端。第三与非门的输出端耦接第三反相器的输入端。第三反相器的输出端耦接单稳态触发器的输入端。单稳态触发器的输出端耦接第五与非门的第二输入端。第四与非门的第一输入端耦接状态判断电路的输出端。第四与非门的第二输入端耦接时钟信号端。第四与非门的输出端耦接第五与非门的第一输入端。第五与非门的输出端耦接第四反相器的输入端。第四反相器的输出端耦接第六与非门的第一输入端。第六与非门的第二输入端耦接第七与非门的输出端。第六与非门的输出端耦接第七与非门的第一输入端。第五反相器的输入端耦接电流检测电路的第一输出端。第五反相器的输出端耦接第七与非门的第二输入端。第七与非门的输出端耦接第六反相器的输入端和第一反相器的输入端。第六反相器的输出端耦接第七反相器的输入端。第七反相器的输出端耦接第八反相器的输入端。第八反相器的输出端耦接第二晶体管的控制极。第一反相器的输出端耦接第一晶体管的控制极。第一晶体管的第一极耦接输出电容器的第一端和输出电压端。第一晶体管的第二极耦接第二晶体管的第二极和电感器的第一端。输出电容器的第二端耦接第二电压端。第二晶体管的第一极耦接第二电压端。电感器的第一端耦接电流检测电路的输入端。电感器的第二端耦接输入电压端。

附图说明

为了更清楚地说明本公开的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本公开的一些实施例，而非对本公开的限制，其中：

图1是一种DC-DC变换器的示例性电路图；

图2是用于图1所示的DC-DC变换器的一些信号的时序图；

图3是根据本公开实施例的DC-DC变换器的示例性电路图；

图4是根据本公开实施例的第一控制电路的示例性电路图

图5是根据本公开实施例的第二控制电路的示例性电路图；

图6是根据本公开实施例的第二控制电路的另一示例性电路图；以及

图7是用于图3所示的DC-DC变换器的一些信号的时序图。

在附图中，最后两位数字相同的标记对应于相同的元素。需要注意的是，附图中的元素是示意性的，没有按比例绘制。

具体实施方式

为了使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本公开保护的范围。

除非另外定义，否则在此使用的所有术语(包括技术和科学术语)具有与本公开主题所属领域的技术人员所通常理解的相同含义。进一步将理解的是，诸如在通常使用的词典中定义的那些的术语应解释为具有与说明书上下文和相关技术中它们的含义一致的含义，并且将不以理想化或过于正式的形式来解释，除非在此另外明确定义。如在此所使用的，将两个或更多部分“连接”或“耦接”到一起的陈述应指这些部分直接结合到一起或通过一个或多个中间部件结合。

在本公开的所有实施例中，由于晶体管的源极和漏极(发射极和集电极)是对称的，并且N型晶体管和P型晶体管的源极和漏极(发射极和集电极)之间的导通电流方向相反，因此在本公开的实施例中，将晶体管的受控中间端称为控制极，将晶体管的其余两端分别称为第一极和第二极。本公开的实施例中所采用的晶体管主要是开关晶体管。另外，诸如“第一”和“第二”的术语仅用于将一个部件(或部件的一部分)与另一个部件(或部件的另一部分)区分开。

图1示出了一种DC-DC变换器100。在图1的示例中，向输入电压端Vin提供输入电压Vin。在第二晶体管Mn0开启而第一晶体管Mp0关断的情况下，电感器L处于储能状态，电感电流IL开始上升(该阶段称为电感电流IL的正半周期)。在第一晶体管Mp0开启而第二晶体管Mn0关断的情况下，电感器L处于放电状态，电感电流IL开始下降(该阶段称为电感电流IL的负半周期)。电流检测电路根据流过电感器L的电感电流IL生成第一电流指示信号Ntrip和第二电流指示信号Ptrip。第一电流指示信号Ntrip用于指示电感电流IL达到预定的电流阈值。第二电流指示信号Ptrip用于指示电感电流IL达到0A。状态判断电路根据第一电流指示信号Ntrip和第二电流指示信号Ptrip生成状态信号LLoad，并从状态判断电路的输出端输出状态信号LLoad。当第一电流指示信号Ntrip处于有效电平时，状态信号LLoad处于高电平。当第二电流指示信号Ptrip处于有效电平时，状态信号LLoad处于低电平。时钟产生电路生成具有固定频率的时钟信号CLK。逻辑模块根据状态信号LLoad和时钟信号CLK生成第一控制信号PON和第二控制信号NON。第一反相器IG1生成第一控制信号PON的反相信号PGATE。第一控制信号PON的反相信号PGATE控制第一晶体管Mp0的开启和关断。第二控制信号NON控制第二晶体管Mn0的开启和关断。电阻器Rload作为负载耦接到输出电压端Vout。输出电容器Cout的一端耦接输出电压端Vout，另一端接地。

图2示出了用于图1所示的DC-DC变换器100的一些信号的时序图。下面结合图2，对图1所示的DC-DC变换器100的工作过程进行介绍。

在第一时间点t1处，第一晶体管Mp0导通，第二晶体管Mn0截止，电感电流IL向输出电容器Cout充电，电感电流IL减小。但由于电感电流IL的大小不足以支持负载对输出电压Vout的消耗，输出电容器Cout放电，输出电压Vout开始减小。

在第二时间点t2处，电感电流IL为0A，电流检测电路生成的第二电流指示信号Ptrip处于有效电平以使得状态信号LLoad处于高电平。由于时钟信号CLK处于高电平且状态信号LLoad也处于高电平，逻辑模块输出的第一控制信号PON处于低电平且第二控制信号NON处于高电平。此时第一晶体管Mp0截止，第二晶体管Mn0导通。电感器L储能，流经电感器的电感电流IL增大。输出电容器Cout继续放电，输出电压端的输出电压Vout继续减小。

在第三时间点t3处，电感电流IL达到预定的电流阈值，电流检测电路生成的第一电流指示信号Ntrip处于有效电平以使得状态信号LLoad处于低电平。由于时钟信号CLK处于低电平且状态信号LLoad也处于低电平，逻辑模块输出的第一控制信号PON处于高电平且第二控制信号NON处于低电平。此时，第一晶体管Mp0导通，第二晶体管Mn0关断，流经电感器L的电感电流IL对输出电容器Cout进行充电，输出电压Vout增大。电感电流IL逐渐减小，当电感电流IL下降到第一时间点t1时的电感电流值时，输出电压Vout开始减小。

从第一时间点t1至第三时间点t3的时间段内，输出电压Vout的变化量为ΔVout1。

假设在第四时间点t4处负载增加，则输出电压Vout下降。电感电流IL在负半周期的斜率为K2＝(Vout-Vin)/L(其中，L表示电感器L的电感值)。由于输出电压Vout下降，电感电流IL在负半周期的斜率K2减小。换句话说，流经电感器L的电感电流IL从上述电流阈值下降到0A的用时变长。

由于时钟信号CLK具有固定频率，因此在时钟信号CLK再次处于高电平时，状态信号LLoad还处于低电平。这样，第二控制信号NON处于低电平，第二晶体管Mn0处于关断状态。在第五时间点t5处，电感电流IL达到0A。但由于时钟信号CLK处于低电平，电感电流IL会一直保持为0A。直到在第六时间点t6处，时钟信号CLK为高电平，第二晶体管Mn0开启，流经电感器L的电感电流IL开始增大。在负载增加之后输出电压Vout的最大变化量为ΔVout2。从图中可以看出ΔVout2>ΔVout1，导致输出电压Vout的纹波变大。这将影响DC-DC变换器的负载电路工作。在实际应用中，期望DC-DC变换器的输出电压Vout的纹波越小越好。

本公开的实施例提出了一种DC-DC变换器。图3示出了根据本公开实施例的DC-DC变换器300的示例性电路图。本公开DC-DC变换器包括：第一控制电路310、第二控制电路320、第一晶体管Mp0、第二晶体管Mn0、第一反相器IG1、输出电容器Cout、电感器L、电流检测电路330、以及状态判断电路340。在图3中还示出了负载电阻器Rload。在图3的示例中，第一晶体管Mp0为P型晶体管，第二晶体管Mn0为N型晶体管。

第一控制电路310可耦接第二控制电路320、时钟信号端CLK以及状态判断电路340。第一控制电路310被配置为根据第二控制电路320输出的第一控制信号PON、来自时钟信号端的时钟信号CLK、以及状态判断电路输出的状态信号LLoad生成第一触发信号out2，并从第一控制电路310的输出端输出第一触发信号out2。在本公开的一些实施例中，在时钟信号CLK的有效电平出现之后状态信号LLoad的有效电平再出现的情况下，第一控制电路310可输出处于有效电平的第一触发信号out2。

第二控制电路320可耦接时钟信号端CLK、第一控制电路310、电流检测电路330、状态判断电路340、第一反相器IG1、以及第二晶体管Mn0。第二控制电路320被配置为根据时钟信号CLK、第一触发信号out2、状态信号LLoad以及从电流检测电路的第一输出端输出的第一电流指示信号Ntrip生成第一控制信号PON和第二控制信号NON，经由第二控制电路320的第一输出端输出第一控制信号PON，以及经由第二控制电路320的第二输出端输出第二控制信号NON。

在本公开的一些实施例中，在第一触发信号out2处于有效电平并且第一电流指示信号Ntrip处于无效电平的情况下，第二控制信号NON处于有效电平。在第一触发信号out2处于无效电平的情况下：如果状态信号LLoad和时钟信号CLK中的一者处于无效电平且第一电流指示信号Ntrip处于有效电平，则第一控制信号PON处于有效电平，第二控制信号NON处于无效电平；如果状态信号LLoad和时钟信号CLK中的一者处于无效电平且第一电流指示信号Ntrip处于无效电平，则第一控制信号PON处于无效电平，第二控制信号NON处于有效电平；如果状态信号LLoad和时钟信号CLK都处于无效电平且第一电流指示信号Ntrip处于有效电平，则第一控制信号PON处于有效电平，第二控制信号NON处于无效电平；如果状态信号LLoad和时钟信号CLK都处于有效电平且第一电流指示信号Ntrip处于无效电平，则在第一控制信号PON处于无效电平，第二控制信号NON处于有效电平。

在图3的示例中，第一触发信号out2的有效电平可为低电平。除了第一触发信号out2之外的其他信号的有效电平可为高电平。

第一反相器IG1的输入端耦接第二控制电路320的第一输出端，输出端耦接第一晶体管Mp0的控制极。第一反相器IG1被配置为生成第一控制信号PON的反相信号。

第一晶体管Mp0的第一极耦接输出电压端Vout，第一晶体管Mp0的第二极耦接第二晶体管Mn0的第二极和电感器L的第一端。第二晶体管Mn0的控制极耦接第二控制电路320的第二输出端，第二晶体管Mn0的第一极耦接第二电压端V2。第一控制信号PON的反相信号PGATE与第二控制信号NON用于交替开启第一晶体管Mp0和第二晶体管Mn0。

电感器L的第二端耦接输入电压端Vin。输出电容器Cout的第一端耦接输出电压端Vout，输出电容器Cout的第二端耦接第二电压端V2。

电流检测电路330可耦接电感器L、状态判断电路340以及第二控制电路320。电流检测电路330被配置为根据流过电感器L的电感电流IL生成第一电流指示信号Ntrip和第二电流指示信号Ptrip。在本公开的一些实施例中，在电感电流IL等于第一电流阈值的情况下，第一电流指示信号Ntrip翻转为有效电平，第二电流指示信号Ptrip翻转为无效电平。在电感电流IL等于第二电流阈值的情况下，第一电流指示信号Ntrip翻转为无效电平，第二电流指示信号Ptrip翻转为有效电平。第一电流阈值大于第二电流阈值。在本公开的一些实施例中，第二电流阈值可为0A。

状态判断电路340可耦接电流检测电路330、第一控制电路310和第二控制电路320。状态判断电路340被配置为根据第一电流指示信号Ntrip和第二电流指示信号Ptrip生成状态信号LLoad，并从状态判断电路340的输出端输出状态信号LLoad。在本公开的一些实施例中，当第一电流指示信号Ntrip处于有效电平时，状态信号LLoad处于有效电平。当第二电流指示信号Ptrip处于有效电平时，状态信号LLoad处于无效电平。

在本公开的一些实施例中，第二电压端V2可以接地。

图4示出了根据本公开实施例的第一控制电路的示例性电路图。第一控制电路310包括：第一与非门G1、第二与非门G2、第三与非门G3、第二反相器IG2、第三反相器IG3、以及单稳态触发器311。其中，第一与非门G1的第一输入端耦接第二控制电路320的第一输出端。第一与非门G1的第二输入端耦接时钟信号端CLK。第一与非门G1的输出端耦接第二与非门G2的第一输入端。第二与非门G2的第二输入端耦接第三与非门G3的输出端。第二与非门G2的输出端耦接第三与非门G3的第一输入端。第二反相器IG2的输入端耦接状态判断电路的输出端LLoad。第二反相器IG2的输出端耦接第三与非门G3的第二输入端。第三与非门G3的输出端耦接第三反相器IG3的输入端。第三反相器IG3的输出端耦接单稳态触发器311的输入端。单稳态触发器311的输出端耦接第一控制电路310的输出端。

在上下文中，第三反相器IG3的输出信号被称为触发控制信号out1。在时钟信号CLK和第一控制信号PON中的一者处于有效电平且状态信号LLoad处于无效电平的情况下，触发控制信号out1处于第一电平(例如高电平)。在状态信号LLoad处于有效电平的情况下，触发控制信号out1处于第二电平(例如低电平)。单稳态触发器331在触发控制信号out1的从第一电平变为第二电平的跳变沿处被触发，以使得第一触发信号out2处于有效电平。在本公开的一些实施例中，单稳态触发器311可以是下降沿触发的单稳态触发器。当单稳态触发器311检测到触发控制信号out1的下降沿时，第一触发信号out2处于有效电平。

参考图7所示的时序图，在第七时间点t7处，假设负载增加，则输出电压Vout下降。在电感电流IL的负半周期，第一控制信号PON处于高电平。在时钟信号CLK以及状态信号LLoad为低电平时，触发控制信号out1为低电平。在第八时间点t8处，当时钟信号CLK为高电平且状态信号LLoad为低电平时，触发控制信号out1为高电平。在第九时间点t9处，状态信号LLoad为高电平时，触发控制信号out1翻转为低电平。单稳态触发器311检测到触发控制信号out1的下降沿，因此生成低电平脉冲(第一触发信号out2的有效电平)。

尽管在图4的示例中单稳态触发器311是下降沿触发的单稳态触发器，但是本领域技术人员应理解在本公开的另一些实施例中，通过改变第一控制电路310的结构和/或输入信号，单稳态触发器311也可以被设置为上升沿触发的单稳态触发器。

图5示出了根据本公开实施例的第二控制电路的示例性电路图。第二控制电路320可包括：第四与非门G4、第五与非门G5、第六与非门G6、第七与非门G7、第四反相器IG4、第五反相器IG5、以及第六反相器IG6。其中，第四与非门G4的第一输入端耦接状态判断电路的输出端。第四与非门G4的第二输入端耦接时钟信号端CLK。第四与非门G4的输出端耦接第五与非门G5的第一输入端。第五与非门G5的第二输入端耦接第一控制电路310的输出端out2。第五与非门G5的输出端耦接第四反相器IG4的输入端。第四反相器IG4的输出端耦接第六与非门G6的第一输入端。第六与非门G6的第二输入端耦接第七与非门G7的输出端。第六与非门G6的输出端耦接第七与非门G7的第一输入端。第五反相器IG5的输入端耦接电流检测电路的第一输出端Ntrip。第五反相器IG5的输出端耦接第七与非门G7的第二输入端。第七与非门G7的输出端耦接第六反相器IG6的输入端和第二控制电路320的第一输出端PON。第六反相器IG6的输出端耦接第二控制电路320的第二输出端NON。

在图5的示例中，在第一触发信号out2处于低电平并且第一电流指示信号Ntrip处于低电平的情况下，第一控制信号PON处于低电平，第二控制信号NON处于高电平。因此，在图7的第九时间点t9处，第二晶体管Mn0开启且第一晶体管Mp0关断，电感电流IL可再次增加。这样无需等到下一次时钟信号的高电平到来再开启第二晶体管Mn0。因此，能够避免图2的示例中的输出电压Vout纹波大的问题。

图6示出了根据本公开实施例的第二控制电路320的另一示例性电路图。本公开实施例的第二控制电路320的另一示例性电路包括：第四与非门G4、第五与非门G5、第六与非门G6、第七与非门G7、第四反相器IG4、第五反相器IG5、第六反相器IG6、第七反相器IG7、以及第八反相器IG8。

其中，第四与非门G4的第一输入端耦接状态判断电路的输出端。第四与非门G4的第二输入端耦接时钟信号端CLK。第四与非门G4的输出端耦接第五与非门G5的第一输入端。第五与非门G5的第二输入端耦接第一控制电路310的输出端out2。第五与非门G5的输出端耦接第四反相器IG4的输入端。第四反相器IG4的输出端耦接第六与非门G6的第一输入端。第六与非门G6的第二输入端耦接第七与非门G7的输出端。第六与非门G6的输出端耦接第七与非门G7的第一输入端。第五反相器IG5的输入端耦接电流检测电路的第一输出端Ntrip。第五反相器IG5的输出端耦接第七与非门G7的第二输入端。第七与非门G7的输出端耦接第六反相器IG6的输入端和第二控制电路320的第一输出端PON。第六反相器IG6的输出端耦接第七反相器IG7的输入端。第七反相器IG7的输出端耦接所述第八反相器IG8的输入端。第八反相器IG8的输出端耦接第二控制电路320的第二输出端NON。

在图5的示例基础上，图6所示的第二控制电路320增加了第七反相器IG7和第八反相器IG8。第七反相器IG7和第八反相器IG8可用于加强第二控制信号NON的驱动能力。

在图4至图7的示例中，第一触发信号out2的有效电平为低电平。除了第一触发信号out2之外的其他信号的有效电平为高电平。

综上所述，根据本公开的实施例的DC-DC变换器在负载增加时，通过第二控制电路的控制使得在电感电流达到第二电流阈值时，及时开启第二晶体管来给电感器储能，从而避免电感电流IL长时间保持为第二电流阈值而导致输出电压产生较大纹波的情况。本公开的实施例的DC-DC变换器在由轻载到重载切换时，输出电压的纹波大小不变，因此可以有效保持负载电路稳定地工作。

附图中的流程图和框图显示了根据本公开的多个实施例的装置和方法的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或指令的一部分，所述模块、程序段或指令的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。

除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中明确禁止这样的解释。在本文中使用术语“示例”之处，特别是当其位于一组术语之后时，所述“示例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。

适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解，本申请的各个方面可以单独或者与一个或多个其它方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本申请的范围。

以上对本公开的若干实施例进行了详细描述，但显然，本领域技术人员可以在不脱离本公开的精神和范围的情况下对本公开的实施例进行各种修改和变型。本公开的保护范围由所附的权利要求限定。

Claims (10)

1.一种DC-DC变换器，包括：第一控制电路、第二控制电路、第一晶体管、第二晶体管、第一反相器、输出电容器、电感器、电流检测电路、以及状态判断电路，

其中，所述第一控制电路被配置为根据所述第二控制电路输出的第一控制信号、来自时钟信号端的时钟信号、以及所述状态判断电路输出的状态信号生成第一触发信号，并从所述第一控制电路的输出端输出所述第一触发信号；

所述第二控制电路被配置为根据所述时钟信号、所述第一触发信号、所述状态信号以及从所述电流检测电路的第一输出端输出的第一电流指示信号生成所述第一控制信号和第二控制信号，经由所述第二控制电路的第一输出端输出所述第一控制信号，以及经由所述第二控制电路的第二输出端输出所述第二控制信号；

所述第一反相器的输入端耦接所述第二控制电路的所述第一输出端，所述第一反相器的输出端耦接所述第一晶体管的控制极，所述第一反相器被配置为生成所述第一控制信号的反相信号；

所述第一晶体管的第一极耦接输出电压端，所述第一晶体管的第二极耦接所述第二晶体管的第二极和所述电感器的第一端；

所述第二晶体管的控制极耦接所述第二控制电路的所述第二输出端，所述第二晶体管的第一极耦接第二电压端；

所述电感器的第二端耦接输入电压端；

所述输出电容器的第一端耦接所述输出电压端，所述输出电容器的第二端耦接所述第二电压端；

所述电流检测电路被配置为根据流过所述电感器的电感电流生成所述第一电流指示信号和第二电流指示信号；

所述状态判断电路被配置为根据所述第一电流指示信号和所述第二电流指示信号生成所述状态信号，并从所述状态判断电路的输出端输出所述状态信号；

其中，所述第一控制信号的所述反相信号与所述第二控制信号用于交替开启所述第一晶体管和所述第二晶体管。

2.根据权利要求1所述的DC-DC变换器，其中，在所述第一触发信号处于有效电平并且所述第一电流指示信号处于无效电平的情况下，所述第二控制信号处于有效电平。

3.根据权利要求1所述的DC-DC变换器，其中，所述第一控制电路包括：第一与非门、第二与非门、第三与非门、第二反相器、第三反相器、以及单稳态触发器，

其中，所述第一与非门的第一输入端耦接所述第二控制电路的所述第一输出端，所述第一与非门的第二输入端耦接所述时钟信号端，所述第一与非门的输出端耦接所述第二与非门的第一输入端；

所述第二与非门的第二输入端耦接所述第三与非门的输出端，所述第二与非门的输出端耦接所述第三与非门的第一输入端；

所述第二反相器的输入端耦接所述状态判断电路的所述输出端，所述第二反相器的输出端耦接所述第三与非门的第二输入端；

所述第三与非门的输出端耦接所述第三反相器的输入端；

所述第三反相器的输出端耦接所述单稳态触发器的输入端；

所述单稳态触发器的输出端耦接所述第一控制电路的所述输出端。

4.根据权利要求3所述的DC-DC变换器，其中，从所述第三反相器向所述单稳态触发器提供触发控制信号；

在所述时钟信号处于有效电平且所述状态信号处于无效电平的情况下，所述触发控制信号处于第一电平；

在所述状态信号处于有效电平的情况下，所述触发控制信号处于第二电平；

所述单稳态触发器在所述触发控制信号的从所述第一电平变为所述第二电平的跳变沿处被触发以使得所述第一触发信号处于有效电平。

5.根据权利要求3或4所述的DC-DC变换器，其中，所述单稳态触发器是下降沿触发的单稳态触发器。

6.根据权利要求1所述的DC-DC变换器，其中，所述第二控制电路包括：第四与非门、第五与非门、第六与非门、第七与非门、第四反相器、第五反相器、以及第六反相器，

其中，所述第四与非门的第一输入端耦接所述状态判断电路的所述输出端，所述第四与非门的第二输入端耦接所述时钟信号端，第四与非门的输出端耦接所述第五与非门的第一输入端；

所述第五与非门的第二输入端耦接所述第一控制电路的所述输出端，所述第五与非门的输出端耦接所述第四反相器的输入端；

所述第四反相器的输出端耦接所述第六与非门的第一输入端；

所述第六与非门的第二输入端耦接所述第七与非门的输出端，所述第六与非门的输出端耦接所述第七与非门的第一输入端；

所述第五反相器的输入端耦接所述电流检测电路的所述第一输出端，所述第五反相器的输出端耦接所述第七与非门的第二输入端；

所述第七与非门的输出端耦接所述第六反相器的输入端和所述第一反相器的输入端；

所述第六反相器的输出端耦接所述第二控制电路的所述第二输出端。

7.根据权利要求1所述的DC-DC变换器，其中，所述第二控制电路包括：第四与非门、第五与非门、第六与非门、第七与非门、第四反相器、第五反相器、第六反相器、第七反相器、以及第八反相器，

其中，所述第四与非门的第一输入端耦接所述状态判断电路的输出端，所述第四与非门的第二输入端耦接所述时钟信号端，第四与非门的输出端耦接所述第五与非门的第一输入端；

所述第五与非门的第二输入端耦接所述第一控制电路的所述输出端，所述第五与非门的输出端耦接所述第四反相器的输入端；

所述第四反相器的输出端耦接所述第六与非门的第一输入端；

所述第六与非门的第二输入端耦接所述第七与非门的输出端，所述第六与非门的输出端耦接所述第七与非门的第一输入端；

所述第五反相器的输入端耦接所述电流检测电路的所述第一输出端，所述第五反相器的输出端耦接所述第七与非门的第二输入端；

所述第七与非门的输出端耦接所述第六反相器的输入端和所述第一反相器的输入端；

所述第六反相器的输出端耦接所述第七反相器的输入端；

所述第七反相器的输出端耦接所述第八反相器的输入端；

所述第八反相器的输出端耦接所述第二控制电路的所述第二输出端。

8.根据权利要求1所述的DC-DC变换器，其中，在所述电感电流等于第一电流阈值的情况下，所述第一电流指示信号翻转为有效电平，所述第二电流指示信号翻转为无效电平；

在所述电感电流等于第二电流阈值的情况下，所述第一电流指示信号翻转为所述无效电平，所述第二电流指示信号翻转为所述有效电平；

所述第一电流阈值大于所述第二电流阈值。

9.根据权利要求1所述的DC-DC变换器，其中，在所述第二电流指示信号处于有效电平的情况下，所述状态信号处于无效电平；

在所述第一电流指示信号处于有效电平的情况下，所述状态信号处于有效电平。

10.一种DC-DC变换器，包括：第一至第八反相器、第一至第七与非门、单稳态触发器、第一晶体管、第二晶体管、输出电容器、电感器、电流检测电路、以及状态判断电路，

其中，所述电流检测电路被配置为根据流过所述电感器的电感电流生成第一电流指示信号和第二电流指示信号，从所述电流检测电路的第一输出端输出所述第一电流指示信号，并从所述电流检测电路的第二输出端输出所述第二电流指示信号；

所述状态判断电路被配置为根据所述第一电流指示信号和所述第二电流指示信号生成状态信号，并从所述状态判断电路的输出端输出所述状态信号；

第一与非门的第一输入端耦接所述第七与非门的输出端，所述第一与非门的第二输入端耦接时钟信号端，所述第一与非门的输出端耦接第二与非门的第一输入端；

所述第二与非门的第二输入端耦接第三与非门的输出端，所述第二与非门的输出端耦接所述第三与非门的第一输入端；

第二反相器的输入端耦接所述状态判断电路的所述输出端，所述第二反相器的输出端耦接所述第三与非门的第二输入端；

所述第三与非门的输出端耦接第三反相器的输入端；

所述第三反相器的输出端耦接所述单稳态触发器的输入端；

所述单稳态触发器的输出端耦接第五与非门的第二输入端；

第四与非门的第一输入端耦接所述状态判断电路的所述输出端，所述第四与非门的第二输入端耦接所述时钟信号端，所述第四与非门的输出端耦接所述第五与非门的第一输入端；

所述第五与非门的输出端耦接第四反相器的输入端；

所述第四反相器的输出端耦接第六与非门的第一输入端；

所述第六与非门的第二输入端耦接所述第七与非门的输出端，所述第六与非门的输出端耦接所述第七与非门的第一输入端；

第五反相器的输入端耦接所述电流检测电路的所述第一输出端；所述第五反相器的输出端耦接所述第七与非门的第二输入端；

所述第七与非门的输出端耦接第六反相器的输入端和所述第一反相器的输入端；

所述第六反相器的输出端耦接第七反相器的输入端；

所述第七反相器的输出端耦接所述第八反相器的输入端；

所述第八反相器的输出端耦接所述第二晶体管的控制极；

所述第一反相器的输出端耦接所述第一晶体管的控制极；

所述第一晶体管的第一极耦接所述输出电容器的第一端和输出电压端，所述第一晶体管的第二极耦接所述第二晶体管的第二极和所述电感器的第一端；

所述输出电容器的第二端耦接第二电压端；

所述第二晶体管的第一极耦接所述第二电压端；

所述电感器的第一端耦接所述电流检测电路的输入端，所述电感器的第二端耦接输入电压端。

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