KR102645335B1 - 표시 모듈, 표시 장치 및 표시 모듈 제조 방법 - Google Patents

표시 모듈, 표시 장치 및 표시 모듈 제조 방법 Download PDF

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Abstract

표시 모듈 제조 방법은 캐리어 기판을 제공하는 단계, 상기 캐리어 기판 위에 표시 영역 및 패드 영역이 정의된 베이스층을 형성하는 단계, 상기 베이스층의 상기 표시 영역 및 상기 패드 영역 위에 회로층을 형성하는 단계, 상기 패드 영역에 배치된 상기 회로층과 상기 베이스층에 컨택홀을 형성하는 단계, 상기 회로층의 상면으로부터 상기 패드 영역에 형성된 상기 컨택홀로 전도성 물질을 제공하여 도전부를 형성하는 단계, 및 상기 베이스층 아래에 상기 회로층과 전기적으로 연결되는 회로 부재를 제공하는 단계를 포함할 수 있다.

Description

표시 모듈, 표시 장치 및 표시 모듈 제조 방법{DISPLAY MODULE, DISPLAY DEVICE AND METHOD OF MANUFACTIRONG DISPLAY MODULE}
본 발명은 비표시 영역의 폭이 감소된 표시 모듈, 표시 장치 및 표시 모듈 제조 방법에 관한 것이다.
표시 패널의 후 공정 설비인 모듈 조립장비에서는 표시 패널과 구동칩을 전기적으로 연결하는 공정을 수행할 수 있다. 이러한 결합 공정에는 구동칩의 실장 방식에 따라 COG(Chip On Glass) 실장방식과 TAB(Tape Automated Bonding) 실장 방식으로 구별될 수 있다.
COG 실장방식은 표시 패널의 게이트 영역 및 데이터 영역에 직접 구동칩을 실장하여 표시패널에 전기적 신호를 전달하는 방식이다. 예를 들어, COG 실장방식은 이방성 도전 필름(ACF: Anisotropic Conductive Film)을 이용하여 구동칩을 표시패널에 본딩할 수 있다.
TAB 실장방식은 구동칩이 실장된 테이프 캐리어 패키지 또는 연성 필름을 표시패널에 본딩하는 방식이다. 이 방식 역시 이방성 도전 필름을 이용하여 테이프 캐리어 패키지 또는 연성 필름의 일단에 표시패널을 본딩하고, 테이프 캐리어 패키지 또는 연성 필름의 다른 일단에 인쇄회로기판을 본딩하게 된다.
본 발명의 목적은 비표시 영역의 폭이 감소된 표시 모듈 및 표시 장치를 제공하고, 상기 표시 모듈 및 표시 장치를 제조하기 위한 표시 모듈 제조 방법을 제공하는 것이다.
본 발명의 일 실시예예 따른 표시 모듈 제조 방법은 캐리어 기판을 제공하는 단계, 상기 캐리어 기판 위에 표시 영역 및 패드 영역이 정의된 베이스층을 형성하는 단계, 상기 베이스층의 상기 표시 영역 및 상기 패드 영역 위에 회로층을 형성하는 단계, 상기 패드 영역에 배치된 상기 회로층과 상기 베이스층에 컨택홀을 형성하는 단계, 상기 회로층의 상면으로부터 상기 패드 영역에 형성된 상기 컨택홀로 전도성 물질을 제공하여 도전부를 형성하는 단계, 및 상기 베이스층 아래에 상기 회로층과 전기적으로 연결되는 회로 부재를 제공하는 단계를 포함할 수 있다.
상기 베이스층의 패드 영역은 제1 패드 영역, 벤딩 영역 및 제2 패드 영역으로 정의되고, 상기 컨택홀을 형성하는 단계는 상기 제1 패드 영역의 상기 회로층과 상기 베이스층에 제1 컨택홀을 형성하는 단계, 및 상기 제2 패드 영역의 상기 회로층과 상기 베이스층에 제2 컨택홀을 형성하는 단계를 포함할 수 있다.
상기 벤딩 영역의 상기 베이스층의 적어도 일부를 제거하는 단계, 및 평면 상에서 상기 제1 컨택홀과 상기 제2 컨택홀이 중첩하도록 상기 벤딩 영역을 벤딩하는 단계를 더 포함하고, 상기 도전부를 형성하는 단계는 상기 제1 컨택홀과 상기 제2 컨택홀로 상기 전도성 물질을 제공하여 형성할 수 있다.
상기 회로층의 상면에 제1 마스크층을 형성하는 단계, 상기 제1 마스크층을 패터닝하여 제1 마스크 패턴을 형성하는 단계, 상기 제1 마스크 패턴을 이용하여 상기 베이스층의 적어도 일부, 상기 제1 컨택홀 및 상기 제2 컨택홀을 형성하는 단계, 상기 회로층의 상면에 제2 마스크층을 형성하는 단계, 상기 제2 마스크층을 패터닝하여 제2 마스크 패턴을 형성하는 단계, 및 상기 제2 마스크 패턴을 이용하여 상기 회로층을 패터닝하는 단계를 더 포함할 수 있다.
상기 회로층의 상면에 마스크층을 형성하는 단계, 상기 마스크층을 패터닝하여 제1 마스크 패턴을 형성하는 단계, 상기 제1 마스크 패턴을 이용하여 상기 제1 컨택홀 및 상기 제2 컨택홀을 형성하는 단계, 상기 제1 마스크 패턴의 적어도 일부를 애싱하여 제2 마스크 패턴을 형성하는 단계, 상기 제2 마스크 패턴을 이용하여 상기 회로층을 패터닝하는 단계를 더 포함할 수 있다.
상기 벤딩하는 단계 이후, 상기 벤딩 영역의 적어도 일부를 그라인딩 하는 단계를 더 포함할 수 있다.
상기 벤딩 영역의 적어도 일부를 제거하는 단계에서, 상기 베이스층의 상기 벤딩 영역에서의 제1 두께가 상기 베이스층의 상기 제1 패드 영역에서의 제2 두께보다 작도록 상기 벤딩 영역의 적어도 일부를 제거할 수 있다.
상기 벤딩 영역의 적어도 일부를 제거하는 단계는 평면 상에서 상기 벤딩 영역 중 일부를 제거하고, 평면 상에서 상기 제1 패드 영역과 상기 제2 패드 영역은 제거되지 않은 상기 벤딩 영역에 의해 서로 연결될 수 있다.
상기 벤딩 영역의 상기 베이스층의 상면 또는 하면을 하프 컷팅하는 단계, 및 평면 상에서 상기 제1 컨택홀과 상기 제2 컨택홀이 중첩하도록 상기 벤딩 영역을 벤딩하는 단계를 더 포함하고, 상기 도전부를 형성하는 단계는 상기 제1 컨택홀과 상기 제2 컨택홀로 상기 전도성 물질을 제공하여 형성할 수 있다.
상기 베이스층은 상기 제1 패드 영역에 배치된 제1 얼라인 패턴, 및 상기 제2 패드 영역에 배치된 제2 얼라인 패턴을 포함하고, 상기 벤딩 영역을 벤딩하여, 상기 제2 얼라인 패턴이 상기 제1 얼라인 패턴에 정렬되도록 벤딩하는 단계를 더 포함할 수 있다.
상기 베이스층은 제1 얼라인 패턴을 포함하고, 상기 회로 부재는 제2 얼라인 패턴을 포함하고, 상기 제2 얼라인 패턴이 상기 제1 얼라인 패턴에 정렬되도록 상기 회로 부재를 상기 베이스층 배면에 배치시키는 단계를 더 포함할 수 있다.
상기 베이스층은 복수로 제공되고, 상기 베이스층들을 형성하는 단계는, 상기 캐리어 기판 위에 예비 베이스층을 형성하는 단계, 및 상기 예비 베이스층을 적어도 일부를 제거하여 상기 베이스층들을 연결하는 연결부를 형성하는 단계를 포함하고, 상기 연결부를 형성하는 단계는 상기 컨택홀을 형성하는 단계와 동시에 진행될 수 있다.
상기 연결부를 커팅하여 상기 베이스층들을 분리하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 모듈은 제1 홀이 정의된 베이스층, 상기 베이스층 위에 배치되며, 평면 상에서 상기 제1 홀과 대응하는 영역에 제2 홀이 정의된 배선층, 상기 배선층에 전기적으로 연결된 영상 표시 소자층, 상기 베이스층 아래에 배치된 회로 부재, 및 상기 배선층의 상부로부터 상기 제1 홀 및 상기 제2 홀 내에 배치되어, 상기 배선층과 상기 회로 부재를 전기적으로 연결하는 도전부를 포함할 수 있다.
상기 베이스층 아래에 배치되며, 평면 상에서 상기 제2 홀과 대응하는 영역에 제3 홀이 정의된 서브 베이스층, 및 상기 서브 베이스층 아래에 배치되며, 평면 상에서 상기 제3 홀과 대응하는 영역에 제4 홀이 정의된 서브 배선층을 더 포함하고, 상기 서브 배선층은 상기 회로 부재와 전기적으로 연결되고, 상기 도전부는 상기 제1 홀, 상기 제2 홀, 상기 제3 홀 및 상기 제4 홀들 내에 배치되어, 상기 배선층과 상기 회로 부재를 전기적으로 연결할 수 있다.
상기 서브 베이스층 및 상기 회로 부재는 상기 베이스층의 배면에 배치되고, 상기 서브 베이스층 및 상기 회로 부재를 연결하는 연결 도전부를 더 포함할 수 있다.
상기 베이스층은 제1 얼라인 패턴을 포함하고, 상기 서브 베이스 층은 제2 얼라인 패턴을 포함하고, 평면 상에서 상기 제1 얼라인 패턴은 상기 제2 얼라인 패턴에 정렬될 수 있다.
상기 베이스층은 제1 얼라인 패턴을 포함하고, 상기 회로 부재는 제2 얼라인 패턴을 포함하고, 평면 상에서 상기 제1 얼라인 패턴은 상기 제2 얼라인 패턴에 정렬될 수 있다.
평면 상에서 상기 베이스층은 제1 방향으로 연장하며 서로 이격된 제1 변들, 상기 제1 방향과 교차하는 제2 방향으로 연장하며 서로 이격된 제2 변들, 및 상기 제1 변들 중 어느 하나와 상기 제2 변들 중 어느 하나를 연결하는 연결변을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 적어도 하나 이상의 표시 모듈을 포함하고, 상기 표시 모듈은 제1 홀이 정의된 베이스층, 상기 베이스층 위에 배치되며, 평면 상에서 상기 제1 홀과 대응하는 영역에 제2 홀이 정의된 배선층, 상기 베이스층 아래에 배치되며, 평면 상에서 상기 제2 홀과 대응하는 영역에 제3 홀이 정의된 서브 베이스층, 상기 서브 베이스층 아래에 배치되며, 평면 상에서 상기 제3 홀과 대응하는 영역에 제4 홀이 정의된 서브 배선층, 상기 베이스층 아래에 배치된 회로 부재, 및 상기 제1 홀 및 상기 제2 홀 내에 배치되어, 상기 배선층과 상기 회로 부재를 전기적으로 연결하는 도전부를 포함할 수 있다.
본 발명에 따르면, 표시 패널의 베이스층에 홀이 정의되고, 상기 홀 내에 배치된 도전부에 의해 베이스층의 일면에 배치된 배선층과 베이스층의 타면에 배치된 회로 부재가 전기적으로 연결될 수 있다. 따라서, 표시 패널의 비표시 영역의 폭이 감소될 수 있다.
또한, 도전부의 일부는 배선층의 일부를 커버할 수 있다. 도전부와 배선층의 컨택 면적이 증가하기 때문에 컨택 저항이 감소될 수 있고, 또한, 컨택 면적 증가함에 따라 배선층과 도전부의 컨택이 보다 안정적일 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 2a는 본 발명의 일 실시예에 따른 표시 장치를 구성하는 표시 모듈들을 도시한 평면도이다.
도 2b는 본 발명의 일 실시예에 따른 표시 장치를 구성하는 표시 모듈을 도시한 평면도이다.
도 3은 도 2b에 도시된 I-I`을 따라 절단한 단면도의 일 예이다.
도 4는 도 2b에 도시된 I-I`을 따라 절단한 단면도의 다른 예이다.
도 5a는 도 3 및 도 4에 도시된 제1 얼라인 패턴을 도시한 도면이다.
도 5b는 도 3 및 도 4에 도시된 제2 얼라인 패턴을 도시한 도면이다.
도 6은 본 발명의 일 실시예에 따른 하나의 화소의 등가 회로도를 도시한 회로도이다.
도 7a는 본 발명의 일 실시예에 따른 화소의 단면도를 도시한 단면도이다.
도 7b는 본 발명의 일 실시예에 따른 화소의 단면도를 도시한 단면도이다.
도 8a 내지 도 8k는 본 발명의 일 실시예에 따른 표시 모듈의 제조 공정 중 일부를 도시한 단면도들이다.
도 9a 내지 도 9c는 본 발명의 일 실시예에 따른 표시 모듈의 제조 공정 중 일부를 도시한 단면도들이다.
도 10a 내지 도 10c는 본 발명의 일 실시예에 따른 표시 모듈의 제조 공정 중 일부를 도시한 단면도들이다.
도 11a 내지 도 11c는 본 발명의 일 실시예에 따른 표시 모듈의 제조 공정 중 일부를 도시한 단면도들이다.
도 12는 본 발명의 일 실시예에 따른 표시 모듈의 제조 공정 중 일부를 도시한 단면도이다.
도 13a 내지 도 13d는 본 발명의 일 실시예에 따른 표시 모듈의 제조 공정 중 일부를 도시한 단면도들이다.
도 13e는 본 발명의 일 실시예에 따른 베이스층의 평면도이다.
도 13f는 13e에 도시된 II-II`을 따라 절단한 단면도이다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다. 본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합 된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 1을 참조하면, 표시 장치(DD)는 표시 영역(DA)을 통해 이미지를 표시 할 수 있다. 도 1에서는 표시 영역(DA)이 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)이 정의하는 면을 갖는 것을 예시적으로 도시하였다. 하지만, 본 발명의 다른 실시예에서 표시 장치의 표시 영역은 휘어진 형상을 가질 수 있다.
표시 장치(DD)의 두께 방향은 제3 방향(DR3)이 지시한다. 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 본 명세서 내에서 평면 상에서라는 것의 의미는 제3 방향(DR3)에서 바라보는 경우를 의미할 수 있다.
도 1에서는 표시 장치(DD)가 텔레비전인 것을 예시적으로 도시하였다. 하지만, 표시 장치(DD)는 모니터, 또는 외부 광고판과 같은 대형 전자장치를 비롯하여, 퍼스널 컴퓨터, 노트북 컴퓨터, 개인 디지털 단말기, 자동차 내비게이션 유닛, 게임기, 스마트폰, 태블릿, 및 카메라와 같은 중소형 전자 장치 등에 사용될 수도 있다. 또한, 이것들은 단지 실시예로서 제시된 것들로서, 본 발명의 개념에서 벗어나지 않은 이상 다른 전자 기기에도 채용될 수 있음은 물론이다.
도 2a는 본 발명의 일 실시예에 따른 표시 장치를 구성하는 표시 모듈들을 도시한 평면도이다.
도 1 및 도 2a를 참조하면, 표시 장치(DD)가 대형화 됨에 따라, 표시 장치(DD)는 복수의 표시 모듈들(DM)을 포함할 수 있다. 표시 모듈들(DM)은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 각각 배열될 수 있다. 도 2a에서는 표시 모듈들(DM)이 제1 방향(DR1)으로 3개 제2 방향(DR2)으로 3개, 총 9개의 표시 모듈들(DM)이 배열된 것을 예로 들어 도시하였다. 하지만, 표시 모듈들(DM)의 개수는 표시 장치(DD)의 크기 또는 표시 모듈들(DM)의 크기에 따라 달라질 수 있다. 또한, 도 2a에서는 표시 모듈들(DM) 각각이 평면 상에서 직사각 형상을 갖는 것을 예시적으로 도시하였으나, 표시 모듈들(DM) 각각의 형상은 다양하게 변형될 수 있다.
표시 모듈들(DM) 각각은 표시 영역(DA0) 및 비표시 영역(NDA0)을 포함할 수 있다. 예를 들어, 표시 영역(DA0)은 화소 발광 영역(PX)이 정의되어 이미지가 표시되는 영역일 수 있다. 비표시 영역(NDA0)은 표시 영역(DA0)을 둘러싸며 영상을 표시하지 않는 영역일 수 있다.
표시 장치(DD)가 표시 모듈들(DM)을 포함하고 있기 때문에, 표시 장치(DD)의 표시 영역(DA)은 표시 모듈들(DM)의 표시 영역(DA0) 및 비표시 영역(NDA0)과 모두 중첩될 수 있다. 따라서, 비표시 영역(NDA0)의 폭이 넓어지는 경우, 사용자에 의해 비표시 영역(NDA0)이 시인될 수 있다. 비표시 영역(NDA0)의 폭이 감소되는 경우, 표시 모듈들(DM) 사이의 경계가 시인될 확률이 감소될 수 있다. 즉, 비표시 영역(NDA0)의 폭이 감소될 수록, 표시 장치(DD)의 표시 품질이 향상될 수 있다.
도 2b는 본 발명의 일 실시예에 따른 표시 장치를 구성하는 표시 모듈을 도시한 평면도이다.
도 1 및 도 2b를 참조하면, 표시 장치(DD)는 하나의 표시 모듈(DM1)을 포함할 수 있다.
표시 모듈(DM1)은 표시 영역(DA1) 및 비표시 영역(NDA1)을 포함할 수 있다. 표시 모듈(DM1)의 표시 영역(DA1)은 표시 장치(DD)의 표시 영역(DA)에 대응할 수 있다. 다만, 이는 예시적인 것으로, 표시 영역(DA1)은 표시 영역(DA)보다 넓은 면적을 가질 수도 있다. 동일한 면적의 기판 내에서 비표시 영역(NDA1)의 폭이 감소될수록, 표시 모듈(DM1)의 전체 면적 대비 표시 모듈(DM1)의 표시 영역(DA1)의 면적 비율은 증가될 수 있다. 따라서, 동일한 면적의 기판을 가지고 더 큰 표시 화면을 구현할 수 있다.
도 3은 도 2b에 도시된 I-I`을 따라 절단한 단면도의 일 예이다.
도 3의 표시 모듈(DMa)은 도 2b의 표시 모듈(DM1)의 I-I`을 따라 절단한 단면도의 일 예를 도시한 것이나, 표시 모듈(DMa)은 도 2a의 표시 모듈들(DM) 중 하나일 수도 있다. 도 2a의 표시 모듈들(DM) 각각은 도 2b의 표시 모듈(DM1)과 크기가 상이할 뿐, 실질적으로 동일한 구조를 포함할 수 있다.
표시 모듈(DMa)은 베이스층(BL), 서브 베이스층(SBL), 배선층(LL), 서브 배선층(SLL), 영상 표시 소자층(IDL), 회로 부재(CM), 커버층(CL), 및 도전부(CP)를 포함할 수 있다.
베이스층(BL) 및 서브 베이스층(SBL)은 플렉서블(Flexible)한 물질, 예를 들어 플라스틱 기판일 수 있다. 플라스틱 기판은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 베이스층(BL) 및 서브 베이스층(SBL)은 단일층의 폴리이미드계 수지를 포함할 수 있다. 다만, 본 발명이 이에 제한되는 것은 아니고, 베이스층(BL)은 복수의 절연층들을 포함하는 적층 구조체일 수도 있다.
베이스층(BL)에는 제1 홀(HL1)이 정의될 수 있다. 제1 홀(HL1)은 베이스층(BL)의 상면으로부터 베이스층(BL)의 하면을 향해 연장하는 홀일 수 있다.
베이스층(BL)의 상면에는 배선층(LL)이 배치될 수 있다. 배선층(LL)은 회로층을 구성하는 적어도 하나의 도전층일 수 있다. 배선층(LL)의 일 영역에는 제2 홀(HL2)이 정의될 수 있다. 예를 들어, 상기 일 영역은 평면 상에서 제1 홀(HL1)과 중첩하는 영역일 수 있다. 제2 홀(HL2)은 배선층(LL)의 상면으로부터 배선층(LL)의 하면을 향해 연장하는 홀일 수 있다.
서브 베이스층(SBL)은 베이스층(BL) 아래에 배치될 수 있다. 서브 베이스층(SBL)은 베이스층(BL)과 동일한 층 구조 및 동일한 물질을 포함할 수 있다. 서브 베이스층(SBL)은 베이스층(BL)으로부터 절단된 층일 수 있다. 이를 표현하기 위해, 베이스층(BL)과 서브 베이스층(SBL)에 음영을 주어 도시하였다.
서브 베이스층(SBL)에는 제3 홀(HL3)이 정의될 수 있다. 제3 홀(HL3)은 평면 상에서 제1 홀(HL1) 및 제2 홀(HL2)과 중첩하는 영역 상에 정의될 수 있다. 제3 홀(HL3)은 서브 베이스층(SBL)의 상면으로부터 서브 베이스층(SBL)의 하면을 향해 연장하는 홀일 수 있다.
서브 베이스층(SBL) 아래에는 서브 배선층(SLL)이 배치될 수 있다. 서브 배선층(SLL)은 배선층(LL)과 동일한 층 구조를 가질 수 있다. 서브 배선층(SLL)은 배선층(LL)과 동일한 공정에 의해 형성된 층일 수 있다.
서브 배선층(SLL)에는 제4 홀(HL4)이 정의될 수 있다. 제4 홀(HL4)은 평면 상에서 제1 내지 제3 홀들(HL1, HL2, HL3)과 중첩하는 영역 상에 정의될 수 있다. 제4 홀(HL4)은 서브 배선층(SLL)의 상면으로부터 서브 배선층(SLL)의 하면을 향해 연장하는 홀일 수 있다.
본 발명의 일 실시예에 따르면, 제1 홀(HL1), 제2 홀(HL2), 제3 홀(HL3) 및 제4 홀(HL4)들은 평면상에서 서로 중첩할 수 있다. 따라서, 최상층인 배선층(LL)의 상면으로부터 최하층인 서브 배선층(SLL)의 하면까지 제1 홀(HL1), 제2 홀(HL2), 제3 홀(HL3) 및 제4 홀(HL4)들에 의해 관통될 수 있다.
제1 홀(HL1), 제2 홀(HL2), 제3 홀(HL3) 및 제4 홀(HL4)들 내에는 도전부(CP)가 배치될 수 있다. 도전부(CP)는 배선층(LL)의 상부로부터 제1 홀(HL1), 제2 홀(HL2), 제3 홀(HL3) 및 제4 홀(HL4)들 내에 배치될 수 있다. 도전부(CP)의 일부분(CPP)은 배선층(LL)의 상면에 배치될 수 있다. 따라서, 배선층(LL)의 상면 중 적어도 일부는 도전부(CP)의 일부분(CPP)에 의해 커버될 수 있다. 따라서, 배선층(LL)과 도전부(CP)의 컨택이 보다 안정적일 수 있고, 또한, 배선층(LL)과 도전부(CP)의 컨택 면적이 증가하기 때문에 컨택 저항이 감소될 수 있다.
본 발명의 일 실시예에 따르면, 베이스층(BL)의 상면에 배치된 제1 구성과 베이스층(BL)의 하면에 배치된 제2 구성을 전기적으로 연결시키기 위해, 베이스층(BL)을 관통하는 제1 내지 제4홀(HL1, HL2, HL3, HL4) 내에 도전부(CP)가 제공된다. 따라서, 본 발명의 일 실시예에 따르면, 상기 제1 구성과 상기 제2 구성을 연결시키기 위한 연결 부재가 생략될 수 있고, 그에 따라 베이스층(BL)에는 상기 연결 부재가 배치되는데 필요한 영역이 생략될 수 있다. 따라서, 표시 모듈(DMa)의 비표시 영역(NDA1, 도 2b 참조)의 폭이 감소될 수 있다.
영상 표시 소자층(IDL)은 배선층(LL) 위에 배치될 수 있다. 영상 표시 소자층(IDL)은 영상을 표시하기 위해 동작하는 층일 수 있다. 본 발명의 일 실시예에서, 영상 표시 소자층(IDL)은 엘이디 소자, 예를 들어 초소형 엘이디 소자를 포함할 수 있다. 본 발명의 다른 일 실시예에서, 영상 표시 소자층(IDL)은 유기 발광 다이오드, 무기 발광 다이오드 또는 유기-무기 하이브리드 발광 다이오드를 포함할 수 있다. 또한, 본 발명의 다른 일 실시예에서, 영상 표시 소자층(IDL)은 광의 투과 정도를 제어하는 액정 분자들을 포함할 수도 있다.
영상 표시 소자층(IDL) 위에는 커버층(CL)이 배치될 수 있다. 커버층(CL)은 영상 표시 소자층(IDL)을 밀봉하는 역할을 할 수 있다. 예를 들어, 커버층(CL)은 수분/산소 또는 먼지 입자와 같은 이물질로부터 영상 표시 소자층(IDL)을 보호할 수 있다. 커버층(CL)은 적층 구조물 또는 기판일 수 있다. 예를 들어, 상기 적층 구조물은 교대로 적층된 적어도 하나의 유기 봉지층 및 적어도 하나의 무기 봉지층을 포함할 수 있다. 상기 기판은 글라스 기판 또는 플라스틱 기판일 수 있다.
회로 부재(CM)는 베이스층(BL) 아래에 배치될 수 있다. 회로 부재(CM)는 영상 표시 소자층(IDL)을 제어하기 위한 신호를 공급할 수 있다. 예를 들어, 회로 부재(CM)는 인쇄 회로 기판(printed circuit board, PCB), 연성 인쇄 회로 기판(flexible printed circuit board, FPCB),구동칩이 실장된 연성 필름 또는 구동칩이 실장된 테이프 캐리어 패키지일 수 있다.
서브 베이스층(SBL)과 회로 부재(CM)는 베이스층(BL)의 배면(BCS)에 배치될 수 있다. 도시되지 않았으나, 서브 베이스층(SBL)과 베이스층(BL)의 배면(BCS) 사이, 및 회로 부재(CM)와 베이스층(BL)의 배면(BCS) 사이에는 접착 부재가 배치될 수 있다. 예를 들어, 상기 접착 부재는 양면 테이프일 수 있다.
서브 배선층(SLL) 및 회로 부재(CM) 아래에는 서브 배선층(SLL) 및 회로 부재(CM)를 연결하는 연결 도전부(CCP)가 배치될 수 있다. 연결 도전부(CCP)는 전도성 물질을 포함할 수 있다. 예를 들어, 서브 배선층(SLL) 및 회로 부재(CM) 각각에 전도성 물질을 인쇄하여 연결 도전부(CCP)를 형성할 수 있다. 따라서, 배선층(LL)은 도전부(CP), 서브 배선층(SLL), 및 연결 도전부(CCP)에 의해 회로 부재(CM)와 전기적으로 연결될 수 있다.
상기 전도성 물질은 예를 들어 전도성 잉크 또는 전도성 페이스트일 수 있다. 상기 전도성 잉크는 잉크에 전도성 입자를 섞은 물질일 수 있고, 상기 전도성 페이스트는 유동성이 있는 수지 용액에 전도성 입자를 분산시킨 재료일 수 있다. 상기 전도성 입자는 예를 들어, 유기 금속 착물, 금속 분말 또는 무기 화합물일 수 있으며, 예를 들어, 구리, 카본, 그래핀, 금, 실리콘, 백금, 또는 양자점일 수 있다. 다만, 이는 예를 들어 설명한 것으로 상기 전도성 입자가 상기 예에 제한되는 것은 아니다.
베이스층(BL)은 제1 얼라인 패턴(AP1)을 포함하고, 서브 베이스층(SBL)은 제2 얼라인 패턴(AP2)을 포함할 수 있다. 제1 얼라인 패턴(AP1)은 제2 얼라인 패턴(AP2)과 대응하여 정렬될 수 있다. 제1 얼라인 패턴(AP1)은 베이스층(BL)에 인쇄될 수 있고, 제2 얼라인 패턴(AP2)은 서브 베이스층(SBL)에 인쇄될 수 있다. 제1 얼라인 패턴(AP1) 및 제2 얼라인 패턴(AP2)에 의해 베이스층(BL)과 서브 베이스층(SBL)의 정렬이 보다 정밀하게 이루어 질 수 있다.
도 4는 도 2b에 도시된 I-I`을 따라 절단한 단면도의 다른 예이다. 도 4를 설명함에 있어서, 도 3에서 설명된 구성과 동일한 구성에 대해서는 동일한 도면 부호를 병기하고 그에 대한 설명은 생략된다.
도 4를 참조하면, 표시 모듈(DMb)은 도 2b의 표시 모듈(DM1)의 I-I`을 따라 절단한 단면도의 다른 예를 도시한 것이나, 표시 모듈(DMa)은 도 2a의 표시 모듈들(DM) 중 하나일 수도 있다. 도 2a의 표시 모듈들(DM) 각각은 도 2b의 표시 모듈(DM1)과 크기가 상이할 뿐, 실질적으로 동일한 구조를 포함할 수 있다.
표시 모듈(DMb)은 베이스층(BL), 배선층(LL), 영상 표시 소자층(IDL), 회로 부재(CM), 커버층(CL), 및 도전부(CPa)를 포함할 수 있다.
도 3과 비교하였을 때, 도 4는 서브 베이스층(SBL, 도3 참조) 및 서브 배선층(SLL, 도 3 참조)이 생략될 수 있다.
도전부(CPa)는 배선층(LL)의 상부로부터 제1 홀(HL1) 및 제2 홀(HL2)들 내에 배치될 수 있다. 도전부(CPa)의 일부분(CPPa)은 배선층(LL)의 상면에 배치될 수 있다. 따라서, 배선층(LL)의 상면 중 적어도 일부는 도전부(CPa)의 일부분(CPPa)에 의해 커버될 수 있다.
회로 부재(CM)는 베이스층(BL)의 아래에 배치되며, 평면 상에서 도전부(CPa)와 중첩하는 영역에 배치될 수 있다. 따라서, 회로 부재(CM)는 도전부(CPa)를 통해 배선층(LL)과 전기적으로 연결될 수 있다.
베이스층(BL)은 제1 얼라인 패턴(AP1)을 포함하고, 회로 부재(CM)는 제2 얼라인 패턴(AP2a)을 포함할 수 있다. 제2 얼라인 패턴(AP2a)은 제1 얼라인 패턴(AP1)과 대응하여 정렬될 수 있다. 제1 얼라인 패턴(AP1)은 베이스층(BL)에 인쇄될 수 있고, 제2 얼라인 패턴(AP2a)은 회로 부재(CM)에 인쇄될 수 있다. 제1 얼라인 패턴(AP1) 및 제2 얼라인 패턴(AP2a)에 의해 베이스층(BL)과 회로 부재(CM)의 정렬이 보다 정밀하게 이루어 질 수 있다.
도 5a는 도 3 및 도 4에 도시된 제1 얼라인 패턴을 도시한 도면이고, 도 5b는 도 3 및 도 4에 도시된 제2 얼라인 패턴을 도시한 도면이다.
제1 얼라인 패턴(AP1)은 십자 형상을 가질 수 있다. 제2 얼라인 패턴(AP2)은 제1 얼라인 패턴(AP1)이 정렬될 수 있는 형상을 가질 수 있다. 예를 들어, 제2 얼라인 패턴(AP2)은 제1 얼라인 패턴(AP1)의 주변에 배치되는 4 개의 사각 형상을 포함할 수 있다.
도 5a 및 도 5b를 통해 설명한 제1 및 제2 얼라인 패턴들(AP1, AP2)의 형상은 일 예로 제시한 것을 뿐, 제1 및 제2 얼라인 패턴들(AP1, AP2)의 형상은 다양하게 변형될 수 있다. 예를 들어, 제1 및 제2 얼라인 패턴들(AP1, AP2)의 형상은 서로 뒤바뀔 수 있다. 또한, 제1 얼라인 패턴(AP1)은 원형 또는 다각형 형상을 가질 수도 있고, 제2 얼라인 패턴(AP2)은 원형 또는 다각형의 제1 얼라인 패턴(AP1)과 정렬될 수 있는 형상이라면 다양한 형상을 가질 수 있다. 예를 들어, 평면 상에서 제2 얼라인 패턴(AP2)은 제1 얼라인 패턴(AP1)과 중첩하지 않는 형상을 가질 수 있다.
도 6은 본 발명의 일 실시예에 따른 하나의 화소의 등가 회로도를 도시한 회로도이다.
도 6을 참조하면, 화소(PX)는 복수의 신호 라인들과 연결될 수 있다. 본 실시예에서는 신호 라인들 중 스캔 라인(SL), 데이터 라인(DL), 제1 전원 라인(PL1), 및 제2 전원 라인(PL2)을 예시적으로 도시하였다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 화소(PX)는 다양한 신호 라인들에 추가적으로 연결될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
화소(PX)는 영상 표시 소자(ED) 및 화소 회로(PXC)를 포함할 수 있다. 화소 회로(PXC)는 제1 박막 트랜지스터(TR1), 커패시터(CAP), 및 제2 박막 트랜지스터(TR2)를 포함할 수 있다.
제1 박막 트랜지스터(TR1)는 화소(PX)의 온-오프를 제어하는 스위칭 트랜지스터일 수 있다. 제1 박막 트랜지스터(TR1)는 스캔 라인(SL)을 통해 전달된 게이트 신호에 응답하여 데이터 라인(DL)을 통해 전달된 데이터 신호를 전달 또는 차단할 수 있다.
커패시터(CAP)는 제1 박막 트랜지스터(TR1)와 제1 전원 라인(PL1)에 연결된다. 커패시터(CAP)는 제1 박막 트랜지스터(TR1)로부터 전달된 데이터 신호와 제1 전원 라인(PL1)에 인가된 제1 전원전압(ELVDD) 사이의 차이에 대응하는 전하량을 충전한다.
제2 박막 트랜지스터(TR2)는 제1 박막 트랜지스터(TR1), 커패시터(CAP), 및 영상 표시 소자(ED)에 연결된다. 제2 박막 트랜지스터(TR2)는 커패시터(CAP)에 저장된 전하량에 대응하여 영상 표시 소자(ED)에 흐르는 구동전류를 제어한다. 커패시터(CAP)에 충전된 전하량에 따라 제2 박막 트랜지스터(TR2)의 턴-온 시간이 결정될 수 있다. 제2 박막 트랜지스터(TR2)는 턴-온 시간 동안 제1 전원 라인(PL1)을 통해 전달된 제1 전원전압(ELVDD)을 영상 표시 소자(ED)에 제공한다.
영상 표시 소자(ED)는 제2 박막 트랜지스터(TR2)와 제2 전원 라인(PL2) 에 연결된다. 영상 표시 소자(ED)는 제2 박막 트랜지스터(TR2)를 통해 전달된 신호와 제2 전원 라인(PL2)을 통해 수신된 제2 전원전압(ELVSS) 사이의 차이에 대응하는 전압으로 발광한다.
영상 표시 소자(ED)는 발광 물질을 포함한다. 영상 표시 소자(ED)는 발광 물질에 대응하는 컬러의 광을 생성할 수 있다. 영상 표시 소자(ED)에서 생성된 광의 컬러는 적색, 녹색, 청색, 및 백색 중 어느 하나일 수 있다.
제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 N 타입의 박막 트랜지스터 또는 P타입의 박막 트랜지스터일 수 있다. 또한, 본 발명의 다른 일 실시예에서 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2) 중 적어도 하나는 N타입의 박막 트랜지스터 다른 하나는 P 타입의 박막 트랜지스터일 수 있다.
도 7a는 본 발명의 일 실시예에 따른 화소의 단면도를 도시한 단면도이다.
도 6 및 도 7a를 참조하면, 영상 표시 소자(ED)가 초소형 엘이디 소자(ED1)인 경우를 도시한 것이다. 초소형 엘이디 소자(ED1)는 수 나노 미터 내지 수백 마이크로 미터 사이의 크기를 갖는 단위의 크기를 갖는 엘이디 소자일 수 있다. 다만, 초소형 엘이디 소자(ED1)의 크기는 일 예로 기재한 것일 뿐, 초소형 엘이디 소자(ED1)의 크기가 상기 수치 범위에 한정되는 것은 아니다.
도 7a에는 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2) 및 초소형 엘이디 소자(ED1)의 단면도가 도시되었다.
제1 박막 트랜지스터(TR1)는 제1 제어 전극(CE1), 제1 입력 전극(IE1), 제1 출력 전극(OE1), 및 제1 반도체 패턴(SP1)을 포함할 수 있다. 제2 박막 트랜지스터(TR2)는 제2 제어 전극(CE2), 제2 입력 전극(IE2), 제2 출력 전극(OE2), 및 제2 반도체 패턴(SP2)을 포함할 수 있다.
제1 제어 전극(CE1) 및 제2 제어 전극(CE2)은 베이스층(BL) 위에 배치될 수 있다. 제1 제어 전극(CE1) 및 제2 제어 전극(CE2)은 금속 물질을 포함할 수 있다.
제1 절연층(L1)은 베이스층(BL) 위에 배치되며, 제1 제어 전극(CE1) 및 제2 제어 전극(CE2)을 커버할 수 있다. 즉, 제1 제어 전극(CE1) 및 제2 제어 전극(CE2)은 제1 절연층(L1)과 베이스층(BL) 사이에 배치될 수 있다.
제1 절연층(L1) 위에는 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)이 배치될 수 있다. 단면상에서 제1 반도체 패턴(SP1)은 제1 제어 전극(CE1)과 이격되어 배치되고, 단면상에서 제2 반도체 패턴(SP2)은 제2 제어 전극(CE2)과 이격되어 배치될 수 있다.
제1 및 제2 반도체 패턴들(SP1, SP2) 각각은 반도체 물질을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2)은 서로 동일한 반도체 물질을 포함할 수도 있고, 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2)은 서로 상이한 반도체 물질을 포함할 수 있다. 상기 반도체 물질은 예를 들어, 비정질 실리콘, 다결정 실리콘, 단결정 실리콘, 산화물 반도체, 및 화합물 반도체 중 적어도 어느 하나를 포함할 수 있다.
제1 반도체 패턴(SP1) 위에는 제1 입력 전극(IE1) 및 제1 출력 전극(OE1)이 배치되고, 제2 반도체 패턴(SP2) 위에는 제2 입력 전극(IE2) 및 제2 출력 전극(OE2)이 배치될 수 있다.
제2 절연층(L2)은 제1 절연층(L1) 위에 배치되며, 제1 및 제2 반도체 패턴들(SP1, SP2), 제1 및 제2 입력 전극들(IE1, IE2), 및 제1 및 제2 출력 전극들(OE1, OE2)을 커버할 수 있다. 즉, 제1 절연층(L1)과 제2 절연층(L2) 사이에는 제1 및 제2 반도체 패턴들(SP1, SP2), 제1 및 제2 입력 전극들(IE1, IE2), 및 제1 및 제2 출력 전극들(OE1, OE2)이 배치될 수 있다.
제2 절연층(L2) 위에는 제3 절연층(L3)이 배치될 수 있다. 예를 들어, 제1 절연층(L1) 및 제2 절연층(L2)은 무기물을 포함할 수 있고, 제3 절연층(L3)은 유기물을 포함할 수 있다. 제3 절연층(L3)은 평탄면을 제공할 수 있다.
제3 절연층(L3) 위에는 제1 출력 전극(OE1)과 제2 제어 전극(CE2)을 연결하는 연결 전극(CCE)이 배치될 수 있다. 제2 및 제3 절연층들(L2, L3)에는 관통홀이 제공되고, 상기 관통홀에 의해 제1 출력 전극(OE1)이 노출될 수 있다. 연결 전극(CCE)은 노출된 제1 출력 전극(OE1)에 전기적으로 연결될 수 있다. 제1 내지 제3 절연층들(L1, L2, L3)에는 관통홀이 제공되고, 상기 관통홀에 의해 제2 제어 전극(CE2)이 노출될 수 있다. 연결 전극(CCE)은 노출된 제2 제어 전극(CE2)에 전기적으로 연결될 수 있다.
제3 절연층(L3) 위에는 제1 전극(E1)이 배치될 수 있다. 제2 및 제3 절연층들(L2, L3)에는 관통홀이 제공되고, 상기 관통홀에 의해 제2 출력 전극(OE2)이 노출될 수 있다. 제1 전극(E1)은 노출된 제2 출력 전극(OE2)에 전기적으로 연결될 수 있다.
제3 절연층(L3) 위에는 제2 전극(E2)이 배치될 수 있다. 제2 전극(E2)은 도시되지 않았으나, 제2 전원 라인(PL2, 도 6 참조)에 전기적으로 연결될 수 있다. 즉, 제2 전극(E2)에는 제2 전원전압(ELVSS)이 제공될 수 있다.
연결 전극(CCE), 제1 전극(E1) 및 제2 전극(E2)은 동일한 도전 물질을 포함할 수 있다. 예를 들어, 상기 도전 물질은 인듐아연 산화물(IZO), 인듐주석 산화물(ITO), 인듐갈륨 산화물(IGO), 인듐아연갈륨 산화물(IGZO), 및 이들의 혼합물/화합물 중 적어도 어느 하나를 포함할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 상기 도전 물질은 금속 물질일 수 있고, 상기 금속 물질은 예컨대, 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다.
제1 전극(E1) 및 제2 전극(E2) 위에는 초소형 엘이디 소자(ED1)가 배치될 수 있다. 초소형 엘이디 소자(ED1)는 제1 전극(E1) 및 제2 전극(E2)에 전기적으로 연결될 수 있다. 화소 발광 영역(PXA)은 초소형 엘이디 소자(ED1)가 배치된 영역과 대응되어 영역으로 정의될 수 있다.
도 7b는 본 발명의 일 실시예에 따른 화소의 단면도를 도시한 단면도이다. 도 7b를 설명함에 있어서, 도7a에서 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고, 이에 대한 설명은 생략된다.
도 6 및 도 7b를 참조하면, 영상 표시 소자(ED)가 발광 소자(ED2)인 경우를 도시한 것이다. 발광 소자(ED2)는 예를 들어, 유기 발광 소자일 수 있다.
발광 소자(ED2)는 제1 전극(E1a), 발광층(EM) 및 제2 전극(E2a)을 포함할 수 있다.
제1 전극(E1a)은 제3 절연층(L3)위에 배치될 수 있다. 제2 및 제3 절연층들(L2, L3)에는 관통홀이 제공되고, 상기 관통홀에 의해 제2 출력 전극(OE2)이 노출될 수 있다. 제1 전극(E1a)은 노출된 제2 출력 전극(OE2)에 전기적으로 연결될 수 있다.
제3 절연층(L3) 위에는 제4 절연층(L4)이 배치될 수 있다. 제4 절연층(L4)은 제1 전극(E1a)의 일부분을 커버하고, 제1 전극(E1a)의 다른 일부분을 노출시킬 수 있다. 제4 절연층(L4)은 화소 정의막일 수 있다. 제4 절연층(L4)에 의해 노출된 제1 전극(E1a)에 대응하여 화소 발광 영역(PXA)이 정의될 수 있다.
발광층(EM)은 제1 전극(E1a) 위에 배치된다. 발광층(EM)은 발광 물질을 포함할 수 있다. 예를 들어, 발광층(EM)은 적색, 녹색, 또는 청색을 발광하는 물질들 중 적어도 어느 하나의 물질을 포함할 수 있으며, 형광 물질 또는 인광 물질을 포함할 수 있다. 발광층(EM)은 제1 전극(E1a) 및 제2 전극(E2a) 사이의 전위 차이에 응답하여 광을 발광할 수 있다.
제2 전극(E2a)은 발광층(EM) 위에 배치된다. 제2 전극(E2a)은 제1 전극(E1a)과 마주할 수 있다. 제2 전극(E2a)은 도 6의 제2 전원 라인(PL2)에 전기적으로 연결될 수 있다. 발광 소자(ED2)는 제2 전극(E2a)을 통해 제2 전원전압(ELVSS)을 수신할 수 있다.
제2 전극(E2a)은 투과형 도전 물질 또는 반 투과형 도전 물질을 포함할 수 있다. 이에 따라, 발광층(EM)에서 생성된 광은 제2 전극(E2a)을 통해 용이하게 출광될 수 있다.
한편, 도시되지 않았으나, 발광 소자(ED2)는 발광층(EM)과 제1 전극(E1a) 사이 및 발광층(EM)과 제2 전극(E2a) 사이 중 적어도 어느 하나에 배치되는 적어도 하나의 유기층 또는 적어도 하나의 무기층을 더 포함할 수 있다. 상기 유기층 또는 상기 무기층은 제1 전극(E1a)과 제2 전극(E2a)으로부터 발광층(EM)에 유입되는 전하들 또는 전자들의 이동을 제어하여 발광 소자(ED2)의 광 효율 및 수명을 향상시킬 수 있다.
도 8a 내지 도 8k는 본 발명의 일 실시예에 따른 표시 모듈의 제조 공정 중 일부를 도시한 단면도들이다. 도 8a 내지 도 8k는 도 7a에서 설명된 화소를 갖는 표시 모듈의 제조 공정을 개략적으로 도시한 것이다.
도 8a를 참조하면, 캐리어 기판(STG1) 위에 베이스층(BL)을 형성한다. 캐리어 기판(STG1)은 예를 들어 글라스 기판일 수 있다.
베이스층(BL)에는 표시 영역(DAB) 및 패드 영역(PDA)이 정의될 수 있다. 베이스층(BL)의 표시 영역(DAB) 및 패드 영역(PDA) 위에 회로층(CLL)을 형성한다. 회로층(CLL)은 복수의 도전층들, 복수의 절연층들 및 반도체층을 포함할 수 있다. 예를 들어, 복수의 도전층들은 제1 제어 전극(CE1), 제1 입력 전극(IE1), 제1 출력 전극(OE1), 제2 제어 전극(CE2), 제2 입력 전극(IE2), 제2 출력 전극(OE2), 배선층(LL), 및 도전층(CDL)을 포함할 수 있다. 복수의 절연층들은 제1 내지 제3 절연층들(L1, L2, L3)을 포함할 수 있다. 반도체층은 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)을 포함할 수 있다.
배선층(LL)은 도전층(CDL)과 동일한 공정을 통해 형성되어, 도전층(CDL)과 동일한 물질을 포함하는 층일 수 있다. 다만, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 본 발명의 일 실시예에서, 배선층(LL)은 제1 제어 전극(CE1)과 동일한 공정을 통해 형성되어, 제1 제어 전극(CE1)과 동일한 물질을 포함하는 층일 수 있다. 또한, 본 발명의 일 실시예에서, 배선층(LL)은 제1 입력 전극(IE1)과 동일한 공정을 통해 형성되어, 제1 입력 전극(IE1)과 동일한 물질을 포함하는 층일 수 있다.
회로층(CCL)의 상면에 제1 마스크층(MPL)을 형성한다. 제1 마스크층(MPL)은 고분자층일 수 있다. 예를 들어, 제1 마스크층(MPL)은 광 또는 열에 노출되어 내성이 변화하는 포토레지스트층일 수 있다.
도 8b를 참조하면, 제1 마스크층(MPL, 도 8a 참조)을 패터닝하여 제1 마스크 패턴(MP1)을 형성한다. 예를 들어, 패드 영역(PDA) 위에 배치된 제1 마스크층(MPL)의 적어도 일부를 제거하여, 제1 마스크 패턴(MP1)을 형성할 수 있다. 제1 마스크 패턴(MP1)은 포토레지스트 패턴일 수 있다.
도 8c를 참조하면, 제1 마스크 패턴(MP1)을 이용하여, 배선층(LL) 및 베이스층(BL)에 홀들을 형성할 수 있다. 배선층(LL) 및 베이스층(BL)에 홀들을 형성하기 위해 습식 식각 공정 또는 건식 식각 공정이 이용될 수 있다.
패드 영역(PDA)에는 제1 패드 영역(PD1), 벤딩 영역(BA) 및 제2 패드 영역(PD2)이 정의될 수 있다. 제1 패드 영역(PD1)과 제2 패드 영역(PD2) 사이에는 벤딩 영역(BA)이 정의될 수 있다.
제1 마스크 패턴(MP1)을 이용하여, 제1 패드 영역(PD1)에 제1 컨택홀(CTH1), 제2 패드 영역(PD2)에 제2 컨택홀(CTH2)을 형성하고, 벤딩 영역(BA)의 적어도 일부를 제거할 수 있다.
제1 컨택홀(CTH1)은 제1 홀(HL1) 및 제2 홀(HL2)에 의해 정의되고, 제2 컨택홀(CTH2)은 제3 홀(HL3) 및 제4 홀(HL4)에 의해 정의될 수 있다. 평면 상에서 제1 홀(HL1) 및 제2 홀(HL2)은 서로 중첩하고, 제3 홀(HL3) 및 제4 홀(HL4)은 서로 중첩할 수 있다. 벤딩 영역(BA)에는 벤딩홀(BH)이 정의될 수 있다.
도 8d를 참조하면, 패드 영역(PDA)에 배치된 제1 마스크 패턴(MP1)의 평면도를 도시한 것이다. 이해의 편의를 돕기 위해, 제1 마스크 패턴(MP1)에 의해 형성된 제1 컨택홀(CTH1), 제2 컨택홀(CTH2) 및 벤딩홀(BH)의 도면 부호도 함께 기재하였다.
즉, 벤딩홀(BH)은 벤딩 영역(BA)에서 제거된 일부분과 대응하는 영역일 수 있다. 벤딩 영역(BA)의 벤딩홀(BH) 주변부에는 제거되지 않은 부분이 있을 수 있다. 벤딩홀(BH) 주변에 제거되지 않은 부분을 잔여부(RP)라 명칭한다. 잔여부(RP)에 의해 제1 패드 영역(PD1)과 제2 패드 영역(PD2)이 서로 연결된 상태를 유지할 수 있다.
다시 도 8c를 참고하면, 제1 컨택홀(CTH1), 제2 컨택홀(CTH2) 및 벤딩홀(BH)을 형성한 후, 제1 마스크 패턴(MP1)을 제거한다. 제1 마스크 패턴(MP1)을 제거한 이후, 회로층(CCL) 위에 제2 마스크층(미도시)를 형성한다. 상기 제2 마스크층은 도 8a에 도시된 제1 마스크 층(MPL)과 실질적으로 동일한 형태로 제공될 수 있다. 상기 제2 마스크층은 고분자층일 수 있다. 예를 들어, 상기 제2 마스크층은 광 또는 열에 노출되어 내성이 변화하는 포토레지스트층일 수 있다.
도 8e를 참조하면, 상기 제2 마스크층을 패터닝하여 제2 마스크 패턴(MP2)을 형성한다. 예를 들어, 표시 영역(DAB) 및 패드 영역(PDA) 위에 배치된 제2 마스크층의 적어도 일부를 제거하여, 제2 마스크 패턴(MP2)을 형성할 수 있다. 제2 마스크 패턴(MP2)은 포토레지스트 패턴일 수 있다.
제2 마스크 패턴(MP2)을 이용하여, 배선층(LL) 및 도전층(CDL)을 패터닝한다. 도전층(CDL, 도 8c 참고)을 패터닝하여 연결 전극(CCE), 제1 전극(E1) 및 제2 전극(E2)을 형성할 수 있다. 연결 전극(CCE), 제1 전극(E1) 및 제2 전극(E2)을 형성하기 위해 습식 식각 공정이 이용될 수 있다. 다만, 이는 예시적인 것으로 건식 식각 공정이 이용될 수도 있다.
또한, 배선층(LL, 도 8c 참고)을 패터닝하여 배선들(LNS) 및 패드들(PDS)을 형성할 수 있다. 배선층(LL)은 배선들(LNS) 및 패드들(PDS)을 포함할 수 있다. 도 8f를 참조하면, 패드 영역(PDA)에 배치된 제2 마스크 패턴(MP2)의 평면도를 도시한 것이다.
평면 상에서 제2 마스크 패턴(MP2)은 평면 상에서 배선층(LL, 도 8c 참고)의 배선들(LNS) 및 패드들(PDS)의 형상과 대응하는 형상을 가질 수 있다. 이해의 편의를 돕기 위해, 제2 마스크 패턴(MP2)에 의해 형성된 배선들(LNS) 및 패드들(PDS)의 도면 부호도 함께 기재하였다.
이하, 도 8g, 도 8h, 도 8i 및 도 8j에서는 동일 평면 상에 배치되지 않은 일부분을 점선으로 도시하였다. 예를 들어, 벤딩 영역(BA)에 도시된 점선은 앞서 도 8d에서 설명된 잔여부(RP)일 수 있다.
도 8g를 참조하면, 제2 마스크 패턴(MP2, 도 8f 참조)을 제거한 후, 제1 전극(E1)과 제2 전극(E2)에 초소형 엘이디 소자(ED1)를 전사(transfer)한다. 예를 들어, 다수의 초소형 엘이디 소자들을 동시에 전사할 수도 있고, 단일의 초소형 엘이디 소자를 전사할 수도 있다.
초소형 엘이디 소자(ED1)를 제1 전극(E1)과 제2 전극(E2)에 전사하는 방법에는 직접 전사 방법 및 인쇄 전사 방법이 있을 수 있다. 직접 전사 방법은 초소형 엘이디 소자(ED1)를 제1 전극(E1)과 제2 전극(E2)에 직접 이송시키는 방법일 수 있다. 인쇄 전사 방법은 초소형 엘이디 소자(ED1)를 정전 헤드, 평면 스탬프 또는 롤 스탬프를 활용하여, 제1 전극(E1)과 제2 전극(E2)에 이송시키는 방법일 수 있다.
도 8h를 참조하면, 베이스층(BL)을 벤딩 지그(STG2)로 이동시킨다. 도시되지 않았으나, 회로층(CLL) 위에는 회로층(CLL)을 보호하는 보호 필름(미도시)이 더 제공될 수 있다.
제1 컨택홀(CTH1) 및 제2 컨택홀(CTH2)이 중첩하도록 베이스층(BL)의 벤딩 영역(BA)을 벤딩할 수 있다.
벤딩된 후, 제1 패드 영역(PD1) 아래에 배치된 제2 패드 영역(PD2)은 서브 베이스층(SBL, 도 3 참조)이라 명칭 될 수 있고, 제2 패드 영역(PD2)의 베이스층(BL) 위에 배치된 배선층(LL)은 서브 베이스층(SBL, 도 3 참조)이라 명칭 될 수 있다.
도 8i 및 도 8j를 참조하면, 평면 상에서 중첩하는 제1 컨택홀(CTH1)과 제2 컨택홀(CTH2)로 전도성 물질(CI)을 제공한다. 전도성 물질(CI)은 예를 들어, 전도성 잉크 또는 전도성 페이스트일 수 있다. 상기 전도성 잉크 및 상기 전도성 페이스트 각각은 전도성 입자를 포함할 수 있다. 예를 들어, 상기 전도성 입자는 유기 금속 착물, 금속 분말 또는 무기 화합물일 수 있으며, 예를 들어, 구리, 카본, 그래핀, 금, 실리콘, 백금, 또는 양자점일 수 있으나, 이에 제한되는 것은 아니다.
제1 컨택홀(CTH1) 및 제2 컨택홀(CTH2) 내에 전도성 물질(CI)을 제공한 후, 전도성 물질(CI)을 경화하여 도전부(CP)를 형성한다. 상기 경화는 열 경화, 건조형 경화, 또는 UV 경화일 수 있으며, 이에 제한되는 것은 아니다.
도전부(CP)는 배선들(LNS) 및 배선들(LNS)에 일대일 대응하는 패드들(PDS)을 전기적으로 연결할 수 있다. 제1 컨택홀(CTH1) 내에 배치된다는 것은 제1 컨택홀(CTH1)에 의해 정의된 빈 공간을 충전하는 것을 의미할 수 있다.
본 발명의 일 실시예에 따르면, 연결하는 대상(예를 들어, 배선들(LNS)과 패드들(PDS))을 형성한 후, 도전부(CP)를 형성한다. 따라서, 배선들(LNS)의 상면 중 적어도 일부는 도전부(CP)의 일부분(CPP)에 의해 커버될 수 있다. 배선들(LNS)과 도전부(CP)의 컨택 면적이 증가하기 때문에 컨택이 보다 안정적일 수 있다. 또한, 배선들(LNS)과 도전부(CP) 사이의 컨택 저항이 감소될 수 있다. 또한, 본 발명의 다른 일 실시예에서, 패드들(PDS)의 일 부분도 도전부(CP)의 일부분에 의해 커버되는 형상을 가질 수 있다.
벤딩 영역(BA)은 그라인더(GRD)에 의해 그라인딩 될 수 있다. 다만 이는 일 예로 도시한 것일 뿐, 벤딩 영역(BA)은 레이저에 의해 제거되거나, 나이프에 의해 제거될 수도 있다.
도 8k를 참조하면, 베이스층(BL)의 배면에 회로 부재(CM)를 제공한다. 회로 부재(CM)와 패드들(PDS)을 전기적으로 연결하기 위해, 회로 부재(CM)와 패드들(PDS) 각각에는 전도성 물질이 인쇄될 수 있다. 따라서, 회로 부재(CM)와 패드들(PDS)을 연결하는 연결 도전부(CCP)가 형성될 수 있다.
본 발명의 일 실시예에서, 회로 부재(CM)가 제공되기 전에 벤딩 영역(BA, 도 8j 참고)을 먼저 제거하는 것을 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 도 8k에 도시된 공정 이후에 벤딩 영역(BA)을 제거할 수도 있다.
도 9a 내지 도 9c는 본 발명의 일 실시예에 따른 표시 모듈의 제조 공정 중 일부를 도시한 단면도들이다.
도 8a 및 도 9a를 참조하면, 제1 마스크층(MPL)을 패터닝하여 제1 마스크 패턴(MP1a)을 형성한다. 예를 들어, 패드 영역(PDA) 위에 배치된 제1 마스크층(MPL)의 적어도 일부 및 표시 영역(DAB)에 배치된 제1 마스크층(MPL)의 적어도 일부를 제거하여, 제1 마스크 패턴(MP1a)을 형성할 수 있다.
제1 마스크 패턴(MP1a)은, 예를 들어, 하프톤 마스크에 의해 형성될 수 있다. 따라서, 표시 영역(DAB) 및 패드 영역(PDA)에서 제1 마스크층(MPL)의 두께 방향의 일부가 제거될 수 있다. 따라서, 표시 영역(DAB)의 도전층(CDL)은 노출되지 않을 수 있다. 제1 마스크층(MPL)에서 두께 방향의 일부가 제거되고 남은 부분(MP1a-h, MP1a-ha)을 도 9a에 표시하였다. 예를 들어, 제1 마스크층(MPL)이 두께 방향에서 완전히 제거된 부분은 도 8d에 도시된 제1 마스크 패턴(MP1)이 배치되지 않은 부분에 대응할 수 있다. 또한, 패드 영역(PDA)에서 제1 마스크층(MPL)의 일부가 제거되고 남은 부분(MP1a-ha)은 도 8f에 도시된 제2 마스크 패턴(MP2)이 배치되지 않은 부분의 일부와 대응할 수 있다.
제1 마스크 패턴(MP1a)을 이용하여, 제1 패드 영역(PD1)에 제1 컨택홀(CTH1), 제2 패드 영역(PD2)에 제2 컨택홀(CTH2)을 형성하고, 벤딩 영역(BA)에 벤딩홀(BH)을 형성할 수 있다.
도 9b를 참조하면, 제1 마스크 패턴(MP1a, 도 9a 참조)을 에싱하여, 제2 마스크 패턴(MP2a)을 형성한다. 패드 영역(PA)에서 제2 마스크 패턴(MP2a)은 도 8f에 도시된 제2 마스크 패턴(MP2)에 대응될 수 있다.
도 9c를 참조하면, 제2 마스크 패턴(MP2a)을 이용하여, 배선층(LL, 도 9b 참고) 및 도전층(CDL, 도 9b 참고)을 패터닝한다. 도전층(CDL)을 패터닝하여 연결 전극(CCE), 제1 전극(E1) 및 제2 전극(E2)을 형성할 수 있다. 또한, 배선층(LL)을 패터닝 하여, 배선들(LNS) 및 패드들(PDS)을 형성할 수 있다. 배선층(LL)은 배선들(LNS) 및 패드들(PDS)을 포함할 수 있다.
이후의 후속 공정은 앞서 설명된 도 8g 내지 도 8k를 통해 설명되었으므로 생략된다.
도 10a 내지 도 10c는 본 발명의 일 실시예에 따른 표시 모듈의 제조 공정 중 일부를 도시한 단면도들이다.
도 8a 및 도 10a를 참조하면, 제1 마스크층(MPL)을 패터닝하여 제1 마스크 패턴(MP1b)을 형성한다. 예를 들어, 패드 영역(PDA) 위에 배치된 제1 마스크층(MPL)의 적어도 일부 및 표시 영역(DAB)에 배치된 제1 마스크층(MPL)의 적어도 일부를 제거하여, 제1 마스크 패턴(MP1a)을 형성할 수 있다.
제1 마스크 패턴(MP1b)은 예를 들어, 하프톤 마스크에 의해 형성될 수 있다. 표시 영역(DAB) 및 패드 영역(PDA)에서 제1 마스크층(MPL)에서 두께 방향의 일부가 제거될 수 있다. 따라서, 표시 영역(DAB)의 도전층(CDL) 및 벤딩 영역(BA)의 배선층(LL)은 노출되지 않을 수 있다. 제1 마스크층(MPL)에서 두께 방향의 일부가 제거되고 남은 부분(MP1b-h, MP1b-ha)을 도 10a에 표시하였다.
도 10a 및 도 10b를 참조하면, 제1 마스크 패턴(MP1b)을 이용하여, 제1 패드 영역(PD1)에 제1 컨택홀(CTH1), 제2 패드 영역(PD2)에 제2 컨택홀(CTH2)을 형성한다. 이 후, 제1 마스크 패턴(MP1b)을 에싱하고, 에싱된 마스크 패턴을 이용하여, 배선층(LL) 및 도전층(CDL)을 패터닝한다. 도전층(CDL)을 패터닝하여 연결 전극(CCE), 제1 전극(E1) 및 제2 전극(E2)을 형성할 수 있다. 또한, 벤딩 영역(BA)의 배선층(LL) 및 벤딩 영역(BA)의 베이스층(BLa)의 일부도 제거할 수 있다. 베이스층(BLa)의 벤딩 영역(BA)에서의 제1 두께(TN1)는 제1 패드 영역(PD1) 및 제2 패드 영역(PD2) 각각의 베이스층(BLa)의 제2 두께(TN2)보다 작을 수 있다.
도 10c를 참조하면, 베이스층(BLa)을 벤딩 지그(STG2)로 이동시킨다. 제1 컨택홀(CTH1) 및 제2 컨택홀(CTH2)이 중첩하도록 벤딩 영역(BA)을 벤딩할 수 있다.
본 발명의 일 실시예에 따르면, 벤딩 영역(BA)에서의 제1 두께(TN1, 도 10b 참조)는 제1 패드 영역(PD1) 및 제2 패드 영역(PD2) 각각의 베이스층(BLa)의 제2 두께(TN2, 도 10b 참조)보다 작기 때문에 벤딩 영역(BA)의 벤딩이 보다 용이할 수 있다.
도 11a 내지 도 11c는 본 발명의 일 실시예에 따른 표시 모듈의 제조 공정 중 일부를 도시한 단면도들이다.
도 8a 및 도 11a를 참조하면, 제1 마스크층(MPL)을 패터닝하여 제1 마스크 패턴(MP1c)을 형성한다. 예를 들어, 패드 영역(PDA) 위에 배치된 제1 마스크층(MPL)의 적어도 일부를 제거하여, 제1 마스크 패턴(MP1c)을 형성할 수 있다. 예를 들어, 제1 패드 영역(PD1) 및 제2 패드 영역(PD2) 위에 배치된 제1 마스크층(MPL)의 적어도 일부가 제거될 수 있다.
제1 마스크 패턴(MP1c)을 이용하여, 제1 패드 영역(PD1)에 제1 컨택홀(CTH1), 제2 패드 영역(PD2)에 제2 컨택홀(CTH2)을 형성한다. 제1 컨택홀(CTH1) 및 제2 컨택홀(CTH2)을 형성한 후, 제1 마스크 패턴(MP1c)을 제거한다.
이후, 회로층(CCL) 위에 제2 마스크층(미도시)를 형성한다. 상기 제2 마스크층은 도 8a에 도시된 제1 마스크 층(MPL)과 실질적으로 동일한 형태로 제공될 수 있다.
도 11b를 참조하면, 상기 제2 마스크층을 패터닝하여 제2 마스크 패턴(MP2c)을 형성한다. 예를 들어, 표시 영역(DAB) 및 패드 영역(PDA) 위에 배치된 제2 마스크층의 적어도 일부를 제거하여, 제2 마스크 패턴(MP2c)을 형성할 수 있다. 제2 마스크 패턴(MP2c)은 포토레지스트 패턴일 수 있다.
제2 마스크 패턴(MP2c)을 이용하여, 배선층(LL) 및 도전층(CDL)을 패터닝한다. 도전층(CDL)을 패터닝하여 연결 전극(CCE), 제1 전극(E1) 및 제2 전극(E2)을 형성할 수 있다. 또한, 배선층(LL)도 제2 마스크 패턴(MP2c)에 의해 패터닝될 수 있다.
도 11c를 참조하면, 제2 마스크 패턴(MP2c, 도 11b 참조)을 제거한 후, 베이스층(BL)의 벤딩 영역(BA)을 하프 커팅한다. 예를 들어, 베이스층(BL)은 레이저(LS)에 의해 하프 커팅될 수도 있고, 나이프에 의해 하프 커팅될 수도 있다. 상기 하프 커팅이란, 베이스층(BL)의 두께의 전체를 커팅하는 것이 아니라, 베이스층(BL)의 두께의 일부를 커팅하는 것을 의미한다.
벤딩 영역(BA)의 베이스층(BL)이 하프 커팅됨에 따라, 베이스층(BL)의 벤딩이 보다 용이할 수 있다.
도 12는 본 발명의 일 실시예에 따른 표시 모듈의 제조 공정 중 일부를 도시한 단면도이다.
도 11c에서는 베이스층(BL)의 상면이 하프 커팅되었으나, 도 12에서는 베이스층(BL)의 하면이 하프 커팅될 수 있다.
도 13a 내지 도 13d는 본 발명의 일 실시예에 따른 표시 모듈의 제조 공정 중 일부를 도시한 단면도들이고, 도 13e는 본 발명의 일 실시예에 따른 베이스층의 평면도이고, 도 13f는 13e에 도시된 II-II`을 따라 절단한 단면도이다.
도 13a를 참조하면, 캐리어 기판(STG) 위에 예비 베이스층(BBL)을 형성한다. 예비 베이스층(BBL)은 플렉서블리티(Flexiblility)를 확보하기 위한 물질을 포함할 수 있다. 예를 들어, 예비 베이스층(BBL)은 앞서 도 3에서 설명된 베이스층(BL, 도 3 참조)과 동일한 물질을 포함할 수 있다.
도 13b를 참조하면, 예비 베이스층(BBL) 위에 회로층(CLL)을 형성한다. 회로층(CLL)은 복수의 도전층들, 복수의 절연층들 및 반도체층을 포함할 수 있다.
도 13c를 참조하면, 예비 베이스층(BBL)과 회로층(CCL)에 컨택홀(CTH) 및 경계 컨택홀(BCTH)을 형성한다. 컨택홀(CTH)과 경계 컨택홀(BCTH)은 동시에 형성될 수 있다.
컨택홀(CTH)은 도 4에서 설명된 제1 홀(HL1) 및 제2 홀(HL2)을 포함할 수 있다. 예비 베이스층(BBL)의 적어도 일부를 제거하여 경계 컨택홀(BCTH)을 형성하고, 경계 컨택홀(BCTH)에 의해 베이스층들(BLS1, BLS2, BLS3)이 구분될 수 있다. 또한, 경계 컨택홀(BCTH)이 형성됨에 따라, 연결부들(CBL, 도 13d 참조)이 형성될 수 있다.
도 13d를 참조하면, 경계 컨택홀(BCTH)을 사이에 두고 두 개의 베이스층들(BLS1, BLS2)은 서로 이격 될 수 있다. 베이스층들(BLS1, BLS2, BLS3) 각각은 하나의 표시 모듈을 구성할 수 있다.
경계 컨택홀(BCTH)은 평면 상에서, 두 개의 베이스층들(BLS1, BLS2) 및 두 개의 연결부들(CBL) 사이에 정의될 수 있다. 도 13c에서는 두 개의 베이스층들(BLS1, BLS2) 사이에 한 개의 경계 컨택홀(BCTH)이 형성되고, 두 개의 연결부들(CBL)이 배치된 구조를 일 예로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 본 발명의 다른 일 실시예에서, 경계 컨택홀(BCTH)은 복수로 제공될 수 있고, 복수로 제공된 경계 컨택홀들 사이에 연결부가 추가로 배치될 수 있다.
본 발명의 일 실시예에 따르면, 비표시 영역이 폭이 축소됨에 따라 표시 모듈 제작 공정 중 핸들링을 위한 영역도 감소될 수 있다. 연결부들(CBL)은 상기 핸들링을 위한 영역을 확보하기 위해 제공될 수 있다.
도 13e를 참조하면, 연결부들(CBL, 도 13d 참조)은 추후 공정에서 제거될 수 있다. 예를 들어, 연결부들(CBL)은 모따기 공정에 의해 제거될 수 있다. 연결부들(CBL)은 레이저에 의해 제거되거나, 나이프에 의해 제거될 수 있다.
따라서, 베이스층(BLS1)은 제1 방향(DR1)으로 연장된 제1 변들(SD1) 및 제2 방향(DR2)으로 연장된 제2 변들(SD2), 및 제1 변들(SD1) 중 어느 하나와 제2 변들(SD2) 중 어느 하나를 연결하는 연결변(CD)을 포함할 수 있다. 예를 들어, 연결부들(CNL)이 4개의 꼭지점과 인접한 부분에 모두 제공된 경우, 연결변(CD)은 4 개 일 수 있다. 또한, 본 발명의 다른 일 실시예에서, 연결부들(CNL)이 2 개의 꼭지점과 인접한 부분에만 제공된 경우, 연결변(CD)은 2 개 일 수도 있다.
도 13e에서는 연결변(CD)이 직선의 형상을 갖는 것을 예시적으로 도시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 연결변(CD)은 평면 상에서 곡선 형상을 가질 수도 있다.
도 13f는 도 13e의 II-II`을 따라 절단한 단면도이다. 베이스층(BL) 아래에는 회로 부재(CM)가 직접 배치되고, 회로 부재(CM)는 컨택홀(CTH) 내에 배치된 도전부(CP)를 통해 회로층(CLL)과 전기적으로 연결될 수 있다. 따라서, 비표시 영역의 폭이 감소될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
DD: 표시 장치 DM: 표시 모듈
BL: 베이스층 SBL: 서브 베이스층
LL: 배선층 SLL: 서브 배선층
IDL: 영상 표시 소자층 CM: 회로 부재
CL: 커버층 CP: 도전부

Claims (20)

  1. 캐리어 기판을 제공하는 단계;
    상기 캐리어 기판 위에 표시 영역 및 패드 영역이 정의된 베이스층을 형성하는 단계;
    상기 베이스층의 상기 표시 영역 및 상기 패드 영역 위에 배선층을 포함하는 회로층을 형성하는 단계;
    상기 패드 영역에 배치된 상기 회로층과 상기 베이스층에 컨택홀을 형성하는 단계;
    상기 회로층의 상면으로부터 상기 패드 영역에 형성된 상기 컨택홀로 전도성 물질을 제공하여 상기 베이스층을 관통하는 도전부를 형성하는 단계; 및
    상기 베이스층 아래에 상기 회로층과 전기적으로 연결되는 회로 부재를 제공하는 단계를 포함하고,
    상기 도전부의 일부분은 상기 배선층의 상면에 접촉되는 표시 모듈 제조 방법.
  2. 제1 항에 있어서,
    상기 베이스층의 패드 영역은 제1 패드 영역, 벤딩 영역 및 제2 패드 영역으로 정의되고,
    상기 컨택홀을 형성하는 단계는 상기 제1 패드 영역의 상기 회로층과 상기 베이스층에 제1 컨택홀을 형성하는 단계, 및 상기 제2 패드 영역의 상기 회로층과 상기 베이스층에 제2 컨택홀을 형성하는 단계를 포함하는 표시 모듈 제조 방법.
  3. 제2 항에 있어서,
    상기 벤딩 영역의 적어도 일부를 제거하는 단계; 및
    평면 상에서 상기 제1 컨택홀과 상기 제2 컨택홀이 중첩하도록 상기 벤딩 영역을 벤딩하는 단계를 더 포함하고,
    상기 도전부를 형성하는 단계는 상기 제1 컨택홀과 상기 제2 컨택홀로 상기 전도성 물질을 제공하여 형성하는 표시 모듈 제조 방법.
  4. 제3 항에 있어서,
    상기 회로층의 상면에 제1 마스크층을 형성하는 단계;
    상기 제1 마스크층을 패터닝하여 제1 마스크 패턴을 형성하는 단계;
    상기 제1 마스크 패턴을 이용하여 상기 제1 컨택홀 및 상기 제2 컨택홀을 형성하는고, 상기 벤딩 영역의 적어도 일부를 제거하는 단계;
    상기 회로층의 상면에 제2 마스크층을 형성하는 단계;
    상기 제2 마스크층을 패터닝하여 제2 마스크 패턴을 형성하는 단계; 및
    상기 제2 마스크 패턴을 이용하여 상기 회로층을 패터닝하는 단계를 더 포함하는 표시 모듈 제조 방법.
  5. 제3 항에 있어서,
    상기 회로층의 상면에 마스크층을 형성하는 단계;
    상기 마스크층을 패터닝하여 제1 마스크 패턴을 형성하는 단계;
    상기 제1 마스크 패턴을 이용하여 상기 제1 컨택홀 및 상기 제2 컨택홀을 형성하는 단계;
    상기 제1 마스크 패턴의 적어도 일부를 애싱하여 제2 마스크 패턴을 형성하는 단계; 및
    상기 제2 마스크 패턴을 이용하여 상기 회로층을 패터닝하는 단계를 더 포함하는 표시 모듈 제조 방법.
  6. 제3 항에 있어서,
    상기 벤딩하는 단계 이후, 상기 벤딩 영역의 적어도 일부를 그라인딩 하는 단계를 더 포함하는 표시 모듈 제조 방법.
  7. 제3 항에 있어서,
    상기 벤딩 영역의 적어도 일부를 제거하는 단계에서, 상기 베이스층의 상기 벤딩 영역에서의 제1 두께가 상기 베이스층의 상기 제1 패드 영역에서의 제2 두께보다 작도록 상기 벤딩 영역의 적어도 일부를 제거하는 표시 모듈 제조 방법.
  8. 제3 항에 있어서,
    상기 벤딩 영역의 적어도 일부를 제거하는 단계는 평면 상에서 상기 벤딩 영역 중 일부를 제거하고, 평면 상에서 상기 제1 패드 영역과 상기 제2 패드 영역은 제거되지 않은 상기 벤딩 영역에 의해 서로 연결된 표시 모듈 제조 방법.
  9. 제2 항에 있어서,
    상기 벤딩 영역의 상기 베이스층의 상면 또는 하면을 하프 컷팅하는 단계; 및
    평면 상에서 상기 제1 컨택홀과 상기 제2 컨택홀이 중첩하도록 상기 벤딩 영역을 벤딩하는 단계를 더 포함하고,
    상기 도전부를 형성하는 단계는 상기 제1 컨택홀과 상기 제2 컨택홀로 상기 전도성 물질을 제공하여 형성하는 표시 모듈 제조 방법.
  10. 제2 항에 있어서,
    상기 베이스층은 상기 제1 패드 영역에 배치된 제1 얼라인 패턴, 및 상기 제2 패드 영역에 배치된 제2 얼라인 패턴을 포함하고,
    상기 벤딩 영역을 벤딩하여, 상기 제2 얼라인 패턴이 상기 제1 얼라인 패턴에 정렬되도록 벤딩하는 단계를 더 포함하는 표시 모듈 제조 방법.
  11. 제1 항에 있어서,
    상기 베이스층은 제1 얼라인 패턴을 포함하고, 상기 회로 부재는 제2 얼라인 패턴을 포함하고,
    상기 제2 얼라인 패턴이 상기 제1 얼라인 패턴에 정렬되도록 상기 회로 부재를 상기 베이스층 배면에 배치시키는 단계를 더 포함하는 표시 모듈 제조 방법.
  12. 제1 항에 있어서,
    상기 베이스층은 복수로 제공되고, 상기 베이스층들을 형성하는 단계는,
    상기 캐리어 기판 위에 예비 베이스층을 형성하는 단계; 및
    상기 예비 베이스층을 적어도 일부를 제거하여 상기 베이스층들을 연결하는 연결부를 형성하는 단계를 포함하고, 상기 연결부를 형성하는 단계는 상기 컨택홀을 형성하는 단계와 동시에 진행되는 표시 모듈 제조 방법.
  13. 제12 항에 있어서,
    상기 연결부를 커팅하여 상기 베이스층들을 분리하는 단계를 더 포함하는 표시 모듈 제조 방법.
  14. 표시 영역 및 패드 영역이 정의되며, 상기 패드 영역에 제1 홀이 정의된 베이스층;
    상기 베이스층 위에 배치되며, 평면 상에서 상기 제1 홀과 대응하는 영역에 제2 홀이 정의된 배선층;
    상기 배선층 위에 배치되며, 상기 베이스층의 상기 표시 영역과 중첩하고, 상기 배선층에 전기적으로 연결된 영상 표시 소자층;
    상기 베이스층 아래에 배치된 회로 부재; 및
    상기 배선층의 상부로부터 상기 제1 홀 및 상기 제2 홀 내에 배치되어, 상기 배선층과 상기 회로 부재를 전기적으로 연결하는 도전부를 포함하고,
    상기 도전부는 상기 배선층의 상기 상부의 일부분 및 상기 제2 홀을 정의하는 상기 배선층의 측면과 접촉하는 표시 모듈.
  15. 제14 항에 있어서,
    상기 베이스층 아래에 배치되며, 평면 상에서 상기 제2 홀과 대응하는 영역에 제3 홀이 정의된 서브 베이스층; 및
    상기 서브 베이스층 아래에 배치되며, 평면 상에서 상기 제3 홀과 대응하는 영역에 제4 홀이 정의된 서브 배선층을 더 포함하고,
    상기 서브 배선층은 상기 회로 부재와 전기적으로 연결되고, 상기 도전부는 상기 제1 홀, 상기 제2 홀, 상기 제3 홀 및 상기 제4 홀들 내에 배치되어, 상기 배선층과 상기 회로 부재를 전기적으로 연결하는 표시 모듈.
  16. 제15 항에 있어서,
    상기 서브 베이스층 및 상기 회로 부재는 상기 베이스층의 배면에 배치되고, 상기 서브 베이스층 및 상기 회로 부재를 연결하는 연결 도전부를 더 포함하는 표시 모듈.
  17. 제15 항에 있어서,
    상기 베이스층은 제1 얼라인 패턴을 포함하고, 상기 서브 베이스 층은 제2 얼라인 패턴을 포함하고, 평면 상에서 상기 제1 얼라인 패턴은 상기 제2 얼라인 패턴에 정렬된 표시 모듈.
  18. 제14 항에 있어서,
    상기 베이스층은 제1 얼라인 패턴을 포함하고, 상기 회로 부재는 제2 얼라인 패턴을 포함하고, 평면 상에서 상기 제1 얼라인 패턴은 상기 제2 얼라인 패턴에 정렬된 표시 모듈.
  19. 제14 항에 있어서,
    평면 상에서 상기 베이스층은,
    제1 방향으로 연장하며 서로 이격된 제1 변들;
    상기 제1 방향과 교차하는 제2 방향으로 연장하며 서로 이격된 제2 변들; 및
    상기 제1 변들 중 어느 하나와 상기 제2 변들 중 어느 하나를 연결하는 연결변을 포함하는 표시 모듈.
  20. 적어도 하나 이상의 표시 모듈을 포함하고,
    상기 표시 모듈은
    제1 홀이 정의된 베이스층;
    상기 베이스층 위에 배치되며, 평면 상에서 상기 제1 홀과 대응하는 영역에 제2 홀이 정의된 배선층;
    상기 베이스층 아래에 배치되며, 평면 상에서 상기 제2 홀과 대응하는 영역에 제3 홀이 정의되고, 상기 베이스층의 면적보다 작은 면적을 갖는 서브 베이스층;
    상기 서브 베이스층 아래에 배치되며, 평면 상에서 상기 제3 홀과 대응하는 영역에 제4 홀이 정의된 서브 배선층;
    상기 베이스층 아래에 배치된 회로 부재; 및
    상기 제1 홀, 상기 제2 홀, 상기 제3 홀, 및 상기 제4 홀 내에 배치되어, 상기 배선층과 상기 회로 부재를 전기적으로 연결하는 도전부를 포함하는 표시 장치.
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