JP2018054719A - 半導体装置および表示装置 - Google Patents

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俊成 佐々木
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真一郎 岡
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Takuma Nishinohara
拓磨 西ノ原
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Abstract

【課題】新しい電極構造を有する半導体装置および表示装置を提供すること。【解決手段】半導体装置は、第１樹脂層と、第１樹脂層上に配置された第１配線と、第１配線上に配置され、第１開口部が設けられた第２樹脂層と、第２樹脂層上に配置され、半導体層、ゲート絶縁層、およびゲート電極層を有するトランジスタと、第２樹脂層上に配置され、トランジスタに接続され、第１開口部を介して第１配線に接続された第２配線と、を有する。【選択図】図４

Description

本発明は、半導体装置および表示装置に関する。特に、半導体装置および表示装置の配線の構造に関する。
ユーザが表示装置に対して情報を入力するためのインターフェースとして、タッチセンサが知られている。タッチセンサを表示装置の画面上に設置することで、ユーザは画面上に表示される入力ボタンやアイコンなどを操作することができ、表示装置へ容易に情報を入力することができる。例えば特許文献１では、液晶表示装置上にタッチセンサが搭載された電子機器が開示されている。
特開２００９−２４４９５８号公報
特許文献１に示す従来のタッチセンサ搭載の表示装置では、トランジスタが形成されたトランジスタアレイ基板に貼り合わせる対向ガラス基板側にタッチ検出用電極を形成している。しかしながら、トランジスタアレイ基板およびトランジスタアレイ基板に対向する対向基板ともに樹脂基板が用いられたフレキシブル表示装置では、対向ガラス基板が製造工程の途中で剥離される。したがって、タッチ検出用電極を対向基板側に形成することができない。さらに、表示パネルを駆動させる駆動回路に接続されるＦＰＣとは別に、タッチ検出用駆動回路に接続されるＦＰＣを設ける必要があった。
本発明に係る一実施形態は、新しい電極構造を有する半導体装置および表示装置を提供することを課題の一つとする。
本発明の一実施形態による半導体装置は、第１樹脂層と、第１樹脂層上に配置された第１配線と、第１配線上に配置され、第１開口部が設けられた第２樹脂層と、第２樹脂層上に配置され、半導体層、ゲート絶縁層、およびゲート電極層を有するトランジスタと、第２樹脂層上に配置され、トランジスタに接続され、第１開口部を介して第１配線に接続された第２配線と、を有する。
本発明の一実施形態による表示装置は、第１樹脂層と、第１樹脂層上に配置され、外部からの入力動作を検知する第１配線と、第１配線上に配置され、第１開口部が設けられた第２樹脂層と、第２樹脂層上に配置され、半導体層、ゲート絶縁層、およびゲート電極層を有するトランジスタと、第２樹脂層上に配置され、トランジスタに接続され、第１開口部を介して第１配線に接続された第２配線と、第２樹脂層上に配置され、トランジスタに接続され、光を生成する発光層と、発光層を封止する封止構造体と、を有する。
本発明の一実施形態による表示装置は、第１樹脂層と、第１樹脂層上に配置され、外部からの入力動作を検知する第１配線と、第１配線上に配置され、第１開口部が設けられた第２樹脂層と、第２樹脂層上に配置され、半導体層、ゲート絶縁層、およびゲート電極層を有するトランジスタと、第２樹脂層上に配置され、トランジスタに接続され、第１開口部を介して第１配線に接続された第２配線と、第２樹脂層上の液晶層と、液晶層を封止する封止構造体と、を有する。
本発明の一実施形態に係る表示装置の概要を示す機能ブロック図である。 本発明の一実施形態に係る表示装置のタッチ検出用電極の位置関係を示す上面図である。 本発明の一実施形態に係る表示装置のタッチ検出用電極の位置関係を示す上面図である。 本発明の一実施形態に係る表示装置の概要を示す断面図である。 本発明の一実施形態に係る表示装置の製造方法において、ガラス基板上に第１樹脂層および第１バリア層を形成する工程を示す断面図である。 本発明の一実施形態に係る表示装置の製造方法において、第１配線を形成する工程を示す断面図である。 本発明の一実施形態に係る表示装置の製造方法において、第２樹脂層を形成する工程を示す断面図である。 本発明の一実施形態に係る表示装置の製造方法において、第２バリア層を形成する工程を示す断面図である。 本発明の一実施形態に係る表示装置の製造方法において、第２バリア層および第２樹脂層にビアホールを形成し、トランジスタ層および第２配線を形成する工程を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、発光層、コモン電極、および封止構造体を形成する工程を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、ガラス基板を剥離する工程を示す断面図である。 本発明の一実施形態に係る表示装置の概要を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、トランジスタ層および第２配線上に層間膜を形成する工程を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、液晶層および対向基板を形成する工程を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、ガラス基板を剥離する工程を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、第１樹脂層および第１バリア層にビアホールを形成し、ビアホールに導電体を形成する工程を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、対向ガラス基板を剥離する工程を示す断面図である。
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
〈実施形態１〉
図１〜図１１を用いて、本発明の一実施形態に係る表示装置の概要について説明する。実施形態１では、タッチセンサが設けられた有機ＥＬ表示装置について説明する。なお、以下に示す実施形態は、本発明の一実施形態にすぎない。本発明の実施形態は、可撓性を有する樹脂基板上に配置されたトランジスタを含む表示装置以外の半導体装置に適用することができる。例えば、トランジスタ層が形成された半導体基板とは別の基板に形成された配線を当該半導体装置に接続する必要がある場合に本発明の一実施形態に記載された構造を適用することができる。本発明の実施形態は、マイクロプロセッサ（Ｍｉｃｒｏ−Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＭＰＵ）などの集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）に適用されてもよい。本発明の実施形態は、有機ＥＬ表示装置に限定されない。例えば、本発明の実施形態は、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ：ＬＣＤ）、発光素子として有機ＥＬ以外の素子を用いた自発光表示装置、または電子ペーパーなどの反射型表示装置であってもよい。
［表示装置１０の機能構成］
図１は、本発明の一実施形態に係る表示装置の概要を示す機能ブロック図である。表示装置１０は表示部２０、タッチセンサ部３０、タッチ検出部４０、および制御部５０を有する。タッチ検出部４０はタッチセンサ部３０に接続されており、タッチセンサ部３０から出力された、タッチセンサ部３０への被検出物の接触又は近接（以下、かかる接触又は近接をタッチと称する）を示すタッチ検出信号を受信する。
表示部２０は、ゲートドライバ２２、ソース信号セレクタ２４、およびソースドライバ２６に接続され、これらによって制御される。具体的には、表示部２０には複数の画素回路がマトリクス状に配置されており、各画素回路がゲートドライバ２２、ソース信号セレクタ２４、およびソースドライバ２６によって制御される。フルカラーを実現するための単色の画素をサブ画素といい、フルカラーまたは白色を実現可能なサブ画素の最小単位をメイン画素という。以下の説明において、特にことわりがない場合は、「画素」はサブ画素を指す。
ゲートドライバ２２は、映像信号の書き込みを実行する行を選択する駆動回路である。後述するように、各画素回路には複数のトランジスタが配置されており、ゲートドライバ２２は当該複数のトランジスタのＯＮ／ＯＦＦを制御する。ゲートドライバ２２は、各行の画素回路に配置されたトランジスタを所定の順番で順次排他的に選択する。ゲートドライバ２２は、ソース信号セレクタ２４およびソースドライバ２６によって入力された映像信号を供給する行を選択し、各行の画素回路に配置された駆動トランジスタに映像信号を供給する駆動回路である。
ソース信号セレクタ２４は、ソースドライバ２６によって生成された制御信号に応じて映像信号を供給するサブ画素の列を選択する。ソース信号セレクタ２４はマルチプレクサ回路を有し、当該マルチプレクサ回路によって、例えば、赤（Ｒ）画素、緑（Ｇ）画素、および青（Ｂ）画素などのサブ画素ごとに順次映像信号を供給する、いわゆるマルチプレクサ駆動を行う。ソース信号セレクタ２４がマルチプレクサ回路を有することで、ソースドライバ２６と制御部５０との間の配線数を少なくすることができる。
タッチセンサ部３０は、タッチ信号セレクタ３２およびタッチドライバ３４に接続され、これらによって制御される。具体的には、タッチセンサ部３０には複数のタッチセンサ駆動電極（後に説明する「１２０（第１センサ用配線）」に相当する）が配置されており、各タッチセンサ駆動電極がタッチ信号セレクタ３２およびタッチドライバ３４によって制御される。
各タッチセンサ駆動電極は複数のサブ画素に跨って配置されている。本実施形態では、タッチセンサ駆動電極は行方向に並べて配置された複数のサブ画素（以下、行画素という）に跨って配置されている。本実施形態では、１段のタッチセンサ駆動電極に対して、２行のサブ画素が配置されている。ただし、１段のタッチセンサ駆動電極に対して、サブ画素が１行だけ配置されていてもよく、３行以上配置されていてもよい。本実施形態では、タッチセンサ駆動電極が行画素に対して配置された構成を例示したが、この構成に限定されない。例えば、ｉ行ｊ列のサブ画素に跨って配置されたタッチセンサ駆動電極がマトリクス状に配置されていてもよい（ｉおよびｊはともに任意の整数）。
このように、タッチセンサ駆動電極は、各画素の列方向の大きさの整数倍に相当する幅を有して行方向に延在して形成されており、当該タッチセンサ駆動電極の数は必ずしも画素行の数に一致しない。
タッチドライバ３４は、タッチセンサを駆動させる段を選択する駆動回路である。タッチドライバ３４は、複数段配置されたタッチセンサ駆動電極を所定の順番で順次排他的に選択する。タッチ信号セレクタ３２は、タッチドライバ３４によって生成された制御信号に応じてタッチセンサ駆動信号を供給するタッチセンサ駆動電極の段を選択する。タッチ信号セレクタ３２はマルチプレクサ回路を有し、ソース信号セレクタ２４と同様にマルチプレクサ駆動を行う。タッチ信号セレクタ３２がマルチプレクサ回路を有することで、タッチドライバ３４と制御部５０との間の配線数を少なくすることができる。
タッチ検出部４０はタッチセンサ部３０に接続されており、タッチセンサ部３０から出力された、タッチセンサ部３０への被検出物のタッチを示すタッチ検出信号を受信する。具体的には、タッチセンサ部３０には複数のタッチ検出電極（後に説明する「１８０（第２センサ用配線）」に相当する）が配置されており、各タッチ検出電極を介してタッチ検出部４０はタッチセンサ検出信号を受信する。タッチ検出部４０は、アナログＬＰＳ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）部４２、Ａ／Ｄ（アナログ／デジタル）変換部４４、信号処理部４６、座標抽出部４８、およびタッチ検出タイミング制御部４９を有する。なお、被検出物としては、当該表示装置を使用するユーザの手指等の誘電体が考えられるが、例えばスタイラス等の他の誘電体も採用可能である。
タッチ検出部４０は、制御部５０から供給される制御信号とタッチセンサ部３０から供給されるタッチ検出信号とに基づいて、タッチセンサ部３０に対するタッチの有無を検出する。タッチセンサ部３０に対するタッチが検出された場合、タッチ検出部４０はタッチが検出された座標を算出する。複数のタッチ検出電極のうち隣接する二つのタッチ検出電極は互いに分離されており、複数のタッチ検出電極を互いに電気的に独立するように構成されている。複数のタッチ検出電極は複数の異なる出力端子に接続されている。
アナログＬＰＳ部４２は、タッチセンサ部３０から受信したタッチ検出信号に含まれる高周波成分（ノイズ成分）を除去し、タッチ検出に基づくタッチ成分を抽出して出力するアナログのローパスフィルタである。なお、図示しないが、アナログＬＰＳ部４２の入力端子とＧＮＤとの間には抵抗素子が設けられている。Ａ／Ｄ変換部４４は、タッチ信号セレクタ３２を介して出力されるタッチセンサ駆動信号に同期して、アナログＬＰＳ部４２から出力されるアナログ信号をサンプリングしてデジタル信号に変換する回路である。
信号処理部４６は、Ａ／Ｄ変換部４４の出力信号に対してノイズを除去し、タッチ成分を抽出するデジタルフィルタを有する。具体的には、信号処理部４６は、タッチ信号セレクタ３２によってサンプリングされたタッチセンサ駆動信号の周波数よりも高い周波数成分を除去する。信号処理部４６は、Ａ／Ｄ変換部４４の出力信号に基づいて、タッチセンサ部３０に対するタッチ検出の有無を判断する論理回路である。座標抽出部４８は、信号処理部４６によってタッチセンサ部３０に対するタッチが検出されたと判断された場合に、タッチが検出された座標を算出する論理回路である。座標抽出部４８は算出された座標を出力信号として出力する。タッチ検出タイミング制御部４９は、Ａ／Ｄ変換部４４、信号処理部４６、および座標抽出部４８を各々が同期して動作するように制御する。
［タッチセンサ部３０のタッチセンサ駆動電極の構成］
図２および図３を用いて、タッチセンサ部３０のタッチセンサ駆動電極（第１センサ用配線１２０）およびタッチ検出部４０のタッチ検出電極（第２センサ用配線１８０）の構成について説明する。図２および図３は、本発明の一実施形態に係る表示装置のタッチ検出用電極の位置関係を示す上面図である。表示装置１０は、表示領域１０２、周辺領域１０４、および端子領域１０６に分けられる。表示領域１０２は画像を表示する画素が配置された領域である。周辺領域１０４は表示領域１０２の周辺の領域である。端子領域１０６は周辺領域１０４の一端に隣接する領域である。
表示領域１０２には、複数のサブ画素１００がマトリクス状に配置されており、これら複数のサブ画素１００に対応して複数の第１センサ用配線１２０および複数の第２センサ用配線１８０が配置されている。複数の第１センサ用配線１２０および複数の第２センサ用配線１８０は、外部からの入力動作を検知するための配線である。複数の第１センサ用配線１２０は行方向に長手を有し、行画素（行方向に並べて配置された複数のサブ画素１００）に共通して配置されている。各々の第１センサ用配線１２０は列方向に並べて配置されている。複数の第２センサ用配線１８０は列方向に長手を有し、列方向に並べて配置された複数のサブ画素１００に共通して配置されている。各々の第２センサ用配線１８０は行方向に並べて配置されている。なお、図３では、説明の便宜上、２行目のサブ画素１００と３行目のサブ画素１００との間隔を、１行目のサブ画素１００と２行目とのサブ画素１００の間隔よりも広く図示したが、実際には両者の間隔は同じである。複数の第１センサ用配線１２０が列方向に長手を有し、複数の第２センサ用配線１８０が行方向に長手を有してもよい。
図３に示すように、複数のサブ画素１００は第１センサ用配線１２０によって覆われる。換言すると、一つの第１センサ用配線１２０は複数のサブ画素１００に共通して配置されている。具体的には、表示領域１０２の行方向（第１方向Ｄ１）に延在する第１センサ用配線１２０は、第１方向Ｄ１に並ぶ複数のサブ画素１００だけでなく、第１方向Ｄ１に交差する第２方向Ｄ２（例えば、列方向）に並ぶ複数のサブ画素１００に共通して配置されている。図３では、１つの第１センサ用配線１２０は、第２方向Ｄ２に沿って２行ずつ並ぶサブ画素１００を覆っている。換言すると、複数の第１センサ用配線１２０の各々は、第２方向Ｄ２に隣り合う複数の行画素ごとに共通して配置される。
隣接する二つの第１センサ用配線１２０は互いに分離されている。換言すると、第２方向Ｄ２に隣り合う第１センサ用配線１２０の間にスリット１２２が設けられている。上記の構成を有することで、複数の第１センサ用配線１２０を電気的に独立して制御することができる。この場合、各第１センサ用配線１２０には同時に同一の電位を印加することもでき、異なる電位を印加することもできる。図３のように、複数段配置された第１センサ用配線１２０には順次タッチセンサ駆動信号が供給される。ここで、低周波数のノイズを除去するために、第１センサ用配線１２０には１２０Ｈｚ以上の周波数でタッチセンサ駆動信号が供給されることが好ましい。
周辺領域１０４には、ゲートドライバ回路２００、タッチドライバ回路３００、およびタッチ検出回路４００が配置されている。ゲートドライバ回路２００およびタッチドライバ回路３００は表示領域１０２に対して行方向に隣接する領域に配置されている。タッチ検出回路４００は表示領域１０２に対して列方向に隣接する領域に配置されている。ゲートドライバ回路２００は、上記のゲートドライバ２２を有する。タッチドライバ回路３００は、上記のタッチ信号セレクタ３２およびタッチドライバ３４を有する。タッチ検出回路４００は、上記のアナログＬＰＳ部４２、Ａ／Ｄ変換部４４、信号処理部４６、座標抽出部４８、およびタッチ検出タイミング制御部４９を有する。
端子領域１０６には、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）３１０およびＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｉｒｎｔｅｄ Ｃｉｒｃｕｉｔｓ）３２０が配置されている。ＣＯＧ３１０は、上記のソース信号セレクタ２４およびソースドライバ２６を有する。ＣＯＧ３１０はトランジスタが形成された基板にバンプ等を介して実装される。ＣＯＧ３１０は当該基板に設けられた配線に接続され、当該配線を介して各種回路に信号および電源を供給する。なお、ＣＯＧ３１０がゲートドライバ回路２００、タッチドライバ回路３００、およびタッチ検出回路４００の一部または全部の回路を有していてもよい。ＦＰＣ３２０はＣＯＧ３１０に接続されている。ＦＰＣ３２０は外部装置に接続される。図２では、ＦＰＣ３２０から延びる配線が全てＣＯＧ３１０に接続された構成を例示したが、この構成に限定されない。例えば、ＦＰＣ３２０から延びる配線の一部が直接ゲートドライバ回路２００、タッチドライバ回路３００、およびタッチ検出回路４００に接続されてもよい。
外部装置から供給された映像信号がＦＰＣ３２０を介してＣＯＧ３１０に入力され、ＣＯＧ３１０によって上記のゲートドライバ回路２００、タッチドライバ回路３００、およびタッチ検出回路４００が駆動される。これらの回路の駆動によって、表示領域１０２に配置されたサブ画素１００に映像信号（または階調信号）が供給され、表示領域１０２に映像信号に基づく画像が表示される。図２および図３では、ゲートドライバ回路２００およびタッチドライバ回路３００は表示領域１０２を挟むように二つの側面に設けられているが、ゲートドライバ回路２００およびタッチドライバ回路３００は表示領域１０２の一方側に設けられていてもよい。
複数のサブ画素１００には互いに異なる色を与える発光素子や液晶素子などの表示素子を設けることができ、これにより、フルカラー表示を行うことができる。例えば赤色、緑色、青色、または白色を表示する表示素子を４つのサブ画素１００にそれぞれ設けることができる。ただし、赤色、緑色、または青色を表示する表示素子を３つのサブ画素１００にそれぞれ設けてもよい。表示素子自身が上記の色を表示してもよく、白色の光源に対してカラーフィルタを用いることで上記の色を表示してもよい。サブ画素１００の配列にも制限はなく、ストライプ配列、デルタ配列、ペンタイル配列などを採用することができる。
［表示装置１０の断面構造］
図４は、本発明の一実施形態に係る表示装置の概要を示す断面図である。図４に示すように、表示装置１０は、第１樹脂層５００、第１バリア層５１０、第１配線５２０、第２樹脂層５３０、第２バリア層５４０、トランジスタ層５５０、第２配線５５５、発光層５６０、コモン電極５６５、封止構造体５７０、およびＦＰＣ３２０を有する。ＦＰＣ３２０はバンプ５８０を介して第２配線５５５に接続されている。
第１バリア層５１０は第１樹脂層５００上に配置されている。第１バリア層５１０は第１樹脂層５００の全面に配置されている。第１配線５２０は第１バリア層５１０上に配置されている。本実施形態において、第１配線５２０は、図２および図３に示すＤ１方向に長手を有する第１センサ用配線１２０を含む。つまり、第１センサ用配線１２０は第１配線５２０と同一層で形成される。第１センサ用配線１２０は、外部からの入力動作を検知するための配線である。第１配線５２０は目的に応じた形状にパターニングされている。
本実施形態において、第１配線５２０に含まれる第１センサ用配線１２０は、被検出物のタッチを検出するためのタッチセンサ用配線である。ただし、第１センサ用配線１２０は、デジタイザコイルであってもよい。つまり、第１センサ用配線１２０は、スタイラスと呼ばれるペン型の入力装置からの電磁波を受信するためのアンテナであってもよい。上記の他にも、第１センサ用配線１２０は、圧力センサ用配線であってもよい。上記では、第１配線５２０が第１センサ用配線１２０である構成を例示したが、第１配線５２０はセンサ用の配線以外の配線であってもよい。例えば、第１配線５２０は、受信した電磁波によって電力を生成するアンテナであってもよい。
第２樹脂層５３０は、第１配線５２０上に配置されている。第２樹脂層５３０は、第１配線５２０のパターンを覆い、第１配線５２０によって形成された段差を緩和する。好ましくは、第２樹脂層５３０は第１配線５２０によって形成された段差を平坦化し、第２樹脂層５３０の表面において平坦な面を提供する。第２樹脂層５３０の膜厚は、第１配線５２０の膜厚よりも厚いことが好ましい。この第２樹脂層５３０の膜厚は、例えば、第１配線５２０が形成されていない領域における第２樹脂層５３０の膜厚である。第２樹脂層５３０には、第１配線５２０の一部に到達するビアホール５３２（または開口部）が設けられている。第２バリア層５４０は、第２樹脂層５３０上に配置されている。第２バリア層５４０は第２樹脂層５３０の全面に配置されている。第２バリア層５４０には、第２樹脂層５３０のビアホール５３２と同じ位置にビアホール５４２（または開口部）が設けられている。
トランジスタ層５５０は、第２バリア層５４０上に配置されている。トランジスタ層５５０は、トランジスタならびにトランジスタに接続される電極および当該電極の同一層（電極層）を含む。トランジスタは半導体層、ゲート絶縁層、およびゲート電極層を含む。トランジスタに接続される電極は、例えば、ゲート電極、ソースおよびドレイン電極、および画素電極である。以下の説明において、例えば、ゲート電極と同一層の導電層をゲート電極層、画素電極と同一層の導電層を画素電極層という。なお、画素電極は各画素に応じて個別に独立したパターンを有している。
第２配線５５５は、図２および図３の端子領域１０６において、第２バリア層５４０上に配置されている。第２配線５５５は、ビアホール５３２、５４２を介して第１配線５２０に接続されている。第２配線５５５は、トランジスタ層５５０に含まれる電極層と同一層を含む。例えば、第２配線５５５は、ゲート電極層、ソースおよびドレイン電極層、ならびに画素電極層の３つの導電層で構成されてもよい。第２配線５５５はトランジスタ層５５０と電気的に接続されている。
発光層５６０は、トランジスタ層５５０と同様に第２バリア層５４０上に配置されている。発光層５６０は、トランジスタ層５５０の各画素電極上において、各画素電極と接している。発光層５６０は、画素電極とコモン電極５６５との間の電位差に応じて発光層５６０に流れる電流によって光を生成し、生成した光を外部に放出する。発光層５６０は、光を生成する光生成層以外にも、電子を輸送する電子輸送層、電子を光生成層に注入する電子注入層、ホールを輸送するホール輸送層、ホールを光生成層に注入するホール注入層を有していてもよい。
コモン電極５６５は、発光層５６０上に配置されている。コモン電極５６５は、発光層５６０と接している。コモン電極５６５は、発光層５６０の周辺領域においてトランジスタ層５５０に接続され、トランジスタ層５５０を介して第２配線５５５に接続されている。本実施形態において、コモン電極５６５は、図２に示すＤ２方向に長手を有する第２センサ用配線１８０を含む。つまり、第２センサ用配線１８０はコモン電極５６５と同一層で形成される。第２センサ用配線１８０は、発光層５６０に電流を供給するとともに、第１センサ用配線１２０との間に容量を形成することで外部からの入力動作を検知する。図２に示すように、第２センサ用配線１８０はＤ２方向には連続しているが、Ｄ１方向において、隣接する第２センサ用配線１８０の間にはスリットが設けられている。
なお、本実施形態では、第２センサ用配線１８０がコモン電極５６５と同一層で形成される構造を例示したが、この構造に限定されない。第２センサ用配線１８０は、例えばトランジスタ層５５０に含まれる導電層と同一層で形成されてもよい。例えば、ゲート電極、ソースおよびドレイン電極、および画素電極の少なくともいずれか一の層によって第２センサ用配線１８０が形成されていてもよい。
封止構造体５７０は発光層５６０を封止する。具体的には、封止構造体５７０は発光層５６０のうち特に光を生成する有機層を覆い、発光層５６０が外部からの水分および酸素によって劣化することを抑制する。封止構造体５７０は、端子領域１０６において、少なくとも第２配線５５５の一部を露出する。封止構造体５７０は複数の部材を含んでもよい。例えば、封止構造体５７０は、封止する領域を囲むダム材、ダム材によって囲まれた領域を充填する充填材、およびダム材とともに充填材を密閉する対向基板を含んでもよい。この場合、対向基板は可撓性を有することが好ましい。なお、封止構造体５７０は、固体封止材単体であってもよい。
ＦＰＣ３２０は、端子領域１０６において封止構造体５７０から露出された第２配線５５５に対して、バンプ５８０を介して接続される。バンプ５８０の代わりに、異方導電フィルムを用いることができる。なお、ＦＰＣ３２０の他にＣＯＧを封止構造体５７０から露出された第２配線５５５に対して接続してもよい。
本実施形態では、画素に発光層５６０を用いた表示装置を例示したが、発光層５６０に代えて液晶層を用いることもできる。画素に液晶層を用いる場合、封止構造体５７０として、液晶層を封止する領域を囲むシール材、およびシール材とともに液晶層を封止する対向基板を用いることができる。なお、画素に液晶層を用いた表示装置については、実施形態２で詳しく説明する。
［各部材の材質］
第１樹脂層５００および第２樹脂層５３０として、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、フッ素樹脂、シロキサン樹脂などが用いられる。例えば、トップエミッション型の表示装置の場合、第１樹脂層５００および第２樹脂層５３０は透光性を有する必要がない。したがって、トランジスタ形成工程における熱処理への耐性を高めるために第１樹脂層５００および第２樹脂層５３０に不純物を導入してもよく、その結果、第１樹脂層５００および第２樹脂層５３０の透光性が低くなってもよい。なお、第１樹脂層５００は、後で説明するフレキシブル化（ガラス基板の剥離）におけるレーザ照射のレーザ光の吸収率を高めるために、着色されていてもよい。
第１配線５２０および第２配線５５５として、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）、ビスマス（Ｂｉ）などが用いられる。トランジスタ層５５０への拡散を抑制することができれば、第１配線５２０として上記の材料以外にも銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）などが用いられてもよい。例えば、ボトムえみっチョン型の表示装置のように、第１配線５２０に対して透光性が要求される場合、第１配線５２０として、ＩＴＯ（酸化インジウム・スズ）、ＩＧＯ（酸化インジウム・ガリウム）、ＩＺＯ（酸化インジウム・亜鉛）、ＧＺＯ（ガリウムがドーパントとして添加された酸化亜鉛）等の導電性酸化物半導体を用いることができる。なお、第１配線５２０として上記の材料を積層させて用いてもよい。
第１バリア層５１０および第２バリア層５４０として、窒化シリコン（ＳｉＮx）、窒化酸化シリコン（ＳｉＮxＯy）、酸化窒化シリコン（ＳｉＯxＮy）、酸化シリコン（ＳｉＯx）、窒化アルミニウム（ＡｌＮx）、窒化酸化アルミニウム（ＡｌＮxＯy）、酸化窒化アルミニウム（ＡｌＯxＮy）、酸化アルミニウム（ＡｌＯx）などを使用することができる（ｘ、ｙは任意の正の数値）。第１バリア層５１０および第２バリア層５４０として、これらの膜を積層した構造を用いてもよい。第１バリア層５１０および第２バリア層５４０は、外部からの不純物、水分、および酸素がトランジスタの半導体層または発光層５６０に到達することを抑制できる材料であればよく、上記の無機絶縁材料の他にＴＥＯＳ層や有機絶縁材料を用いることができる。第１バリア層５１０および第２バリア層５４０として、有機絶縁材料と無機絶縁材料とを積層させた構造を用いてもよい。
ここで、ＳｉＯxＮy及びＡｌＯxＮyとは、酸素（Ｏ）よりも少ない量の窒素（Ｎ）を含有するシリコン化合物及びアルミニウム化合物である。また、ＳｉＮxＯy及びＡｌＮxＯyとは、窒素よりも少ない量の酸素を含有するシリコン化合物及びアルミニウム化合物である。ＴＥＯＳ層とはＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）を原料としたＣＶＤ層を指すものである。
トランジスタ層５５０は、多様な構造のトランジスタを用いることができる。例えば、ゲート電極が半導体層の上方に配置されたトップゲートトランジスタ構造、またはゲート電極が半導体層の下方に配置されたボトムゲートトランジスタ構造をトランジスタ層５５０として用いることができる。もしくは、絶縁層の側壁にゲート電極および半導体層が積層されたトランジスタ構造をトランジスタ層５５０として用いてもよい。上記の各構造のトランジスタにおいて、半導体層の材料として、シリコン（Ｓｉ）または炭化シリコン（ＳｉＣ）などの半導体の他に、酸化物半導体層体を用いることができる。
酸化物半導体として、半導体の特性を有する酸化金属を用いることができる。例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素（Ｏ）を含む酸化物半導体を用いることができる。特に、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４の組成比を有する酸化物半導体を用いることができる。ただし、本発明に使用されＩｎ、Ｇａ、Ｚｎ、及びＯを含む酸化物半導体は上記の組成に限定されるものではなく、上記とは異なる組成の酸化物半導体を用いることもできる。例えば、移動度を向上させるためにＩｎの比率を大きくしてもよい。また、バンドギャップを大きくし、光照射による影響を小さくするためにＧａの比率を大きくしてもよい。上記のＩＧＺＯ以外にも、半導体層の材料として、酸化亜鉛（ＺｎＯ）、酸化ニッケル（ＮｉＯ）、酸化スズ（ＳｎＯ2）、酸化チタン（ＴｉＯ2）、酸化バナジウム（ＶＯ2）、酸化インジウム（Ｉｎ2Ｏ3）、チタン酸ストロンチウム（ＳｒＴｉＯ3）を用いてもよい。
上記の各構造のトランジスタ、および上記の各材料の半導体層において、多様な結晶状態の半導体を用いることができる。例えば、トランジスタの半導体層として、アモルファスシリコン、多結晶シリコン、多結晶シリコン、アモルファス酸化物半導体、または結晶性酸化物半導体を用いることができる。上記の他に、トランジスタの半導体層として、アモルファスシリコンおよび多結晶シリコンが混在したシリコン層、またはアモルファス酸化物半導体および結晶性酸化物半導体が混在した酸化物半導体層を用いることができる。上記のシリコン層をチャネルに用いたシリコントランジスタと、上記の酸化物半導体をチャネルに用いた酸化物半導体トランジスタとが同一基板上に形成されたハイブリッドトランジスタがトランジスタ層５５０として用いられてもよい。
以上のように、実施形態１に係る表示装置１０によると、トランジスタ層５５０よりも下方の層に第２配線５５５に接続された第１配線５２０を配置することで、１つのＦＰＣ３２０を表示パネルを駆動させる駆動回路、およびタッチ検出用駆動回路の両方に接続することができる。
［表示装置１０の製造方法］
図５〜１１を用いて、本発明の実施形態１に係る表示装置１０の製造方法について、断面図を参照しながら説明する。表示装置１０は、ガラス基板上に表示装置を含む構造体を形成した後に、当該構造体からガラス基板を剥離することで得られる。図５は、本発明の一実施形態に係る表示装置の製造方法において、ガラス基板上に第１樹脂層および第１バリア層を形成する工程を示す断面図である。図５に示すように、ガラス基板４９０上に第１樹脂層５００を形成する。第１樹脂層５００は塗布法によって形成される。例えば、ガラス基板４９０を回転させながら、後に第１樹脂層５００となる樹脂材料が溶解された溶媒を塗布し、加熱処理によって溶媒を揮発させることで、第１樹脂層５００を形成することができる。第１樹脂層５００は上記の塗布法以外にも、スリットコータを用いた塗布法またはディップ法などによって形成することができる。
第１樹脂層５００の膜厚は、表示装置１０をガラス基板４９０から剥離した後、つまりフレキシブル化した後に、表示装置１０の性能が保持可能な厚さにする必要がある。例えば、第１樹脂層５００の膜厚は、１．０μｍ以上にすることができる。第１樹脂層５００の膜厚は、好ましくは３．０μｍ以上であるとよい。第１樹脂層５００の膜厚が下限値より薄い場合、表示装置１０の強度が低いため、フレキシブル化の後に表示装置１０の性能が保持できない。
第１樹脂層５００を形成した後に、第１バリア層５１０を形成する。第１バリア層は、化学蒸着法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ法）によって形成される。例えば、プラズマＣＶＤ法を用いてＳｉＮxを形成する。ＳｉＮxの膜厚は、２０ｎｍ以上１μｍ以下にすることができる。ＳｉＮxの膜厚は、好ましくは５０ｎｍ以上５００ｎｍ以下であるとよい。第１バリア層５１０の形成方法は、上記のプラズマＣＶＤ法以外にも、熱ＣＶＤ法、プラズマＣＶＤ法、触媒ＣＶＤ法（Ｃａｔ（Ｃａｔａｌｙｔｉｃ）−ＣＶＤ法又はホットワイヤＣＶＤ法）などを用いることができる。
図６は、本発明の一実施形態に係る表示装置の製造方法において、第１配線を形成する工程を示す断面図である。図６に示すように、第１バリア層５１０上に第１配線５２０を形成する。第１配線５２０は、物理蒸着法（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ法）によって形成される。例えば、スパッタリング法を用いてＡｌおよびＴｉを積層し、積層されたＡｌおよびＴｉをフォトリソグラフィおよびエッチングによってパターニングすることで、図６に示す第１配線５２０を形成する。Ａｌ上にＴｉを形成することで、Ａｌ表面が自然酸化して絶縁化することを抑制することができる。Ａｌの膜厚は、２００ｎｍ以上３．０μｍ以下にすることができる。Ａｌの膜厚は、好ましくは５００ｎｍ以上１．５μｍ以下であるとよい。Ｔｉの膜厚は、Ａｌ表面の酸化を抑制できる膜厚であればよく、例えば５０ｎｍ以上２００ｎｍ以下にすることができる。ＡｌおよびＴｉの形成方法は、上記のスパッタリング法以外にも、真空蒸着法、電子ビーム蒸着法、めっき法、及び分子線エピタキシー法などを用いることができる。
図７は、本発明の一実施形態に係る表示装置の製造方法において、第２樹脂層を形成する工程を示す断面図である。第２樹脂層５３０は第１樹脂層５００の形成方法の説明で記載された方法と同様の方法で形成することができる。表示装置１０の製造方法において、第２樹脂層５３０の形成方法は第１樹脂層５００の形成方法と同じであってもよく、異なってもよい。第２樹脂層５３０は第１配線５２０によって形成された段差を緩和するために充分な膜厚が必要である。例えば、第２樹脂層５３０の膜厚を第１配線５２０の膜厚よりも厚く形成すればよい。つまり、第１配線５２０が形成されていない領域（第１バリア層５１０が第１配線５２０から露出されている領域）における第２樹脂層５３０の膜厚が、第１配線５２０の膜厚よりも厚く形成すればよい。第２樹脂層５３０を形成する際に、第２樹脂層５３０の表面における第１配線５２０の段差の影響をできるだけ小さくするために、後に第２樹脂層５３０となる樹脂材料が溶解された溶媒の粘性を調整することができる。例えば、第１樹脂層５００を形成する溶媒に比べて、第２樹脂層５３０を形成する溶媒の粘性を低くすることで、第２樹脂層５３０による平坦化の効果を高くすることができる。
図８は、本発明の一実施形態に係る表示装置の製造方法において、第２バリア層を形成する工程を示す断面図である。第２バリア層５４０は第１バリア層５１０の形成方法の説明で記載された方法と同様の方法で形成することができる。表示装置１０の製造方法において、第２バリア層５４０の形成方法は第１バリア層５１０の形成方法と同じであってもよく、異なってもよい。
図９は、本発明の一実施形態に係る表示装置の製造方法において、第２バリア層および第２樹脂層にビアホールを形成し、トランジスタ層および第２配線を形成する工程を示す断面図である。図９に示すように、第２バリア層５４０にビアホール５４２を形成し、第２樹脂層５３０にビアホール５３２を形成することで、第１配線５２０の一部を露出させる。ビアホール５４２、５３２はフォトリソグラフィおよびエッチングによって形成される。第２バリア層５４０および第２樹脂層５３０は一括で加工されてもよく、それぞれが異なる工程で加工されてもよい。
ビアホール５４２、５３２が形成された後に、第２配線５５５およびトランジスタ層５５０が形成される。上記のように、第２配線５５５は、トランジスタ層５５０に含まれる導電層の一部または全てによって構成される。なお、第２配線５５５が複数の導電層の積層によって構成されている場合、各導電層の間に絶縁層が配置されていてもよい。導電層の間に絶縁層が配置されている場合、絶縁層の上下の導電層は絶縁層に設けられたビアホールを介して導通していることが好ましい。
図１０は、本発明の一実施形態に係る半導体装置の製造方法において、発光層、コモン電極、および封止構造体を形成する工程を示す断面図である。図１０に示すように、トランジスタ層５５０上に発光層５６０およびコモン電極５６５を形成する。発光層５６０は、トランジスタ層５５０の画素電極に対して、各画素の発光色に応じた材料を形成する。例えば、Ｒ画素に対しては、赤色発光する材料を用いて発光層５６０を形成する。Ｇ画素に対しては、緑色発光する材料を用いて発光層５６０を形成する。Ｂ画素に対しては、青色発光する材料を用いて発光層５６０を形成する。発光層５６０は、蒸着法または塗布法によって形成することができる。発光層５６０を蒸着法によって形成する場合は、蒸着したい画素が開口されたマスクを用いて蒸着を行うことで、所望の画素に所望の材料を蒸着によって形成することができる。
上記のように発光層５６０を形成した後に、コモン電極５６５を形成する。コモン電極５６５は、蒸着法またはスパッタリング法を用いて形成することができる。コモン電極５６５も、発光層５６０と同様に蒸着またはスパッタリングしたい領域が開口されたマスクを用いて形成される。
コモン電極５６５を形成した後に、封止構造体５７０を形成する。封止構造体５７０は、発光層５６０およびコモン電極５６５を覆い、第２配線５５５の一部を露出するように形成される。具体的には、封止構造体５７０の外縁部に相当する領域にダム材（または、シール材）を形成し、ダム材によって囲まれた領域に充填材を形成し、対向基板とダム材とを接着させることで充填材を密閉する。このようにすることで、封止構造体５７０を形成することができる。ただし、封止構造体５７０は、上記の構造および形成方法に限定されず、多様な構造および形成方法を用いることができる。
図１１は、本発明の一実施形態に係る半導体装置の製造方法において、ガラス基板を剥離する工程を示す断面図である。図１１に示すように、第１樹脂層５００およびその上方に形成された構造体をガラス基板４９０から剥離することで、フレキシブルな表示装置１０を得ることができる。第１樹脂層５００を含む構造体の剥離は、例えば、ガラス基板４９０の裏面（第１樹脂層５００が形成された面とは逆の面）側からレーザ照射を行い、ガラス基板４９０と第１樹脂層５００との間の界面を局所的に加熱することで行うことができる。
図１１に示す表示装置１０の封止構造体５７０から露出された第２配線５５５にバンプ５８０を形成し、バンプ５８０にＦＰＣ３２０を接着させることで、図４に示す表示装置１０が形成される。
以上のように、実施形態１に係る表示装置１０の製造方法によると、トランジスタ層５５０よりも下方の層に、第２配線５５５に接続された第１配線５２０を形成することができるため、１つのＦＰＣ３２０を表示パネルを駆動させる駆動回路、およびタッチ検出用駆動回路の両方に接続することができる。
〈実施形態２〉
図１２〜図１６を用いて、本発明の一実施形態に係る表示装置の概要について説明する。実施形態２では、タッチセンサが設けられた液晶表示装置について説明する。なお、以下に示す実施形態は、本発明の一実施形態にすぎない。本発明の実施形態は、可撓性を有する樹脂基板上に配置されたトランジスタを含む表示装置以外の半導体装置に適用することができる。例えば、トランジスタ層が形成された半導体基板とは別の基板に形成された配線を当該半導体装置に接続する必要がある場合に本発明の一実施形態に記載された構造を適用することができる。本発明の実施形態は、マイクロプロセッサ（Ｍｉｃｒｏ−Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＭＰＵ）などの集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）に適用されてもよい。本発明の実施形態は、液晶表示装置に限定されない。例えば、本発明の実施形態は、有機ＥＬ表示装置であってもよい。
実施形態２に係る表示装置１０Ａの機能構成およびレイアウトは実施形態１に係る表示装置１０と同様なので、ここでは説明を省略する。図１２に示す表示装置１０Ａの断面構造は、図４に示す表示装置１０の断面構造に類似しているが、ＦＰＣ３２０Ａの接続位置、第１配線５２０Ａの構造、第１配線５２０ＡとＦＰＣ３２０Ａとの接続構造、およびトランジスタ層５５０Ａよりも上方の構造が表示装置１０の断面構造と相違する。以下の説明において、上記相違点について説明する。
［表示装置１０Ａの断面構造］
図１２は、本発明の一実施形態に係る表示装置の概要を示す断面図である。図１２に示すように、表示装置１０Ａは、第１樹脂層５００Ａにビアホール５０２Ａが設けられており、第１バリア層５１０Ａにビアホール５１２Ａが設けられている。ビアホール５０２Ａ、５１２Ａには導電体５９０Ａが配置されている。バンプ５８０Ａは導電体５９０Ａに接続されている。ＦＰＣ３２０Ａはバンプ５８０Ａおよび導電体５９０Ａを介して第１配線５２０Ａに接続されている。なお、図１２では、導電体５９０Ａがビアホール５０２Ａ、５１２Ａを充填した構造を例示したが、必ずしも導電体５９０Ａがビアホール５０２Ａ、５１２Ａを充填している必要はない。導電体５９０Ａは、ＦＰＣ３２０Ａと第１配線５２０Ａとの間の導通を確保できればよい。ＦＰＣ３２０Ａの他にＣＯＧが導電体５９０Ａを介して第１配線５２０Ａに接続されてもよい。
上記の構造を換言すると、表示装置１０Ａは第１配線５２０Ａに接続された導電体５９０Ａをさらに有し、第１樹脂層５００Ａはビアホール５０２Ａを有し、導電体５９０Ａはビアホール５０２Ａを介して第１配線５２０Ａに接している、ということもできる。さらに、表示装置１０Ａは、第１樹脂層５００Ａの第１配線５２０Ａとは反対側において、導電体５９０Ａを介して第１配線５２０Ａに接続されたＦＰＣ３２０Ａを有する、ということもできる。
図１２に示すように、第１配線５２０Ａは第１導電層５２０Ａ−１および第２導電層５２０Ａ−２を含む積層構造である。当該積層構造のうち、第１樹脂層５００Ａに近い側の第１導電層５２０Ａ−１は透明導電膜であり、第１樹脂層５００Ａから遠い側の第２導電層５２０Ａ−２は金属膜である。第１導電層５２０Ａ−１として、ＩＴＯ、ＩＧＯ、ＩＺＯ、ＧＺＯなどを用いることができる。第２導電層５２０Ａ−２として、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｚｎ、Ｍｏ、Ｉｎ、Ｓｎ、Ｈｆ、Ｔａ、Ｗ、Ｐｔ、Ｂｉ、Ｃｕ、Ａｇ、Ａｕなどを用いることができる。第１配線５２０Ａが透明導電膜を含むことで、第１樹脂層５００Ａおよび第１バリア層５１０Ａにビアホール５０２Ａ、５１２Ａを形成する際に、当該透明導電膜をエッチングストッパとして利用することができる。
なお、図１２では、第１配線５２０Ａが２層の積層構造である例を示したが、第１配線５２０Ａは２層の積層構造に限定されない。例えば、第１配線５２０Ａは３層以上の積層構造であってもよく、単層構造であってもよい。上記では、第１配線５２０Ａが透明導電膜を含む構成を例示したが、必ずしも第１配線５２０Ａが透明導電膜を含む必要はない。第１配線５２０Ａが単層構造の場合は、第１配線５２０Ａは金属膜であってもよく、透明導電膜であってもよい。
表示装置１０Ａは、トランジスタ層５５０Ａ上および第２配線５５５Ａ上に、層間絶縁層５５７Ａ、液晶層５６２Ａ、シール材５６４Ａ、および対向基板５６６Ａを有する。層間絶縁層５５７Ａは、トランジスタ層５５０Ａの画素電極と液晶層５６２Ａとの間に配置されている。層間絶縁層５５７Ａの液晶層５６２Ａ側の表面に、液晶層５６２Ａに含まれる液晶分子の配向方向を制御する配向膜が設けられている。層間絶縁層５５７Ａは、平面視においてＦＰＣ３２０Ａと重畳する位置に配置されている。同様に、液晶層５６２Ａは、平面視においてＦＰＣ３２０Ａと重畳する位置に配置されている。
シール材５６４Ａは、層間絶縁層５５７Ａ上において液晶層５６２Ａの周囲に配置されている。つまり、シール材５６４Ａは液晶層５６２Ａを連続して隙間なく囲んでいる。対向基板５６６Ａは、シール材５６４Ａによって層間絶縁層５５７Ａに接着されている。換言すると、シール材５６４Ａおよび対向基板５６６Ａは液晶層５６２Ａを封止している。つまり、シール材５６４Ａおよび対向基板５６６Ａを併せて封止構造体５７０Ａということができる。対向基板５６６Ａおよびシール材５６４Ａは、平面視においてＦＰＣ３２０Ａと重畳する位置に配置されている。
以上のように、実施形態２に係る表示装置１０Ａによると、第１樹脂層５００Ａに対して、トランジスタ層５５０Ａが配置された側とは逆側にＦＰＣ３２０Ａが配置されている。つまり、ＦＰＣ３２０Ａを接着するための領域を第１樹脂層５００Ａに対してトランジスタ層５５０Ａが配置された側に設ける必要がない。具体的には、ＦＰＣ３２０Ａを接着させるために第２配線５５５Ａの表面を露出させる必要がない。したがって、平面視において、ＦＰＣ３２０Ａと重畳する位置に液晶層５６２Ａおよびシール材５６４Ａを配置することができ、トランジスタ層５５０Ａの上面側を効率よく表示領域として利用することができる。その結果、狭額縁の表示装置を実現することができる。
［表示装置１０Ａの製造方法］
図１３〜１６を用いて、本発明の実施形態２に係る表示装置１０Ａの製造方法について、断面図を参照しながら説明する。表示装置１０Ａは、実施形態１に係る表示装置１０と同様に、ガラス基板上に表示装置を含む構造体を形成した後に、当該構造体からガラス基板を剥離することで得られる。表示装置１０Ａの製造方法において、図５〜図９に示す表示装置１０の製造方法は、表示装置１０Ａにも共通するので、説明を省略する。
図１３は、本発明の一実施形態に係る半導体装置の製造方法において、トランジスタ層および第２配線上に層間膜を形成する工程を示す断面図である。図１３に示すように、トランジスタ層５５０Ａ上および第２配線５５５Ａ上に層間絶縁層５５７Ａを形成する。層間絶縁層５５７Ａを形成した後に、層間絶縁層５５７Ａの表面にラビング処理を行う。ラビング処理は、例えば、層間絶縁層５５７Ａの表面を布などによって一定方向に擦ることで行われる。
図１４は、本発明の一実施形態に係る半導体装置の製造方法において、液晶層および対向基板を形成する工程を示す断面図である。液晶層５６２Ａを形成する前に、ガラス基板４９０Ａとは別に対向ガラス基板４９５Ａを準備し、対向ガラス基板４９５Ａ上に樹脂性の対向基板５６６Ａを形成する。図１４に示すように、層間絶縁層５５７Ａの表面側周縁部にシール材５６４Ａを形成し、シール材５６４Ａによってガラス基板４９０Ａと対向ガラス基板４９５Ａとを貼り合わせる。この貼り合わせによって、層間絶縁層５５７Ａ、シール材５６４Ａ、および対向基板５６６Ａによって密閉された空間が形成され、その密閉された空間に液晶層５６２Ａが充填される。なお、図１４では、シール材５６４Ａは層間絶縁層５５７Ａの外周端部に形成される構成を例示したが、シール材５６４Ａは層間絶縁層５５７Ａの外周端部からオフセットが設けられた内側に形成されてもよい。その場合、液晶層５６２Ａは、シール材５６４Ａによって囲まれた領域だけに形成される。
図１５は、本発明の一実施形態に係る半導体装置の製造方法において、ガラス基板を剥離する工程を示す断面図である。図１５に示すように、図１１で説明した方法と同様の方法で、ガラス基板４９０Ａから第１樹脂層５００Ａと対向基板５６６Ａとの間の構造体を剥離する。ガラス基板４９０Ａは、ガラス基板４９０Ａの裏面側からレーザ照射を行うことで剥離される。対向ガラス基板４９５Ａは、後の工程でビアホール５０２Ａ、５１２Ａを形成するドライエッチングの後で剥離する。
図１６は、本発明の一実施形態に係る半導体装置の製造方法において、第１樹脂層および第１バリア層にビアホールを形成し、ビアホールに導電体を形成する工程を示す断面図である。図１６に示すように、第１樹脂層５００Ａにビアホール５０２Ａを形成し、第１バリア層５１０Ａにビアホール５１２Ａを形成することで、第１配線５２０Ａの一部を露出させる。上記ビアホール５０２Ａ、５１２Ａの加工はドライエッチングによって行われる。当該ドライエッチングは、第１配線５２０Ａに含まれる第２導電層５２０Ａ−１（透明導電膜）でストップする。つまり、第２導電層５２０Ａ−１は、ビアホール５０２Ａ、５１２Ａの加工（ドライエッチング）に対するエッチングストッパとして機能する。
ビアホール５０２Ａ、５１２Ａに第１配線５２０Ａに接続される導電体５９０Ａを形成する。導電体５９０Ａは、例えば第１配線５２０Ａの形成と同様にＰＶＤ法によって形成される。導電体５９０Ａは、上記のＰＶＤ法以外にも、導電性材料のペーストおよび焼成、はんだ付け、異方性導電フィルム（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ；ＡＣＦ）、または導電性ビーズによって形成されてもよい。
図１７は、本発明の一実施形態に係る半導体装置の製造方法において、対向ガラス基板を剥離する工程を示す断面図である。図１７に示すように、図１１で説明した方法と同様の方法で、対向ガラス基板４９５Ａから第１樹脂層５００Ａと対向基板５６６Ａとの間の構造体を剥離する。対向ガラス基板４９５Ａは、対向ガラス基板４９５Ａの裏面（対向基板５６６Ａが形成された面とは逆の面）側からレーザ照射を行うことで剥離される。
本実施形態では、ドライエッチングによってビアホール５０２Ａ、５１２Ａを加工する製造方法を説明したため、ビアホール５０２Ａ、５１２Ａの形成の後に対向ガラス基板４９５Ａを剥離する製造方法について説明した。ただし、ビアホール５０２Ａ、５１２Ａの加工をレーザ加工のようにレーザ光によって行う場合は対向ガラス基板４９５Ａをビアホール５０２Ａ、５１２Ａの加工の前に剥離してもよい。
図１７に示す表示装置１０Ａの第１配線５２０Ａに接続される導電体５９０Ａにバンプ５８０Ａを形成し、バンプ５８０ＡにＦＰＣ３２０Ａを接着させることで、図１２に示す表示装置１０Ａが形成される。
以上のように、実施形態２に係る表示装置１０Ａの製造方法によると、第１樹脂層５００Ａに対して、トランジスタ層５５０Ａが配置された側とは逆側にＦＰＣ３２０Ａを形成する。つまり、ＦＰＣ３２０Ａを接着するための領域を第１樹脂層５００Ａに対してトランジスタ層５５０Ａが配置された側に設ける必要がない。具体的には、ＦＰＣ３２０Ａを接着させるために第２配線５５５Ａの表面を露出させる必要がない。したがって、平面視において、ＦＰＣ３２０Ａと重畳する位置に液晶層５６２Ａおよびシール材５６４Ａを形成することができ、トランジスタ層５５０Ａの上面側を効率よく表示領域として利用することができる。その結果、狭額縁の表示装置を実現することができる。
なお、本発明は上記の実施形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
１０：表示装置、 ２０：表示部、 ２２：ゲートドライバ、 ２４：ソース信号セレクタ、 ２６：ソースドライバ、 ３０：タッチセンサ部、 ３２：タッチ信号セレクタ、 ３４：タッチドライバ、 ４０：タッチ検出部、 ４２：アナログＬＰＳ部、 ４４：Ａ／Ｄ変換部、 ４６：信号処理部、 ４８：座標抽出部、 ４９：タッチ検出タイミング制御部、 ５０：制御部、 １００：サブ画素、 １０２：表示領域、 １０４：周辺領域、 １０６：端子領域、 １２０：第１センサ用配線、 １２２：スリット、 １８０：第２センサ用配線、 ２００：ゲートドライバ回路、 ３００：タッチドライバ回路、 ３１０：ＣＯＧ、 ３２０：ＦＰＣ、 ４００：タッチ検出回路、 ４９０：ガラス基板、 ４９５Ａ：対向ガラス基板、 ５００：第１樹脂層、 ５０２Ａ、５１２Ａ、５３２、５４２：ビアホール、 ５１０：第１バリア層、 ５２０：第１配線、 ５２０Ａ−１：第１導電層、 ５２０Ａ−２：第２導電層、 ５３０：第２樹脂層、 ５４０：第２バリア層、 ５５０：トランジスタ層、 ５５５：第２配線、 ５５７Ａ：層間絶縁層、 ５６０：発光層、 ５６２Ａ：液晶層、 ５６４Ａ：シール材、 ５６５：コモン電極、 ５６６Ａ：対向基板、 ５７０：封止構造体、 ５８０：バンプ、 ５９０Ａ：導電体

Claims (18)

  1. 第１樹脂層と、
    前記第１樹脂層上に配置された第１配線と、
    前記第１配線上に配置され、第１開口部が設けられた第２樹脂層と、
    前記第２樹脂層上に配置され、半導体層、ゲート絶縁層、およびゲート電極層を有するトランジスタと、
    前記第２樹脂層上に配置され、前記トランジスタに接続され、前記第１開口部を介して前記第１配線に接続された第２配線と、
    を有する半導体装置。
  2. 前記第１樹脂層と前記第１配線との間に配置された第１バリア層をさらに有する、請求項１に記載の半導体装置。
  3. 前記第２樹脂層と前記トランジスタとの間に配置され、第２開口部が設けられた第２バリア層をさらに有し、
    前記第２配線は、前記第１開口部および前記第２開口部を介して前記第１配線に接続される、請求項２に記載の半導体装置。
  4. 前記第１配線は、外部からの入力動作を検知する複数の第１センサ用配線を含む、請求項１に記載の半導体装置。
  5. 前記複数の第１センサ用配線は、互いに独立して制御可能である、請求項４に記載の半導体装置。
  6. 前記第２配線に接続され、前記第１センサ用配線と容量を形成する複数の第２センサ用配線をさらに含み、
    前記複数の第１センサ用配線は第１方向に長手を有し、前記複数の第２センサ用配線は前記第１方向と交差する第２方向に長手を有する、請求項５に記載の半導体装置。
  7. 前記第１配線に接続された導電体をさらに有し、
    前記第１樹脂層は、第３開口部を有し、
    前記導電体は、前記第３開口部を介して前記第１配線に接する、請求項１に記載の半導体装置。
  8. 前記第１樹脂層の前記第１配線とは反対側において、前記導電体を介して前記第１配線に接続されたＦＰＣをさらに有する、請求項７に記載の半導体装置。
  9. 前記第１配線は、透明導電膜を含む、請求項７に記載の半導体装置。
  10. 前記第１配線は、金属膜および透明導電膜を含む積層構造であり、
    前記透明導電膜は、前記金属膜よりも前記第１樹脂層に近い、請求項７に記載の半導体装置。
  11. 第１樹脂層と、
    前記第１樹脂層上に配置され、外部からの入力動作を検知する第１配線と、
    前記第１配線上に配置され、第１開口部が設けられた第２樹脂層と、
    前記第２樹脂層上に配置され、半導体層、ゲート絶縁層、およびゲート電極層を有するトランジスタと、
    前記第２樹脂層上に配置され、前記トランジスタに接続され、前記第１開口部を介して前記第１配線に接続された第２配線と、
    前記第２樹脂層上に配置され、前記トランジスタに接続され、光を生成する発光層と、
    前記発光層を封止する封止構造体と、を有する表示装置。
  12. 前記封止構造体から露出された前記第２配線に接続されるＦＰＣをさらに有する、請求項１１に記載の表示装置。
  13. 前記第１配線に接続された導電体と、
    前記第１樹脂層の前記第１配線とは反対側において、前記導電体を介して前記第１配線に接続されたＦＰＣと、
    をさらに有し、
    前記第１樹脂層は、第３開口部を有し、
    前記導電体は、前記第３開口部を介して前記第１配線に接する、請求項１１に記載の表示装置。
  14. 前記第２配線に接続され、前記第１配線と容量を形成する第３配線をさらに含み、
    前記第１配線は第１方向に延長し、前記第３配線は前記第１方向と交差する第２方向に延長する、請求項１１に記載の表示装置。
  15. 第１樹脂層と、
    前記第１樹脂層上に配置され、外部からの入力動作を検知する第１配線と、
    前記第１配線上に配置され、第１開口部が設けられた第２樹脂層と、
    前記第２樹脂層上に配置され、半導体層、ゲート絶縁層、およびゲート電極層を有するトランジスタと、
    前記第２樹脂層上に配置され、前記トランジスタに接続され、前記第１開口部を介して前記第１配線に接続された第２配線と、
    前記第２樹脂層上の液晶層と、
    前記液晶層を封止する封止構造体と、を有する表示装置。
  16. 前記封止構造体から露出された前記第２配線に接続されるＦＰＣをさらに有する、請求項１５に記載の表示装置。
  17. 前記第１配線に接続された導電体と、
    前記第１樹脂層の前記第１配線とは反対側において、前記導電体を介して前記第１配線に接続されたＦＰＣと、
    をさらに有し、
    前記第１樹脂層は、第３開口部を有し、
    前記導電体は、前記第３開口部を介して前記第１配線に接する、請求項１５に記載の表示装置。
  18. 前記第２配線に接続され、前記第１配線と容量を形成する第３配線をさらに含み、
    前記第１配線は第１方向に延長し、前記第３配線は前記第１方向と交差する第２方向に延長する、請求項１５に記載の表示装置。
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