KR102643835B1

KR102643835B1 - 바이패스를 가진 레벨 시프터

Info

Publication number: KR102643835B1
Application number: KR1020180057254A
Authority: KR
Inventors: 앤디 왕쿤 첸; 유 컹 총; 라훌 마툴; 아비쉑 바라디아; 흐신유 첸
Original assignee: 에이알엠 리미티드
Priority date: 2017-05-23
Filing date: 2018-05-18
Publication date: 2024-03-06
Also published as: KR20180128353A; US10535386B2; US20180342271A1; TW201909558A; TWI797125B; CN108933591A

Abstract

본원에 기술된 다양한 구현 예는 레벨 시프팅 회로 및 바이패스 스위칭 회로를 갖는 집적 회로를 가리킨다. 레벨 시프팅 회로는 제1 전압 도메인으로부터의 입력 신호를 제2 전압 도메인에 대한 출력 신호로 변환하도록 배열된다. 바이패스 스위칭 회로는 바이패스 제어 신호에 기초하여 레벨 시프팅 회로를 활성화 및 비활성화하도록 배열된다.

Description

바이패스를 가진 레벨 시프터{LEVEL SHIFTER WITH BYPASS}

본 발명은 바이패스를 가진 레벨 시프터에 관한 것이다.

본 섹션은 여기에 기술된 다양한 기술들을 이해하는데 관련된 정보를 제공하기 위한 것이다. 섹션의 제목에서 나타내듯이, 이것은 관련 기술에 대한 개시이지, 어떤 식으로건 종래 기술임을 나타내는 것은 아니다. 일반적으로, 관련 기술은 종래 기술로 고려될 수도 있고, 그렇지 않을 수도 있다. 따라서, 이 섹션의 모든 내용은 종래 기술을 인정하는 것이 아니라 이 점을 고려하여 판독되어야 한다.

현대의 회로 설계에서, 메모리 및 관련 메커니즘은 비트 셀 코어를 위한 이중 전압 레일(VDDCE) 및 주변 회로(VDDPE)를 위한 이중 전압 레일을 지원한다. VDDCE 강하는 비트 셀 유지 전압에 의해 제한되며 VDDPE에 비해 높은 전압으로 유지된다. 그러나 VDDPE 강하는 대개 내부 회로에 의해 제한된다. 일반적으로 VDDPE는 잠재적으로 칩의 절전을 제한할 수 있다. 큰 범위의 레벨 시프팅은 낮은 VDDPE에서 높은 VDDCE 도메인으로 메모리 내의 모든 입력을 레벨 시프트해야할 필요가 있으며, 이는 VDDPE가 VDDCE보다 낮을 수 있게 한다. 그러나 이러한 구현은 메모리 내부의 레벨 시프터를 통과하는 모든 신호에 지연 페널티가 발생할 수 있어 메모리 액세스 시간 및 입력 핀 설정 시간과 같은 타이밍 저하를 유발할 수 있다는 단점이 있다.

본 발명에 따르면, 바이패스를 가진 레벨 시프터가 제공된다.

본 발명에 따르면, 레벨 시프팅 회로 및 바이패스 스위칭 회로를 갖는 집적 회로가 제공된다. 레벨 시프팅 회로는 제1 전압 도메인으로부터의 입력 신호를 제2 전압 도메인에 대한 출력 신호로 변환하도록 배열된다. 바이패스 스위칭 회로는 바이패스 제어 신호에 기초하여 레벨 시프팅 회로를 활성화 및 비활성화하도록 배열된다.

다양한 기술의 구현이 첨부 도면을 참조하여 여기에 설명된다. 그러나, 첨부 도면은 여기에 기술된 다양한 구현 예만을 도시하고 본 명세서에 기재된 다양한 기술의 실시 예를 제한하는 것을 의미하지는 않는다는 것을 이해해야 한다.
도 1은 본 명세서에 설명된 구현에 따른 바이패스를 갖는 레벨 시프팅 회로를 이용하는 메모리 회로의 다이어그램을 도시한다.
도 2는 본 명세서에 설명된 구현 예에 따른 바이패스를 갖는 레벨 시프팅 회로의 개략도를 도시한다.
도 3은 본 명세서에 설명된 구현 예에 따른 바이패스를 갖는 레벨 시프팅 회로를 제조하는 방법의 공정도를 도시한다.

본원에 기술된 다양한 구현 예는 바이패스를 갖는 레벨 시프팅 회로를 구현하기 위한 방식 및 기술을 가리키고 그를 위한 것이다. 예를 들어, 본원에 기술된 다양한 구현 예들은, 제1 전압 도메인으로부터의 입력 신호를 제2 전압 도메인에 대한 출력 신호로 변환하기 위한 레벨 시프팅 회로와 관련된 방식 및 기술을 제공하고, 바이패스 제어 신호에 기초하여 레벨 시프팅 회로를 활성화 및 비활성화하기 위한 바이패스 스위칭 회로를 포함한다. 또한, 일부 시나리오에서, 여기에 제공된 방식 및 기술은 프로그램 가능한 바이패스를 갖는 고속 레벨 시프터를 제공할 수 있다. 따라서, 여기에 설명된 다양한 구현 예는 고속 애플리케이션을 위한 프로그램 가능한 바이패스 옵션을 구현함으로써 메모리 회로에서의 큰 범위의 레벨 시프팅을 가능하게하는 신뢰성있는 회로를 제공할 수 있다.

따라서, 바이패스를 가진 레벨 시프팅 회로(또는 레벨 시프터들)를 제공하기 위한 다양한 구현 예들을 도 1-3을 참조하여 설명한다.

도 1은 여기에 설명된 다양한 구현 예에 따라 바이패스 제어 기능을 갖는 레벨 시프팅 회로(LS)를 사용하는 메모리 회로(100)의 블록도를 도시한다. 도시된 바와 같이, 메모리 회로(100)는 예를 들어, 입력 회로(102), 디코더 회로(104), 및 랜덤 액세스 메모리(RAM) 및/또는 임의의 유형의 휘발성 및 비휘발성 메모리를 포함하는 임의의 다른 유형의 메모리와 같은 다양한 유형의 메모리 애플리케이션에서 집적 회로(IC)로서 구현될 수 있는 메모리 코어 어레이(106)로부터의 출력과 같은 관련 회로를 포함할 수 있다. 일부 경우, 메모리 회로(100)는 단일 또는 이중 레일 메모리 아키텍처를 갖는 IC로서 구현될 수 있다. 다른 경우에, 메모리 회로(100)는 단일 칩 상의 다양한 유형의 컴퓨팅 회로 및/또는 다양한 관련 구성 요소와 통합될 수 있다. 또한, 메모리 회로(100)는 다양한 전자 및 모바일 애플리케이션을 위한 임베디드 시스템으로 구현될 수 있다.

도 1에 도시된 바와 같이, 입력 회로(102)는 신호 입력(SI) 및 하나 이상의 어드레스 신호 입력(A0, A1, ..., An)을 수신할 수 있다. 입력 회로(102)는 대응 신호 입력(SI, A0, A1 등)을 수신하고 레벨 시프팅 출력 또는 바이패스 신호 출력을 제공할 수 있는 레벨 시프팅 회로(LS_0, LS_1, LS_2)를 포함할 수 있다. 레벨 시프팅 회로(LS_0, LS_1, LS_2)는 제1 전압 도메인으로부터의 입력 신호들(SI, A0, A1 등)을 제2 전압 도메인에 대한 출력 신호로 변환하도록 구성될 수 있고, 또한 레벨 시프팅 회로(LS_0, LS_1, LS_2)는 바이패스 제어 신호에 기초하여 레벨 시프팅 회로(LS_0, LS_1, LS_2)를 활성화 및 비활성화하기 위한 바이패스 스위칭 회로를 포함할 수 있다. 레벨 시프팅 회로(LS_0, LS_1, LS_2)는 도 2를 참조하여 하기에서 더 설명된다. 제2 전압 도메인은 제1 전압 도메인과 상이할 수 있다. 예를 들어, 일부 구현 예에서, 제1 전압 도메인은 SOC(system-on-a-chip) 논리 전압 서플라이(VDDSOC)로부터 도출될 수 있고, 제2 전압 도메인은 코어 전압 서플라이(VDDCE), 또는 경우에 따라 주변 전압 서플라이(VDDPE)로부터 유도될 수 있다.

메모리 회로(100)는 하나 이상의 스캔 멀티플렉서(M0, M1), 하나 이상의 래치(ph1, ph2), 및 신호 입력(SI, A0, A1 등)을 수신하도록 배열된 디코더(D1)를 가지는 단일 포트를 위한 메모리 매크로를 포함할 수 있다. 제1 스캔 멀티플렉서(M0)는 레벨 시프팅된 신호로서 신호 입력(SI) 및 제1 어드레스 신호(A0)를 수신할 수 있다. 제1 스캔 멀티플렉서(M0)는 제1 어드레스 신호(A0) 또는 신호 입력(SI)을 래치(ph2_0)에 제공하고, 래치(ph2_0)는 제1 어드레스 신호(A0) 또는 신호 입력(SI)을 클록 신호(CLK)에 기초하여 래치(ph1_0) 및 디코더(D1)에 제공한다. 래치(ph1_0)는 클록 신호(CLK)에 기초하여 제2 스캔 멀티플렉서(M1)에 제1 어드레스 신호(A0) 또는 신호 입력(SI)을 수신하여 제공할 수 있다.

제2 스캔 멀티플렉서(M1)는 제2 어드레스 신호(A1)를 수신하고, 그런 다음, 클록 신호(CLK)에 기초하여 제1 어드레스 신호(A0), 신호 입력(SI) 또는 제2 어드레스 신호(A1)를 또 다른 래치(ph2_1)에 제공할 수 있다. 래치(ph2_1)는 클록 신호(CLK)에 기초하여 제1 어드레스 신호(A0), 신호 입력(SI) 또는 제2 어드레스 신호(A1)를 수신하여 또 다른 래치(ph1_1) 및 디코더(D1)에 제공할 수 있다. 또한, 도시된 바와 같이, 래치(ph1_1)는 클록 신호(CLK)에 기초하여 또 다른 스캔 멀티플렉서(Mn)(도시되지 않음)에 출력으로서 제1 어드레스 신호(A0), 신호 입력(SI) 또는 제2 어드레스 신호(A1)를 제공한다.

메모리 코어 어레이(106)로부터의 출력은 레벨 시프팅 회로(LS_3) 및 출력 드라이버(OD)를 포함할 수 있다. 도시된 바와 같이, 래치들(ph1_0, ph1_1)로부터 수신된 하나 이상의 신호(SI, A0, A1 등)는 디코더(D1)에 의해 수신될 수 있고, 디코더(D1)는 디코딩된 신호를 레벨 시프팅 회로(LS_3)에 제공할 수 있다. 레벨 시프팅 회로(LS_3)는 제1 및 제2 전압 도메인 사이에서 입력 신호들(SI, A0, A1 등)을 변환하도록 구성될 수 있고, 레벨 시프팅 회로(LS_3)는 도 2를 참조하여 하기에 기술된 바와 같이 바이패스 제어 신호에 기초하여 레벨 시프팅 회로(LS_3)를 활성화 및 비활성화하기 위한 바이패스 스위칭 회로를 포함할 수 있다. 또한, 도시된 바와 같이, 메모리 코어 어레이(106)로부터의 출력의 출력 드라이버(OD)는 레벨 시프팅 회로(LS_3)로부터의 레벨 시프팅된 신호를 수신하고, 최종 레벨 시프팅된 출력을 포함할 수 있는 출력 신호(OUT)를 제공한다.

일부 구현 예에서, 디코더 회로(104)는 하나 이상의 D-플립 플롭(DFF)을 가진 스캔 셀을 포함할 수 있다. 일반적으로, DFF는 포지티브 에지(posedge) 트리거 저장 장치이다. 내부적으로, 일부 DFF에는 ph2 D-래치(예를 들어, 클록이 낮을 때 래치가 개방되는)와 ph1 D-래치(예를 들어, 클록이 하이일 때 래치가 개방되는)가 제공될 수 있다. DFF의 출력(Q)은 스캔 출력(SO) 신호로서 작용할 수 있다. 도 1에 도시된 바와 같이, 디코더 회로(D1)는 하나 이상의 멀티플렉서(MUX), ph2 D-래치 및 ph1 D-래치를 갖는 MUX-DFF형 스캔 셀로서 구성될 수 있다.

RAM 타입 매크로에서 입력을 캡처하고 어드레싱하는 것과 관련하여, 메모리는 클록의 각각의 상승 에지로 단일 트랜잭션을 처리함으로써 설명될 수 있다. 예를 들어, 스캔 기반 테스팅 중에 어드레스 입력을 캡처하기 위해, ph1 래치가 도 1에 도시된 바와 같이 기존 데이터 경로에 추가될 수 있다. ph2 래치는 기존 데이터 경로의 비트 셀이 처리되는 동안 어드레스 값을 보유하는 기능 래치일 수 있다(즉, 클록이 높을 때 메모리 비트 셀 트랜잭션이 시작된다). ph1 래치는 어드레싱을 위한 효과적인 스캔 DFF를 제공할 수 있고, 이 경우, 도 1의 디코더 회로(D1)는 RAM 어드레스 관측 셀이라 칭할 수 있다.

도 2는 본원에 설명된 구현 예에 따라 바이패스 트랜지스터(P4)를 갖는 레벨 시프팅 회로(200)의 도면을 도시한다. 도 2는 고속 애플리케이션을 위한 프로그램 가능 바이패스 옵션을 가지고 큰 범위의 레벨 시프팅을 허용하는 레벨 시프터 회로를 제공한다. 또한, 도 2는 예를 들어, 입력 신호 NA(VDDSOC 도메인), 반전 입력으로서의 입력 신호 A(VDDSOC 도메인), 바이패스 피처를 온 또는 오프로 턴(turn)하기 위한 입력으로서의 바이패스 신호 NBYP(VDDCE 도메인), 및 NA를 위한 레벨 시프팅된 출력 신호로서의 출력 신호 Y(VDDCE 도메인)를 포함하는, 입/출력 핀을 가지는 레벨 시프터 회로에 대한 개략을 제공한다.

회로(200)는 예를 들어, 랜덤 액세스 메모리(RAM) 및/또는 임의의 유형의 휘발성 및 비휘발성 메모리를 포함하는 임의의 다른 유형의 메모리를 위한 스캔 셀과 같은 다양한 유형의 메모리 애플리케이션에 이용될 때 집적 회로(IC)로서 구현될 수 있다. 회로(200)는 예를 들어 단일 또는 이중 포트 메모리 아키텍처와 같은 단일 또는 이중 레일 메모리 아키텍처를 갖는 IC로서 구현될 수 있다. 회로(200)는 다양한 유형의 컴퓨팅 회로 및/또는 단일 칩상의 다양한 관련 구성 요소와 통합될 수 있다. 회로(200)는 다양한 전자 및 모바일 애플리케이션을 위한 임베디드 시스템으로 구현될 수 있다. 집적 회로(IC)로서의 회로(200)는 다수의 전압 도메인에서 동적 전압 주파수 스케일링을 가능하게 하기 위해 큰 범위의 레벨 시프팅을 지원하는 메모리 애플리케이션을 위해 구성될 수 있다.

도 2는 제1 전압 도메인으로부터의 입력 신호(A)를 제2 전압 도메인에 대한 출력 신호(Y)로 변환하는 레벨 시프팅 회로(200)를 나타낸다. 도시된 바와 같이, 레벨 시프팅 회로(200)는 바이패스 제어 신호(NBYP)에 기초하여 레벨 시프팅 회로(200)를 활성화 및 비활성화하기 위한 바이패스 스위칭 회로(202)를 구현할 수 있다. 제2 전압 도메인은 제1 전압 도메인과 다를 수 있다. 예를 들어, 제1 전압 도메인은 시스템-온-칩(SOC) 로직 전압 서플라이(VDDSOC)로부터 도출될 수 있고, 제2 전압 도메인은 코어 전압 서플라이(VDDCE)로부터, 또는 일부 경우, 주변 전압서플라이(VDDPE)로부터 도출될 수 있다.

일부 구현 예에서, 레벨 시프팅 회로(200)는 제1 전압 도메인으로부터의 입력 신호(A)를 제2 전압 도메인에 대한 출력 신호(Y)로 변환하도록 배열된 복수의 트랜지스터(P0, P1, P2, P3, N0, N1)를 포함한다. 도시된 바와 같이, 복수의 트랜지스터(P0, P1, P2, P3, N0, N1)는 제1 전압 도메인으로부터의 입력 신호(A)를 제2 전압 도메인에 대한 출력 신호(Y)로 변환하도록 배열될 수 있는 다수의 p형 금속 산화물 반도체(PMOS) 트랜지스터(P0, P1, P2, P3) 및 다수의 n형 MOS(NMOS) 트랜지스터들(N0, N1)을 포함한다.

도 2에 도시된 바와 같이, 트랜지스터(P0, P2, N0)는 제1 서플라이 전압(Vdd)과 제2 전압 서플라이(Vss 또는 Gnd) 사이에서 직렬로(즉, 적층되어) 결합될 수 있고, 트랜지스터(P1, P3, N1)는 제1 서플라이 전압(Vdd)과 제2 전압 서플라이(Vss 또는 Gnd) 사이에서 직렬로(즉, 적층되어) 결합될 수 있다. 트랜지스터(P2, N0)는 게이트를 통해 입력 신호(A)를 수신하고, 그 사이에 제1 노드(node_1)가 배치될 수 있다. 트랜지스터(P3, N1)는 게이트를 통해 상보적 입력 신호(NA)를 수신하고, 그 사이에 제2 노드(node_2)가 배치될 수 있다. 또한, 도 2에 도시된 바와 같이, 트랜지스터(P0, P1)는 제1 노드(node_1) 및 제2 노드(node_2)를 통해 교차 결합될 수 있다. 또한, 도시된 바와 같이, 출력 신호(Y)는 제2 노드(node_2)를 통해 출력으로서 제공될 수 있다.

바이패스 스위칭 회로(202)는 레벨 시프팅 회로(200)에 결합된 적어도 하나의 바이패스 트랜지스터(P4)를 포함할 수 있다. 도시된 바와 같이, 바이패스 트랜지스터(P4)는 PMOS 트랜지스터로 구현될 수 있다. 그러나, 다른 구현 예들에서, 바이패스 트랜지스터는 NMOS 트랜지스터로 구현될 수 있다. 바이패스 트랜지스터(P4)는 바이패스 제어 신호(NBYP)에 기초하여 레벨 시프팅 회로(200)를 활성화 및 비활성화하기 위한 스위치로서 동작할 수 있다. 도 2에 도시된 바와 같이, 바이패스 트랜지스터(P4)는 제1 전압 서플라이(Vdd)와 트랜지스터(P1, P3) 사이에 배치된 제3 노드(node_3) 사이에 배치될 수 있다.

일부 경우, 바이패스 제어 신호(NBYP)가 논리 0일 때, 바이패스 트랜지스터(P4)는 ON이고, Vdd는 P4를 통해 node_3으로 통과될 수 있다. 입력 핀(A)이 트랜지션하기 전에 NBYP 핀이 이미 정확한 논리 상태를 취한다고 가정할 수 있다. 때로는, 메모리에 대한 모든 입력 핀이 NA 입력에 직접 연결될 수 있다. NA가 논리 0일 때, Vdd는 P3을 통과하여 도 2에 도시된 바와 같이 출력 Y인 node_2로 간다. 따라서, 레벨 시프팅 회로(200)의 유효 지연은 단일 스테이지 지연(즉, NA → Y)일 수 있다. 다른 예에서, 바이패스 제어 신호(NBYP)가 논리 1일 때, 바이패스 트랜지스터(P4)는 오프이고, Vdd는 node_1의 논리 상태에 기초하여 P1을 통해 node_3으로 통과되도록 한다. 따라서, 레벨 시프팅 회로(200)의 유효 지연은, 예를 들어, 3단 지연(즉, NA → A, A → node_1, node_1 → node_3)과 같은 다단 지연일 수 있다.

일부 시나리오에서, 바이패스 스위칭 회로(202)를 갖는 레벨 시프팅 회로(200)를 비활성화하면, 입력 신호(A)가 집적 회로를 통해 전파되는 더 빠른 경로를 제공함으로써 집적 회로의 속도 성능이 향상된다. 또한, 바이패스 스위칭 회로(202)를 갖는 레벨 시프팅 회로(200)를 비활성화하면, 입력 신호(A)가 레벨 시프팅 회로(200)를 바이패스하도록 함으로써 집적 회로의 타이밍 지연이 감소된다. 다른 시나리오에서, 바이패스 스위칭 회로(202)를 가진 레벨 시프팅 회로(200)를 활성화하면, 입력 신호(A)가 레벨 시프팅 회로(200)를 통과하도록 함으로써 집적 회로의 타이밍 지연이 증가한다.

레벨 시프터 회로(200)의 한가지 장점은, SOC가 VDDSOC = VDDCE이고, 메모리 PPA(전력, 성능 및 면적)가 중요한 DVFS(동적 전압 및 주파수 스케일링)를 사용하지 않는 시간 동안, 핀 프로그램 가능 옵션은 바이패스 트랜지스터를 켜기 위해 사용될 수 있다는 것이다. 이 경우, 트랜지스터 게이트는 SOC에 의해 제어될 수 있는 NBYP 핀 입력에 결합될 수 있다. 또한, 일부 경우에, 바이패스 트랜지스터를 온으로 켜는 것은 입력 신호가 회로를 통해 전파하는 더 빠른 경로를 제공할 수 있으며, 그에 의해 바이패스 옵션이 없는 종래의 레벨 시프터를 통해 취해질 수 있는 타이밍 지연을 감소시킨다.

또한, 도 1을 참조하면, 바이패스 모드 ON 동안, 레벨 시프팅 회로(LS)는 단일 스테이지 지연 페널티를 가질 수 있고, 바이패스 모드 OFF 동안, 레벨 시프팅 회로(LS)는 다단 지연(예를 들어, 2 또는 3단 지연 패널티)을 가질 수 있다. 전반적으로, 메모리 타이밍 관점에서, PPA 코너에서, 바이패스 옵션이 턴온되어 입력 회로(102)에서의 셋업 시간 및 출력 OUT에서의 메모리 액세스 시간(CLK-투-Q)과 관련된 타이밍 지연 페널티를 감소시킬 수 있다.

도 3은 여기에 설명된 구현에 따라 바이패스를 갖는 레벨 시프팅 회로를 제조하는 방법(300)의 프로세스 흐름도를 도시한다.

비록 방법(300)이 특정 동작 실행 순서를 나타낼 수도 있지만, 일부 경우에, 동작들의 다양한 특정 부분들이 상이한 순서로, 그리고 상이한 시스템들 상에서 실행될 수 있음을 이해해야 한다. 일부 다른 경우들에서, 추가 동작들 및/또는 단계들이 방법(300)에 추가되거나 및/또는 생략될 수 있다. 또한, 방법(300)은 하드웨어 및/또는 소프트웨어로 구현될 수 있다. 하드웨어로 구현되는 경우, 방법(300)은 도 1-2를 참조하여 위에서 설명된 바와 같은 다양한 회로 컴포넌트로 구현될 수 있다. 소프트웨어로 구현되는 경우, 방법(300)은 상술한 바와 같이 바이패스를 가진 레벨 시프팅 회로를 구현하도록 구성될 수 있는 프로그램 또는 소프트웨어 명령 프로세스로서 구현될 수 있다. 또한, 소프트웨어로 구현되는 경우, 방법(300)을 구현하는 것과 관련된 다양한 명령어가 다양한 유형의 메모리에 저장되거나 기록될 수 있다. 예를 들어, 컴퓨터, 서버 또는, 프로세서 및 메모리를 갖는 다양한 다른 유형의 컴퓨팅 장치가 방법(300)을 수행하도록 구성될 수 있다.

도 3을 참조하면, 방법(300)은 바이패스를 갖는 레벨 시프팅 회로를 제조하고 구현하는데 이용될 수 있다. 일부 구현 예에서, 블록(310)에서, 방법(300)은 다수의 전압 도메인에서 동적 전압 주파수 스케일링을 가능하게 하는 큰 범위의 레벨 시프팅을 지원하기 위한 집적 회로를 제조할 수 있다.

블록(320)에서, 방법(300)은 제1 전압 도메인으로부터의 입력 신호를 제1 전압 도메인과 상이한 제2 전압 도메인에 대한 출력 신호로 변환하도록 배열된 다수의 트랜지스터를 갖는 레벨 시프팅 회로를 제조할 수 있다. 제1 전압 도메인은 논리 전압 서플라이(VDDSOC)로부터 도출될 수 있다. 제2 전압 도메인은 코어 전압 서플라이(VDDCE) 또는 일부 경우에, 주변 전압 서플라이(VDDPE)로부터 도출될 수 있다. 레벨 시프팅 회로는 제1 전압 도메인으로부터의 입력 신호를 제2 전압 도메인에 대한 출력 신호로 변환하도록 배열된 복수의 트랜지스터를 이용할 수 있다. 복수의 트랜지스터는 제1 전압 도메인으로부터의 입력 신호를 제2 전압 도메인에 대한 출력 신호로 변환하도록 배열된 PMOS 및 NMOS 트랜지스터를 포함할 수 있다.

블록(330)에서, 방법(300)은 바이패스 제어 신호에 기초하여 레벨 시프팅 회로를 활성화 및 비활성화하기 위한 스위치로서 동작하는 적어도 하나의 바이패스 트랜지스터로 바이패스 스위칭 회로를 제조할 수 있다. 일부 시나리오에서, 바이패스 스위칭 회로를 갖는 레벨 시프팅 회로를 비활성화하면, 입력 신호가 집적 회로를 통해 전파되는 더 빠른 경로를 제공함으로써 집적 회로의 속도 성능을 향상시킬 수 있다. 바이패스 스위칭 회로는 레벨 시프팅 회로에 결합된 적어도 하나의 바이패스 트랜지스터를 포함할 수 있다.

본 명세서에서는 집적 회로의 구현 예를 설명한다. 집적 회로는 제1 전압 도메인으로부터의 입력 신호를 제2 전압 도메인에 대한 출력 신호로 변환하기 위한 레벨 시프팅 회로를 포함할 수 있다. 집적 회로는 바이패스 제어 신호에 기초하여 레벨 시프팅 회로를 활성화 및 비활성화하기 위한 바이패스 스위칭 회로를 포함할 수 있다.

본 명세서에서는 집적 회로의 구현 예를 설명한다. 집적 회로는 제1 전압 도메인으로부터의 입력 신호를 제1 전압 도메인과 상이한 제2 전압 도메인에 대한 출력 신호로 변환하도록 배열된 복수의 트랜지스터를 갖는 레벨 시프팅 회로를 포함할 수 있다. 집적 회로는 바이패스 제어 신호에 기초하여 레벨 시프팅 회로를 활성화 및 비활성화하기 위한 스위치로서 동작하는 바이패스 트랜지스터를 갖는 바이패스 스위칭 회로를 포함할 수 있다.

본 명세서에서는 집적 회로를 제조하는 방법의 다양한 구현을 설명한다. 이 방법은 제1 전압 도메인으로부터의 입력 신호를 제1 전압 도메인과 상이한 제2 전압 도메인에 대한 출력 신호로 변환하도록 배열된 다수의 트랜지스터를 갖는 레벨 시프팅 회로를 제조하는 단계를 포함할 수 있다. 이 방법은 바이패스 제어 신호에 기초하여 레벨 시프팅 회로를 활성화 및 비활성화하기 위한 스위치로서 동작하는 바이패스 트랜지스터를 갖는 바이패스 스위칭 회로를 제조하는 단계를 포함할 수 있다. 또한, 바이패스 스위칭 회로를 갖는 레벨 시프팅 회로를 비활성화하는 것은 입력 신호가 집적 회로를 통해 전파하는 더 빠른 경로를 제공함으로써 집적 회로의 속도 성능을 증가시킬 수 있다.

청구항의 요지는 본 명세서에서 제공된 구현 예 및 예시에 한정되지 않고, 청구 범위에 따른 구현 예의 일부분 및 다른 구현 예의 엘리먼트의 조합을 포함하는 그러한 구현 예의 변형된 형태를 포함하는 것으로 의도되어야 한다. 엔지니어링 또는 설계 프로젝트에서와 같이 이러한 구현 예를 개발할 때, 구현 예마다 다를 수 있는 시스템 관련 및 비즈니스 관련 제약 조건 준수와 같은 개발자의 구체적인 목표를 달성하기 위해 다수의 구현에 특정한 결정이 이루어져야 한다는 것이 이해될 것이다. 또한, 이러한 개발 노력은 복잡하고 시간 소모적일 수 있지만, 그럼에도 불구하고 본 개시의 이점을 갖는 당업자에게는 설계, 생산 및 제조의 일상적인 작업일 수 있음을 이해해야 한다.

첨부된 도면에 그 예가 예시된 다양한 구현 예가 상세하게 참조되었다. 다음의 상세한 설명에서, 본 명세서에 제공된 개시의 완전한 이해를 제공하기 위해 다수의 특정 세부 사항이 제시된다. 그러나, 여기에 제공된 개시는 이러한 특정 세부 사항 없이도 실시될 수 있다. 일부 다른 예에서, 공지된 방법, 프로시저, 컴포넌트, 회로 및 네트워크는 실시 예의 세부 사항을 불필요하게 불명료하게 하지 않도록 상세하게 설명되지 않았다.

제1, 제2 등의 용어가 본 명세서에서 다양한 엘리먼트를 설명하기 위해 사용될 수 있지만, 이들 엘리먼트는 이들 용어에 의해 제한되어서는 안됨을 이해해야 한다. 이 용어는 하나의 엘리먼트를 다른 엘리먼트와 구별하기 위해서만 사용된다. 예를 들어, 제1 엘리먼트는 제2 엘리먼트로 지칭될 수 있고, 유사하게, 제2 엘리먼트는 제1 엘리먼트로 지칭될 수 있다. 제1 엘리먼트와 제2 엘리먼트는 각각 양 엘리먼트가 되지만, 동일한 엘리먼트로 간주해서는 안된다.

본원에 제공된 개시의 설명에 사용된 용어는 특정 구현 예를 설명하기 위한 것이며 본원에 제공된 개시를 제한하는 것으로 의도되지 않는다. 본원 및 첨부된 청구 범위에 기재된 개시의 설명에서 사용된 바와 같이, 단수 형태 "a", "an" 및 "the"는 문맥상 명확하게 다르게 지시하지 않는 한 복수 형태도 포함하는 것으로 의도된다. 본원에서 사용된 "및/또는"이라는 용어는 하나 이상의 관련된 열거된 항목의 임의의 그리고 모든 가능한 조합을 가리키고 또 포함한다. 본 명세서에 사용된 용어 "includes", "including", "comprises", 및/또는 "comprising"은 명시된 특징, 정수, 단계, 동작, 엘리먼트 및/또는 컴포넌트의 존재를 규정하지만, 하나 이상의 다른 특징, 정수, 단계, 동작, 엘리먼트, 컴포넌트 및/또는 이들의 그룹의 존재 또는 추가를 배제하지 않는다.

본 명세서에서 사용된 바와 같이, 용어 "if"는 문맥에 따라 "때" 또는 "하자마자" 또는 "판정에 응답하여" 또는 "검출에 응답하여"을 의미하는 것으로 해석될 수 있다. 유사하게, "판정된 경우" 또는 "[명시된 조건 또는 사건이] 검출된 경우]"라는 문구는 문맥에 따라 "판정할 때" 또는 "판정에 응답하여" 또는 "[명시된 조건 또는 사건을] 검출할 때", 또는 "[명시된 조건 및 사건을] 검출하는 것에 응답하여"를 의미하는 것으로 해석될 수 있다. 용어 "위로"와 "아래로"; "상", "하"; "상향"과 "하향"; "아래"와 "위"; 및 주어진 지점 또는 엘리먼트의 위 또는 아래의 상대적인 위치를 나타내는 다른 유사한 용어가 본원에 기술된 다양한 기술의 일부 구현과 관련하여 사용될 수 있다.

상술한 내용은 본원에서 설명된 다양한 기술의 구현에 관한 것이지만, 다른 및 추가의 구현 예가 본원의 개시에 따라 고안될 수 있으며, 이는 이하의 청구 범위에 의해 판정될 수 있다.

비록 본 발명이 구조적 특징들 및/또는 방법론적 동작들에 특정한 언어로 기술되었지만, 첨부된 청구 범위에서 한정된 주제가 반드시 상술한 특정 특징들 또는 동작들에 한정되는 것은 아니라는 것을 이해해야 한다. 오히려, 본원에 설명된 특정 특징 및 동작은 청구 범위를 구현하는 예시적인 형태로서 개시된다.

Claims

제1 전압 도메인으로부터의 입력 신호를 제2 전압 도메인에 대한 출력 신호로 변환하는 레벨 시프팅 회로 - 상기 레벨 시프팅 회로는 제1 서플라이 전압과 제2 서플라이 전압 사이에서 병렬로 연결된 제1 복수의 트랜지스터 및 제2 복수의 트랜지스터를 갖고, 제2 복수의 트랜지스터는 상기 제1 서플라이 전압과 출력 노드 사이에 직렬로 연결된 제1 p형 트랜지스터 및 제2 p형 트랜지스터를 포함하고, 상기 제2 복수의 트랜지스터는 상기 출력 노드와 상기 제2 서플라이 전압 사이에 연결된 n형 트랜지스터를 포함 - ; 및
상기 제1 서플라이 전압과 중간 노드 사이에 연결된 바이패스 트랜지스터를 갖는 바이패스 스위칭 회로로서, 상기 중간 노드는 상기 제2 복수의 트랜지스터 중 제1 p형 트랜지스터와 제2 p형 트랜지스터 사이에 배치되고, 상기 바이패스 트랜지스터는 바이패스 제어 신호에 기초하여 상기 레벨 시프팅 회로를 활성화 및 비활성화하는, 바이패스 스위칭 회로를 포함하고,
상기 제1 전압 도메인은 시스템-온-칩(SOC) 로직 전압 서플라이(VDDSOC)로부터 전압이 인가되고, 상기 제2 전압 도메인은 코어 전압 서플라이(VDDCE)로부터 전압이 인가되며,
상기 바이패스 스위칭 회로는 상기 시스템-온-칩(SOC) 로직 전압 서플라이(VDDSOC)의 전압이 상기 코어 전압 서플라이(VDDCE)의 전압과 같을 때 상기 바이패스 제어 신호에 의해 턴온되는 것을 특징으로 하는 집적 회로.
삭제
삭제
제1 항에 있어서, 상기 제1 서플라이 전압은 Vdd와 관련된 전압 서플라이를 포함하고, 상기 제2 서플라이 전압은 접지(Vss 또는 GND)와 관련된 전압 서플라이를 포함하는 것을 특징으로 하는 집적 회로.
제1 항에 있어서, 제1 p형 트랜지스터 및 제2 p형 트랜지스터는 p형 금속 산화물 반도체(PMOS) 트랜지스터를 포함하고, 상기 n형 트랜지스터는 n형 금속 산화물 반도체(NMOS) 트랜지스터를 포함하는 것을 특징으로 하는 집적 회로.
삭제
제1 항에 있어서, 상기 바이패스 트랜지스터는 p형 금속 산화물 반도체(PMOS) 트랜지스터를 포함하고, 상기 바이패스 트랜지스터는 상기 바이패스 제어 신호에 기초하여 상기 레벨 시프팅 회로를 활성화 및 비활성화시키기 위한 스위치로서 동작하는 것을 특징으로 하는 집적 회로.
제1 항에 있어서, 상기 바이패스 스위칭 회로를 갖는 상기 레벨 시프팅 회로를 비활성화하는 것은 상기 입력 신호가 상기 집적 회로를 통해 전파되는 더 빠른 경로를 제공함으로써 상기 집적 회로의 속도 성능을 증가시키는 것을 특징으로 하는 집적 회로.
제1 항에 있어서, 상기 바이패스 스위칭 회로를 갖는 상기 레벨 시프팅 회로를 활성화하는 것은 상기 레벨 시프팅 회로를 통해 상기 입력 신호를 통과시킴으로써 상기 집적 회로의 타이밍 지연을 증가시키는 것을 특징으로 하는 집적 회로.
제1 항에 있어서, 상기 바이패스 스위칭 회로를 갖는 상기 레벨 시프팅 회로를 비활성화하는 것은 상기 입력 신호가 상기 레벨 시프팅 회로를 바이패스하도록 허용함으로써 상기 집적 회로의 타이밍 지연을 감소시키는 것을 특징으로 하는 집적 회로.
삭제
제1 전압 도메인으로부터의 입력 신호를 상기 제1 전압 도메인과 상이한 제2 전압 도메인에 대한 출력 신호로 변환하도록 배열된 제1 복수의 트랜지스터 및 제2 복수의 트랜지스터를 갖는 레벨 시프팅 회로 - 상기 제1 복수의 트랜지스터는 전압 서플라이와 제1 노드 사이에 직렬로 연결된 제1 p형 금속 산화물 반도체(PMOS) 트랜지스터 및 제2 p형 금속 산화물 반도체(PMOS) 트랜지스터를 포함하고, 상기 제1 복수의 트랜지스터는 상기 제1 노드와 접지 사이에 결합된 제1 n형 금속 산화물 반도체(NMOS) 트랜지스터를 포함하고, 상기 제2 복수의 트랜지스터는 전압 서플라이와 제2 노드 사이에 직렬로 연결된 제3 p형 금속 산화물 반도체(PMOS) 트랜지스터 및 제4 p형 금속 산화물 반도체(PMOS) 트랜지스터를 포함하고, 상기 제2 복수의 트랜지스터는 상기 제2 노드와 접지 사이에 연결된 제2 n형 금속 산화물 반도체(PMOS) 트랜지스터를 포함하고, 상기 제1 노드는 상기 제3 p형 금속 산화물 반도체(PMOS)의 게이트에 연결되고, 제2 노드는 제1 p형 금속 산화물 반도체(PMOS) 트랜지스터의 게이트에 결합됨 -; 및
상기 전압 서플라이와 제3 노드 사이에 연결된 바이패스 트랜지스터를 갖는 바이패스 스위칭 회로로서, 상기 제3 노드는 상기 제3 p형 금속 산화물 반도체(PMOS) 트랜지스터와 상기 제4 p형 금속 산화물 반도체(PMOS) 트랜지스터 사이에 배치되고, 상기 바이패스 트랜지스터는 바이패스 제어 신호에 기초하여 상기 레벨 시프팅 회로를 활성화 및 비활성화하기 위한 스위치로서 동작하는, 바이패스 스위칭 회로를 포함하고,
상기 제1 전압 도메인은 시스템-온-칩(SOC) 로직 전압 서플라이(VDDSOC)로부터 전압이 인가되고, 상기 제2 전압 도메인은 코어 전압 서플라이(VDDCE)로부터 전압이 인가되고,
상기 바이패스 스위칭 회로는 상기 시스템-온-칩(SOC) 로직 전압 서플라이(VDDSOC)의 전압이 상기 코어 전압 서플라이(VDDCE)의 전압과 같을 때 상기 바이패스 제어 신호에 의해 턴온되는 것을 특징으로 하는 집적 회로.
삭제
삭제
제12 항에 있어서, 상기 바이패스 스위칭 회로를 갖는 상기 레벨 시프팅 회로를 비활성화하는 것은 상기 입력 신호가 상기 집적 회로를 통해 전파되는 더 빠른 경로를 제공함으로써 상기 집적 회로의 속도 성능을 증가시키는 것을 특징으로 하는 집적 회로.
제12 항에 있어서, 상기 바이패스 스위칭 회로를 갖는 상기 레벨 시프팅 회로를 활성화하는 것은 상기 레벨 시프팅 회로를 통해 상기 입력 신호를 통과시킴으로써 상기 집적 회로의 타이밍 지연을 증가시키는 것을 특징으로 하는 집적 회로.
제12 항에 있어서, 상기 바이패스 스위칭 회로를 갖는 상기 레벨 시프팅 회로를 비활성화하는 것은 상기 입력 신호가 상기 레벨 시프팅 회로를 바이패스하도록 허용함으로써 상기 집적 회로의 타이밍 지연을 감소시키는 것을 특징으로 하는 집적 회로.
삭제
집적 회로를 제조하는 방법으로서,
제1 전압 도메인으로부터의 입력 신호를 상기 제1 전압 도메인과 상이한 제2 전압 도메인에 대한 출력 신호로 변환하도록 배열된 다수의 트랜지스터를 갖는 레벨 시프팅 회로를 제조하는 단계 - 상기 다수의 트랜지스터는 상기 제1 전압 도메인과 출력 노드 사이에서 직렬로 연결된 제1 p형 트랜지스터 및 제2 p형 트랜지스터를 포함하고, 다수의 트랜지스터는 상기 출력 노드와, 접지와 연관된 제2 전압 도메인 사이에 연결된 n형 트랜지스터를 포함 -; 및
제1 전압 도메인과 중간 노드 사이에 연결된 바이패스 트랜지스터를 갖는 바이패스 스위칭 회로를 제조하는 단계로서, 상기 중간 노드는 제1 p형 트랜지스터와 제2 p형 트랜지스터 사이에 배치되고, 상기 바이패스 트랜지스터는 바이패스 제어 신호에 기초하여 상기 레벨 시프팅 회로를 활성화 및 비활성화하기 위한 스위치로서 동작하고,
상기 제1 전압 도메인은 시스템-온-칩(SOC) 로직 전압 서플라이(VDDSOC)로부터 전압이 인가되고, 상기 제2 전압 도메인은 코어 전압 서플라이(VDDCE)로부터 전압이 인가되고,
상기 바이패스 스위칭 회로는 상기 시스템-온-칩(SOC) 로직 전압 서플라이(VDDSOC)의 전압이 상기 코어 전압 서플라이(VDDCE)의 전압과 같을 때 상기 바이패스 제어 신호에 의해 턴온되고,
상기 바이패스 스위칭 회로를 갖는 상기 레벨 시프팅 회로를 비활성화하는 것은 상기 입력 신호가 상기 집적 회로를 통해 전파하는 더 빠른 경로를 제공함으로써 상기 집적 회로의 속도 성능을 증가시키는, 상기 바이패스 스위칭 회로를 제조하는 단계;
를 포함하는 것을 특징으로 하는 집적 회로를 제조하는 방법.
삭제