KR102620092B1 - 조정가능한 방출을 갖는 발광 다이오드 디바이스 - Google Patents

조정가능한 방출을 갖는 발광 다이오드 디바이스 Download PDF

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Abstract

(2개의 상이한 웨이퍼로부터 제3 기판 모듈로의 디바이스들의 이송을 요구하지 않고서) 조밀한 패킹 밀도로 집적을 용이하게 하는, 동일한 웨이퍼 상에서 상이한 컬러들을 방출하는 LED(light emitting diode) 디바이스들이 설명된다. LED 디바이스들 및 구동 방법들은 상이한 컬러들 및 유사한 휘도 레벨들의 광이 주어진 입력 전류에 대해 방출되게 허용한다.

Description

조정가능한 방출을 갖는 발광 다이오드 디바이스
본 개시내용의 실시예들은 일반적으로 발광 다이오드(light emitting diode, LED) 디바이스들의 어레이들 및 그 제조 방법들에 관한 것이다. 특히, 실시예들은 장파장 광 및 단파장 광을 방출하는 발광 다이오드 디바이스들에 관한 것이다.
발광 다이오드(LED)는 전류가 그것을 통해 흐를 때 가시광을 방출하는 반도체 광원이다. LED들은 P형 반도체를 N형 반도체와 결합한다. LED들은 흔히 III족 화합물 반도체를 사용한다. III족 화합물 반도체는 다른 반도체들을 사용하는 디바이스들보다 더 높은 온도에서 안정적인 동작을 제공한다. III족 화합물은 전형적으로 사파이어 또는 실리콘 탄화물(SiC)로 형성된 기판 상에 형성된다.
광의 투사는 함께 가깝게 패킹된 많은 작은 LED들을 갖는 모듈을 필요로 한다. 일부 응용들에서, 상이한 컬러들의 LED들을 동일한 모듈 내에 함께 가깝게 배치하거나, 심지어 하나의 LED가 상이한 컬러들을 방출하게 하는 것이 바람직하다. 이 능력은, 예를 들어, 브레이크 표시기(적색) 및 방향 표시기(호박색) 기능성이 하나의 콤팩트한 모듈에 통합되게 허용하여, 자동차에서 더 작은 공간을 차지할 수 있도록 한다. 미래에, 차량들이 보행자들 또는 다른 차량들과 통신하기 위해 도로 또는 보도 상으로 상이한 컬러들의 광을 투사하기 위한 필요성이 있을 수 있다.
표준 AlInGaP 적색 및 호박색 방출기들에 기초한 LED들의 콤팩트한 통합은 각각의 컬러에 대해 상이한 웨이퍼들이 사용되어야만 하고, 온도의 변화들에 대한 LED 효율성의 응답이 상이한 컬러들에 대해 매우 상이하기 때문에 어렵다. 덧붙여, 표준 InGaN LED를 사용하고 구동 전류를 변경하는 것은 호박색 광(높은 전류 밀도)이 적색 광(낮은 전류 밀도)보다 훨씬 높은 휘도를 갖는 결과를 낳는다. 많은 응용들은 호박색 광과 유사한 휘도의 적색 광을 필요로 한다. 예를 들어, 자동차의 브레이크 신호 및 방향 신호 둘 다는 햇빛이 비칠 때에도 보일 만큼 충분히 밝아야 한다. 따라서, 상이한 컬러들의 광을 산출할 수 있지만 유사한 휘도 레벨들을 갖는 LED들이 필요하다.
본 개시내용의 실시예들은 LED 디바이스들 및 LED 디바이스들을 제조하기 위한 방법들에 관한 것이다. 제1 실시예에서, 발광 다이오드(LED) 디바이스는 반도체 층들을 포함하는 메사(mesa) - 반도체 층들은 n형 층, 활성 층 및 p형 층을 포함함 -; 갭에 의해 분리된 제1 애노드 영역 및 제2 애노드 영역을 포함하는 애노드 콘택트 - 제1 애노드 영역은 메사의 상부면 상에 있고, 제2 애노드 영역은 제1 애노드 영역에 인접함 -; 제1 애노드 영역과 제2 애노드 영역을 연결하는 스위치; 및 애노드 콘택트에 인접하며 n형 층과 전기적 통신 상태에 있는 캐소드 콘택트를 포함한다.
제2 실시예에서, 제1 실시예는 제1 애노드 영역이 제1 면적을 갖고 제2 애노드 영역이 제2 면적을 갖도록 수정되며, 제2 면적은 제1 면적보다 크다. 제3 실시예에서, 제1 실시예는 갭이 약 1 미크론보다 큰 폭을 갖도록 수정된다.
제4 실시예에서, 제3 실시예는 갭 내에 제1 유전체 층이 있다는 특징을 추가로 포함한다. 제5 실시예에서, 제4 실시예는 애노드 콘택트의 상부면 상에 제2 유전체 층이 있고, 제1 유전체 층의 상부면 상에 미러 층이 있다는 특징을 추가로 포함한다. 제6 실시예에서, 제5 실시예는, 제1 유전체 층 및 제2 유전체 층이 실리콘 산화물(), 알루미늄 산화물(), 실리콘 질화물(), 티타늄 산화물(), 니오븀 산화물(), 지르코늄 산화물() 및 하프늄 산화물() 중 하나 이상을 독립적으로 포함하도록 수정된다. 제7 실시예에서, 제5 실시예는 미러 층이 알루미늄(Al), 은(Ag), 금(Au), 구리(Cu), 금속 질화물들 및 이들의 합금들 중 하나 이상을 포함한다는 특징을 추가로 포함한다.
제8 실시예에서, 제1 실시예는, 제1 애노드 영역 및 제2 애노드 영역이 은(Ag), 인듐 주석 산화물(ITO), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 및 아연 산화물(ZnO) 중 하나 이상으로부터 선택된 재료를 독립적으로 포함하도록 수정된다. 제9 실시예에서, 제1 실시예는 애노드 콘택트 상의 애노드 단자, 캐소드 콘택트 상의 캐소드 단자, 및 스위치 상의 스위치 단자의 특징을 추가로 포함한다.
본 개시내용의 또 다른 양태는 제1 실시예의 LED 디바이스를 작동시키는 방법에 관한 것이다. 제10 실시예에서, 방법은 스위치를 개방하고 애노드 콘택트를 통해 제1 애노드 영역에 전류를 흐르게 하여 590nm 미만의 중심 파장을 갖는 광을 방출하는 단계를 포함한다. 제11 실시예에서, 방법은 스위치를 폐쇄하고, 애노드 콘택트를 통해 제1 애노드 영역에 및 제2 애노드 영역에 전류를 흐르게 하여 610nm보다 큰 중심 파장을 갖는 광을 방출하는 단계를 포함한다.
본 개시내용의 또 다른 양태는 LED(light emitting diode) 디바이스에 관한 것이다. 제12 실시예에서, LED(light emitting diode) 디바이스는 트렌치에 의해 분리된 제1 메사 및 제2 메사를 포함하는 메사 어레이를 포함하고, 제1 메사 및 제2 메사는 반도체 층들을 포함하고, 반도체 층들은 n형 층, 활성 층, 및 p형 층을 포함하고, 트렌치는 적어도 하나의 측벽을 갖고 n형 층으로 연장되며, 제1 메사는 제1 폭을 갖고 제2 메사는 제2 폭을 갖고, 제1 폭은 제2 폭보다 크다. 제1 애노드 콘택트는 제1 메사의 상부면 상에 있다. 제2 애노드 콘택트는 제2 메사의 상부면 상에 있고, 캐소드 콘택트는 제1 메사에 인접하고 제2 메사에 인접한다. 제13 실시예에서, 제12 실시예는, 제1 애노드 콘택트 및 제2 애노드 콘택트가 은(Ag), 인듐 주석 산화물(ITO), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 및 아연 산화물(ZnO) 중 하나 이상으로부터 선택된 재료를 독립적으로 포함하도록 수정된다. 제14 실시예에서, 제12 실시예는 제1 애노드 콘택트 상의 제1 애노드 단자, 제2 애노드 콘택트 상의 제2 애노드 단자, 및 캐소드 콘택트 상의 캐소드 단자의 특징을 추가로 포함한다. 제15 실시예에서, 제12 실시예는 트렌치의 적어도 하나의 측벽 상의 유전체 층의 특징을 추가로 포함한다. 제16 실시예에서, 제15 실시예는 유전체 층이 실리콘 산화물(), 알루미늄 산화물(), 실리콘 질화물(), 티타늄 산화물(), 니오븀 산화물(), 지르코늄 산화물(), 및 하프늄 산화물() 중 하나 이상을 포함하도록 수정된다.
본 개시내용의 또 다른 양태는 제12 실시예의 LED 디바이스를 작동시키는 방법에 관한 것이다. 제17 실시예에서, 방법은 제1 애노드 콘택트를 통해 전류를 흐르게 하여 590nm 미만의 중심 파장을 갖는 광을 방출하는 단계를 포함한다. 제18 실시예에서, 방법은 제2 애노드 콘택트를 통해 전류를 흐르게 하여 610nm보다 큰 중심 파장을 갖는 광을 방출하는 단계를 포함한다.
본 개시내용의 추가 양태는 LED(light emitting diode) 디바이스에 관한 것이다. 제19 실시예에서, LED(light emitting diode) 디바이스는 제1 트렌치에 의해 분리된 복수의 제1 메사를 포함하는 제1 메사 어레이 - 제1 트렌치는 유전체 층으로 채워짐 -; 제2 트렌치에 의해 분리된 복수의 제2 메사를 포함하는 제2 메사 어레이 - 제2 트렌치는 유전체 층으로 채워짐 -; 제1 메사 어레이의 상부면 상의 제1 애노드 콘택트; 제2 메사 어레이의 상부면 상의 제2 애노드 콘택트; 및 제1 메사 어레이 및 제2 메사 어레이에 인접한 캐소드 콘택트를 포함한다. 복수의 제1 메사 및 복수의 제2 메사는 반도체 층들을 포함한다. 반도체 층들은 n형 층, 활성 층, 및 p형 층을 포함하고, 제1 트렌치 및 제2 트렌치는 n형 층까지 연장된다. 제20 실시예에서, 제19 실시예는, 제1 애노드 콘택트 및 제2 애노드 콘택트가 은(Ag), 인듐 주석 산화물(ITO), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 및 아연 산화물(ZnO) 중 하나 이상으로부터 선택된 재료를 독립적으로 포함하도록 수정된다. 제21 실시예에서, 제1 애노드 콘택트 상의 제1 애노드 단자, 제2 애노드 콘택트 상의 제2 애노드 단자, 및 캐소드 콘택트 상의 캐소드 단자의 특징을 추가로 포함한다. 제22 실시예에서, 제19 실시예는 유전체 층이 실리콘 산화물(), 알루미늄 산화물(), 실리콘 질화물(), 티타늄 산화물(), 니오븀 산화물(), 지르코늄 산화물(), 및 하프늄 산화물() 중 하나 이상을 포함하도록 수정된다.
본 개시내용의 또 다른 양태는 제19 실시예의 LED 디바이스를 작동시키는 방법에 관한 것이다. 제23 실시예에서, 방법은 제1 애노드 콘택트를 통해 전류를 흐르게 하여 590nm 미만의 중심 파장을 갖는 광을 방출하는 것을 포함한다. 제24 실시예에서, 방법은 제2 애노드 콘택트를 통해 전류를 흐르게 하여 610nm보다 큰 중심 파장을 갖는 광을 방출하는 단계를 포함한다.
위에서 언급된 본 개시내용의 특징들이 상세하게 이해될 수 있도록, 위에 간략하게 요약된 본 개시내용의 더 구체적인 설명이 실시예들을 참조하여 이뤄질 수 있으며, 실시예들 중 일부는 첨부 도면들에 도시되어 있다. 그러나, 본 개시내용은 동등한 효과의 다른 실시예들을 허용할 수 있으므로, 첨부 도면들은 본 개시내용의 전형적인 실시예들만을 도시하며, 따라서 그것의 범위를 제한하는 것으로 간주되어서는 안 된다는 점에 주목해야 한다. 본 명세서에 설명된 바와 같은 실시예들은 유사한 참조들이 유사한 요소들을 나타내는 첨부 도면들의 그림들에서 제한이 아니라 예로서 예시된다.
도 1a는 하나 이상의 실시예에 따른 LED 디바이스의 평면도를 예시한다.
도 1b는 도 1a의 LED 디바이스의 단면도를 예시한다.
도 2는 하나 이상의 실시예에 따른 방법의 공정 흐름도를 도시한다.
도 3a는 하나 이상의 실시예에 따른 LED 디바이스의 단면도를 도시한다.
도 3b는 도 3a의 LED 디바이스의 평면도를 예시한다.
도 4는 하나 이상의 실시예에 따른 방법의 공정 흐름도를 도시한다.
도 5a는 하나 이상의 실시예에 따른 LED 디바이스의 단면도를 도시한다.
도 5b는 하나 이상의 실시예에 따른 LED 디바이스의 단면도를 예시한다.
도 5c는 도 5a 및 도 5b의 LED 디바이스의 평면도를 예시한다.
도 6은 하나 이상의 실시예에 따른 방법의 공정 흐름도를 도시한다.
본 개시내용의 몇몇 예시적인 실시예들을 기술하기 전에, 본 개시내용이 이하의 설명에 기재된 구성 또는 공정 단계들의 상세사항들로 제한되지 않는다는 것이 이해되어야 한다. 본 개시내용은 다른 실시예들이 가능하고 다양한 방식들로 실시되거나 완수될 수 있다.
하나 이상의 실시예에 따라 본 명세서에서 사용되는 "기판"이라는 용어는 공정이 작용하는, 표면 또는 표면의 일부를 갖는 중간 또는 최종 구조를 지칭한다. 또한, 일부 실시예들에서 기판에 대한 언급은 또한, 문맥이 명확하게 달리 나타내지 않는 한, 기판의 일부만을 지칭한다. 또한, 일부 실시예들에 따라 기판 상에 퇴적하는 것에 대한 언급은 하나 이상의 층, 막, 피처 또는 재료가 그 위에 퇴적되거나 형성된 기판 상에 또는 베어 기판(bare substrate) 상에 퇴적하는 것을 포함한다.
하나 이상의 실시예에서, "기판"은 제조 공정 동안 막 처리가 그 상에서 수행되는 기판 상에 형성된 임의의 기판 또는 재료 표면을 의미한다. 예시적인 실시예들에서, 처리가 수행되는 기판 표면은 응용에 좌우되어, 실리콘, 실리콘 산화물, SOI(silicon on insulator), 스트레인드 실리콘(strained silicon), 비정질 실리콘, 도핑된 실리콘, 탄소 도핑된 실리콘 산화물, 게르마늄, 갈륨 비화물, 유리, 사파이어와 같은 재료들, 및 금속들, 금속 질화물들, III족 질화물들(예를 들어, GaN, AlN, InN 및 다른 합금들), 금속 합금들, 및 다른 전도성 재료들과 같은 임의의 다른 적합한 재료들을 포함한다. 기판들은, 제한 없이, LED(light emitting diode) 디바이스들을 포함한다. 일부 실시예들에서, 기판들은 기판 표면을 연마, 에칭, 환원, 산화, 수산화, 어닐링, UV 경화, e-빔 경화 및/또는 베이킹하기 위해 전처리 공정에 노출된다. 기판 자체의 표면에 대한 직접적인 막 처리에 더하여, 일부 실시예들에서, 개시된 막 처리 단계들 중 임의의 단계는 또한, 기판 상에 형성된 하부층(underlayer)에 대해 수행되고, "기판 표면"이라는 용어는 문맥이 나타내는 바와 같이 그러한 하부층을 포함하도록 의도된다. 따라서, 예를 들어, 막/층 또는 부분적 막/층이 기판 표면 상으로 퇴적된 경우, 새롭게 퇴적된 막/층의 노출된 표면이 기판 표면이 된다.
용어 "웨이퍼" 및 "기판"은 본 개시내용에서 상호교환가능하게 사용될 것이다. 따라서, 본 명세서에서 사용되는 바와 같이, 웨이퍼는 본 명세서에 설명된 LED 디바이스들의 형성을 위한 기판의 역할을 한다.
본 명세서에 설명된 실시예들은 LED 디바이스들 및 LED 디바이스들을 형성하기 위한 방법들을 기술한다. 특히, 본 개시내용은 단일 웨이퍼로부터 다중의 컬러 또는 파장을 유리하게는 방출하는 LED 디바이스들 및 LED 디바이스들을 산출하는 방법들을 설명한다. LED 디바이스들은 유사한 휘도 레벨들의 광이 상이한 구동 전류 밀도들에 대해 방출되게 허용한다. 본 개시내용의 하나 이상의 실시예는 마이크로 LED 디스플레이들의 제조에 사용될 수 있다.
하나 이상의 실시예에서, 충분히 낮은 전류 밀도에 대해 610nm보다 큰 중심 파장을 갖는 광을 방출하고 더 큰 전류 밀도에 대해 590nm보다 작은 중심 파장을 갖는 광을 방출하는, InGaN 양자 우물들을 포함하는 갈륨 질화물(GaN) 기반 LED 웨이퍼가 제공된다.
하나 이상의 실시예에서, LED를 구동하기 위해 펄스형 전류원이 사용된다. 하나 이상의 실시예에서, 전류 외에 전류원의 듀티 사이클이 제어된다. 하나 이상의 실시예에서, 610nm보다 큰 중심 파장을 갖는 광과 유사한 시간 평균 복사 휘도(time-averaged radiance)의 590nm보다 작은 중심 파장을 갖는 광이 듀티 사이클을 감소시키면서 전류를 증가시킴으로써 획득된다. 하나 이상의 실시예에서, 펄스 주파수는 개별 펄스들로부터의 강도 변조가 가시적이지 않도록 충분히 높게 설정된다.
하나 이상의 실시예에서, LED를 구동하기 위해 펄스형 전압원이 사용된다. 하나 이상의 실시예에서, 전압 외에 전압원의 듀티 사이클이 제어된다. 하나 이상의 실시예에서, 610nm보다 큰 중심 파장을 갖는 광과 유사한 시간 평균 복사 휘도의 590nm보다 작은 중심 파장을 갖는 광이 듀티 사이클을 감소시키면서 전압을 증가시킴으로써 획득된다. 하나 이상의 실시예에서, 펄스 주파수는 개별 펄스들로부터의 강도 변조가 가시적이지 않도록 충분히 높게 설정된다.
하나 이상의 실시예에서, LED는 중심 파장이 610nm보다 큰 방출 모드에서 LED가 동작할 때 애노드 콘택트 면적을 증가시키는 통합 스위치를 포함한다. 하나 이상의 실시예에서, 콘택트 면적의 증가는 LED가 고정된 dc 전류에서 동작할 때 590nm보다 작은 중심 파장을 갖는 광으로부터 610nm보다 큰 중심 파장을 갖는 광으로 컬러를 시프트하도록 설계된다.
하나 이상의 실시예에서, LED 웨이퍼는 각각의 어레이에서 상이한 크기들의 동일한 수의 픽셀들을 갖는 픽셀들의 2개의 어레이가 되도록 분할된다. (각각의 어레이에 대해 하나씩) 2개의 별개의 애노드 콘택트가 제공된다. 더 큰 픽셀 크기를 갖는 어레이는 610nm보다 큰 중심 파장을 갖는 광을 방출하고, 더 작은 픽셀 크기를 갖는 어레이는 590nm보다 작은 중심 파장을 갖는 광을 방출한다. 하나 이상의 실시예에서, 2개의 어레이는 동일한 전류 공급 또는 상이한 전류 공급으로 구동될 수 있다. 일부 실시예들에서, 2개의 어레이는 고정된 DC 전류 공급부에 의해 구동될 수 있다.
하나 이상의 실시예에서, LED 웨이퍼는 각각의 어레이에서 동일한 크기들의 상이한 수의 픽셀들을 갖는 픽셀들의 2개의 어레이가 되도록 분할된다. (각각의 어레이에 대해 하나씩) 2개의 별개의 애노드 콘택트가 제공된다. 하나 이상의 실시예에서, 더 많은 픽셀을 갖는 어레이가 610nm보다 큰 중심 파장을 갖는 광을 방출한다. 하나 이상의 실시예에서, 더 적은 수의 픽셀을 갖는 어레이는 590nm 미만의 중심 파장을 갖는 광을 방출한다. 2개의 어레이는 동일한 전류 공급 또는 상이한 전류 공급으로 구동될 수 있다. 더 많은 픽셀을 갖는 어레이는 610nm보다 큰 중심 파장을 갖는 광을 방출하고, 더 적은 픽셀을 갖는 어레이는 590nm보다 작은 중심 파장을 갖는 광을 방출한다. 하나 이상의 실시예에서, 2개의 어레이는 동일한 전류 공급 또는 상이한 전류 공급으로 구동될 수 있다. 일부 실시예들에서, 2개의 어레이는 고정된 DC 전류 공급부에 의해 구동될 수 있다.
도 1a는 하나 이상의 실시예에 따른 LED 디바이스의 평면도를 도시한다. 도 1b는 도 1a의 LED 디바이스의 라인 A-A'를 따라 취한 단면도를 예시한다. 도 1a 및 도 1b를 참조하면, 하나 이상의 실시예에서, 반도체 층들(122)이 기판(102) 상에 성장된다. 하나 이상의 실시예에 따른 반도체 층들(122)은 에피택셜 층들, III족 질화물 층들 또는 에피택셜 III족 질화물 층들을 포함한다. 하나 이상의 실시예에서, 반도체 층들은 적어도 1 미크론의 두께를 갖는 에피택셜 반도체 층들이다.
기판(102)은 본 기술분야의 통상의 기술자에게 알려진 임의의 기판일 수 있다. 하나 이상의 실시예에서, 기판(102)은 사파이어, 실리콘 탄화물, 실리콘(Si), 석영, 마그네슘 산화물(MgO), 아연 산화물(ZnO), 스피넬(spinel), 및 그와 유사한 것 중 하나 이상을 포함한다. 하나 이상의 실시예에서, 기판(102)은 에피 층의 성장 전에 패터닝되지 않는다. 따라서, 일부 실시예들에서, 기판(102)은 패터닝되지 않고, 평평하거나 실질적으로 평평한 것으로 간주될 수 있다. 다른 실시예들에서, 기판은 패터닝되는데, 예를 들어, 패터닝된 사파이어 기판(PSS)이다.
하나 이상의 실시예에서, 반도체 층들(122)은 III족 질화물 재료를 포함하고, 특정 실시예들에서 에피택셜 III족 질화물 재료를 포함한다. 일부 실시예들에서, III족 질화물 재료는 갈륨(Ga), 알루미늄(Al), 및 인듐(In) 중 하나 이상을 포함한다. 따라서, 일부 실시예들에서, 반도체 층들(122)은 갈륨 질화물(GaN), 알루미늄 질화물(AlN), 인듐 질화물(InN), 알루미늄 갈륨 질화물(AlGaN), 인듐 갈륨 질화물(InGaN), 인듐 알루미늄 질화물(InAlN), 알루미늄 인듐 갈륨 질화물(AlInGaN) 및 그와 유사한 것 중 하나 이상을 포함한다. 하나 이상의 특정 실시예에서, 반도체 층들(122)은 p형 층(110), 활성 영역(120), 및 n형 층(104)을 포함한다. 특정 실시예들에서, LED의 n형 층(104) 및 p형 층(110)은 n 도핑된 및 p 도핑된 GaN을 포함한다.
하나 이상의 실시예에서, LED를 형성하는 III족 질화물 재료의 층들은 스퍼터 퇴적, ALD(atomic layer deposition), CVD(chemical vapor deposition), PVD(physical vapor deposition), PEALD(plasma enhanced atomic layer deposition), 및 PECVD(plasma enhanced chemical vapor deposition) 중 하나 이상에 의해 퇴적된다. 다른 실시예들에서, 기판은 반도체 층들(122)을 성장시키기 위해 LED 디바이스 층들의 에피택시를 위한 MOVPE(metalorganic vapor-phase epitaxy) 반응기 내에 배치된다.
본 명세서에서 사용되는 "스퍼터 퇴적"은 스퍼터링에 의한 박막 퇴적의 PVD(physical vapor deposition) 방법을 지칭한다. 스퍼터 퇴적에서, 재료, 예를 들어, III족 질화물이 소스인 타깃으로부터 기판 상으로 배출된다. 이 기법은 소스 재료인 타깃의 이온 충격에 기초한다. 이온 충격은 순수한 물리적 공정, 즉 타깃 재료의 스퍼터링으로 인해 증기(vapor)를 유발한다.
본 명세서의 일부 실시예들에 따라 사용되는 바와 같이, "ALD(atomic layer deposition)" 또는 "주기적 퇴적"은 기판 표면 상에 박막들을 퇴적하기 위해 사용되는 기상(vapor phase) 기법을 지칭한다. ALD의 공정은 기판의 표면, 또는 기판의 일부분이 교대하는 전구체들, 즉 둘 이상의 반응성 화합물에 노출되어, 기판 표면 상에 재료의 층을 퇴적하는 것을 수반한다. 기판이 교대하는 전구체들에 노출될 때, 전구체들은 순차적으로 또는 동시에 도입된다. 전구체들은 처리 챔버의 반응 구역 내로 도입되고, 기판 또는 기판의 일부분은 전구체들에 별개로 노출된다.
일부 실시예들에 따라 본 명세서에서 사용되는 바와 같이, "화학 기상 퇴적"은 기판 표면 상에서의 화학물질들의 분해에 의해 기상으로부터 재료들의 막들이 퇴적되는 공정을 지칭한다. CVD에서, 기판 표면은 전구체들 및/또는 공-시약(co-reagent)들에 동시에 또는 실질적으로 동시에 노출된다. 본 명세서에서 사용되는 바와 같이, "실질적으로 동시에"는 전구체들의 노출들의 대부분에 대해 중첩이 존재하는 경우 또는 공동 유동(co-flow)을 지칭한다.
일부 실시예들에 따라 본 명세서에서 사용되는 바와 같이, "PEALD(plasma enhanced atomic layer deposition)"은 기판 상에 박막들을 최적시키기 위한 기법을 지칭한다. 열 ALD 공정들에 대해 상대적으로 PEALD 공정들의 일부 예들에서, 재료는 동일한 화학적 전구체들로부터, 그러나 더 높은 퇴적 속도 및 더 낮은 온도에서 형성될 수 있다. PEALD 공정, 일반적으로, 반응물 가스 및 반응물 플라즈마가 챔버 내에 기판을 갖는 공정 챔버 내로 순차적으로 도입된다. 제1 반응물 가스는 공정 챔버 내에서 펄스화되고, 기판 표면 상으로 흡착된다. 그 후, 반응물 플라즈마가 공정 챔버 내로 펄스화되고, 제1 반응물 가스와 반응하여, 퇴적 재료, 예를 들어, 기판 상의 박막을 형성한다. 열 ALD 공정과 유사하게, 퍼지(purge) 단계가 반응물들 각각의 전달 사이에 수행될 수 있다.
본 명세서에서 하나 이상의 실시예에 따라 사용될 때, "PECVD(plasma enhanced chemical vapor deposition)"는 기판 상에 박막들을 퇴적하기 위한 기법을 지칭한다. PECVD 공정에서, 가스상(gas-phase) III족 질화물 재료, 또는 캐리어 가스에 비말동반된(entrained) 액상(liquid-phase) III족 질화물 재료의 증기와 같은, 가스상 또는 액상인 소스 재료가 PECVD 챔버 내로 도입된다. 플라즈마 개시 가스가 또한 챔버 내로 도입된다. 챔버 내에서의 플라즈마의 생성은 여기된 라디칼들을 생성한다. 여기된 라디칼들은 챔버 내에 위치한 기판의 표면에 화학적으로 결합되어, 그 위에 원하는 막을 형성한다.
하나 이상의 실시예에서, 반도체 층들(122)은 도핑되지 않은 III족 질화물 재료 및 도핑된 III족 질화물 재료의 스택을 포함한다. III족 질화물 재료는 p형 또는 n형 III족 질화물 재료가 필요한지에 좌우되어 실리콘(Si), 산소(O), 붕소(B), 인(P), 게르마늄(Ge), 망간(Mn), 또는 마그네슘(Mg) 중 하나 이상으로 도핑될 수 있다. 특정 실시예들에서, 반도체 층들(122)은 n형 층(104), 활성 층(120) 및 p형 층(110)을 포함한다.
하나 이상의 실시예에서, 반도체 층들(122)은 약 1μm 내지 약 9μm, 1μm 내지 약 8μm, 1μm 내지 약 7μm, 1μm 내지 약 6μm, 1μm 내지 약 5μm, 1μm 내지 약 4μm, 1μm 내지 약 3μm, 2μm 내지 약 10μm의 범위를 포함하고, 약 2μm 내지 약 9μm, 2μm 내지 약 8μm, 2μm 내지 약 7μm, 2μm 내지 약 6μm, 2μm 내지 약 5μm, 2μm 내지 약 4μm, 2μm 내지 약 3μm, 3μm 내지 약 10μm, 3μm 내지 약 9μm, 3μm 내지 약 8μm, 3μm 내지 약 7μm, 3μm 내지 약 6μm, 3μm 내지 약 5μm, 3μm 내지 약 4μm, 4μm 내지 약 10μm, 4μm 내지 약 9μm, 4μm 내지 약 8μm, 4μm 내지 약 7μm, 4μm 내지 약 6μm, 4μm 내지 약 5μm, 5μm 내지 약 10μm, 5μm 내지 약 9μm, 5μm 내지 약 8μm, 5μm 내지 약 7μm, 5μm 내지 약 6μm, 6μm 내지 약 10μm, 6μm 내지 약 9μm, 6μm 내지 약 8μm, 6μm 내지 약 7μm, 7μm 내지 약 10μm, 7μm 내지 약 9μm, 또는 7μm 내지 약 8μm의 범위를 포함하는, 약 1μm 내지 약 10μm의 범위 내의 조합된 두께를 가진다.
하나 이상의 실시예에서, 활성 영역(120)은 n형 층(104)과 p형 층(110) 사이에 형성된다. 활성 영역(120)은 본 기술분야의 통상의 기술자에게 공지된 임의의 적절한 재료들을 포함할 수 있다. 하나 이상의 실시예에서, 활성 영역(120)은 III족 질화물 재료 MQW(multiple quantum wells), 및 III족 질화물 전자 차단 층으로 구성된다.
하나 이상의 실시예에서, 에피택시에서의 양자 우물 설계는 전류에 따라 피크 시프트를 의도적으로 증가시키도록 변경된다. 일부 실시예들에서, 양자 우물의 물리적 폭은 더 넓어진다. 따라서, 하나 이상의 실시예에서, 양자 우물들의 폭은 약 2nm 내지 약 7nm의 범위에 있다.
일부 실시예들에서, 반도체 층들(122) 및 기판(102)은 메사(130)를 형성하기 위해 에칭된다. 도 1b에 도시된 실시예에서, 메사(130)는 상부면(130t) 및 적어도 하나의 측벽(130s)을 갖는다.
하나 이상의 실시예에서, LED(light emitting diode) 디바이스(100)는 애노드 콘택트(113) 및 캐소드 콘택트(108)를 포함한다. 하나 이상의 실시예에서, 애노드 콘택트(113)는 2개의 영역, 즉 제1 애노드 영역(112) 및 제2 애노드 영역(118)이 되도록 분할된다. 제1 애노드 영역(112) 및 제2 애노드 영역(118)은 동일하지 않은 크기를 갖는다. 전형적으로, 제1 애노드 영역 및 제2 애노드 영역은 갭(115)에 의해 서로 분리된다. 따라서, 하나 이상의 실시예에서, 애노드 콘택트(113)는 갭(115)에 의해 분리되는 제1 애노드 영역(112) 및 제2 애노드 영역(118)을 가진다. 제1 애노드 영역(112)은 메사(130)의 상부면(130t) 상에 있다. 제2 애노드 영역(118)은 제1 애노드 영역(112)에 인접한다.
하나 이상의 실시예에서, 제1 애노드 영역(112) 및 제2 애노드 영역(118)은 스위치(116)를 사용하여 함께 단락된다. 하나 이상의 실시예에서, 스위치(116)는 전자 스위치이다. 스위치(116)는 제1 애노드 영역과 제2 애노드 영역(118)을 연결한다.
제1 애노드 영역(112)과 제2 애노드 영역(118) 둘 다의 면적의 합에 대한 제1 애노드 영역(112)의 면적 비는, 주어진 입력 전류에 대해, 전류가 제1 애노드 영역(112)에만 주입될 때 590nm 미만의 중심 파장을 갖는 광 방출이 획득되도록 선택된다. 하나 이상의 실시예에서, 610nm보다 큰 중심 파장을 갖는 광 방출은 전류가 제1 애노드 영역(112) 및 제2 애노드 영역(118) 둘 다에 주입될 때 획득된다. 다시 말해서, 전류 밀도는 전류를 변경하는 것이 아니라 애노드 영역을 스위칭함으로써 변경된다. 이론에 얽매이려는 의도 없이, 이러한 접근법은 전류 밀도(및 컬러)가 휘도의 큰 변화 없이 변경되는 것을 허용하는 것으로 생각된다.
하나 이상의 실시예에서, 제1 애노드 영역(112)과 제2 애노드 영역(118) 사이의 갭(115)은 유전체 층(106)으로 채워져서 스위치(116)가 개방될 때 전류가 제1 애노드 영역(112)만을 통해 흐르도록 한다. 하나 이상의 실시예에서, 갭(115)은 5 미크론보다 큰 폭을 가져서, 스위치(116)가 개방된 상태에서 p형 층(110)을 통해 제1 애노드 영역(112) 및 제2 애노드 영역(118)으로부터 확산되는 횡방향 전류가 무시할만하게 한다. 선택적으로, 성장 기판(102)의 측면으로부터 광을 방출하는 LED에 대해, 별도의 미러 층(114)이 애노드 콘택트(113)의 위에 배치되어, 광이 제1 애노드 영역(112)과 제2 애노드 영역(118) 사이의 갭(115)을 통해 탈출하는 것을 방지하게 될 수 있다. 추가적인 유전체 층(106)이 애노드 콘택트(113)에 대한 미러(114)의 단락을 방지할 수 있다.
하나 이상의 실시예에서, 애노드 콘택트(113)는 반사성 재료 또는 투명 전도체를 포함한다. 하나 이상의 실시예에서, 애노드 콘택트(113)는 은(Ag), 인듐 주석 산화물(ITO), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 및 아연 산화물(ZnO) 중 하나 이상을 포함한다. 하나 이상의 실시예에서, 제1 애노드 영역 및 제2 애노드 영역은 은(Ag), 인듐 주석 산화물(ITO), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 및 아연 산화물(ZnO) 중 하나 이상으로부터 선택된 재료를 독립적으로 포함한다.
본 명세서에서 사용될 때, "유전체"라는 용어는 인가된 전기장에 의해 분극될 수 있는 전기적 절연체 재료를 지칭한다. 하나 이상의 실시예에서, 유전체 층(106)은 산화물들, 예를 들어, 실리콘 산화물(), 알루미늄 산화물(), 질화물들, 예를 들어, 실리콘 질화물()을 포함하지만, 이에 제한되지는 않는다. 하나 이상의 실시예에서, 유전체 층(106)은 실리콘 질화물()을 포함한다. 하나 이상의 실시예에서, 유전체 층(106)은 실리콘 산화물()을 포함한다. 일부 실시예들에서, 유전체 층(106) 조성은 이상적인 분자식에 대해 비-화학량론적이다. 예를 들어, 일부 실시예들에서, 유전체 층은 산화물들(예를 들어, 실리콘 산화물, 알루미늄 산화물), 질화물들(예를 들어, 실리콘 질화물(SiN)), 산탄화물들(oxycarbides)(예를 들어, 실리콘 산탄화물(SiOC)), 및 산질화탄화물들(oxynitrocarbides)(예를 들어, 실리콘 산탄질화물(SiNCO))을 포함하지만, 이에 제한되지는 않는다. 하나 이상의 실시예에서, 유전체 층(106)은 실리콘 산화물(), 알루미늄 산화물(), 실리콘 질화물(), 티타늄 산화물(), 니오븀 산화물(), 지르코늄 산화물(), 및 하프늄 산화물() 중 하나 이상을 포함한다.
하나 이상의 실시예에서, 유전체 층(106)은 스퍼터 퇴적, ALD(atomic layer deposition), CVD(chemical vapor deposition), PVD(physical vapor deposition), PEALD(plasma enhanced atomic layer deposition), 및 PECVD(plasma enhanced chemical vapor deposition) 중 하나 이상에 의해 퇴적된다.
하나 이상의 실시예에서, 캐소드 콘택트(108)는 애노드 콘택트(113)에 인접하고 n형 층(104)과 전기적 통신 상태에 있다.
하나 이상의 실시예에서, 캐소드 콘택트(108)는 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 은(Ag), 금(Ag), 및 이들의 합금들 또는 다층들로 구성되는 그룹으로부터 선택된 금속을 포함한다.
도 1a를 참조하면, LED의 보통의 캐소드 콘택트 단자(108t) 및 애노드 콘택트(113) 단자(113t) 외에, 스위치(116)의 동작을 위한 전기 단자(116t)가 요구된다.
도 2a는 하나 이상의 실시예에 따른 방법(150)의 공정 흐름도를 도시한다. 하나 이상의 실시예에서, 도 1a 및 도 1b의 LED를 작동시키는 방법(150)은, 동작(152)에서, LED가 처리를 위해 제공될 것을 요구한다. 본 명세서 및 첨부된 청구항들에서 사용되는 바로는, "제공된"이라는 용어는 LED가 동작을 위해 이용 가능하게 된다는 것을 의미한다. 일부 실시예들에서, LED는 이미 제조되었다. 다른 실시예들에서, LED는 본 명세서에 설명된 하나 이상의 실시예에 따라 제조된다. 동작(154)에서, 스위치(116)는 개방되고, 동작(156)에서, 전류는 애노드 콘택트(113)를 통해 제1 애노드 콘택트 영역(112)으로 흘러서 590nm 미만의 중심 파장을 갖는 광을 방출하게 된다.
도 2b는 하나 이상의 실시예에 따른 방법(160)의 공정 흐름도를 예시한다. 하나 이상의 실시예에서, 도 1a 및 도 1b의 LED를 작동시키는 방법(160)은, 동작(162)에서, LED가 처리를 위해 제공될 것을 요구한다. 동작(164)에서, 스위치(116)를 폐쇄하고, 동작(166)에서, 전류는 애노드 콘택트(113)를 통해 제1 애노드 콘택트 영역(112)으로 흘러서 610nm보다 큰 중심 파장을 갖는 광을 방출하게 된다.
도 3a는 하나 이상의 실시예에 따른 LED 디바이스의 단면도를 도시한다. 도 3b는 도 3a의 LED 디바이스의 평면도를 도시한다. 도 3a 및 도 3b를 참조하면, 하나 이상의 실시예에서, 반도체 층들(222)이 기판(202) 상에 성장된다. 하나 이상의 실시예에 따른 반도체 층들(222)은 에피택셜 층들, III족 질화물 층들 또는 에피택셜 III족 질화물 층들을 포함한다. 하나 이상의 실시예에서, 반도체 층들은 적어도 1 미크론의 두께를 갖는 에피택셜 반도체 층들이다.
기판(202)은 본 기술분야의 통상의 기술자에게 알려진 임의의 기판일 수 있다. 하나 이상의 실시예에서, 기판(202)은 사파이어, 실리콘 탄화물, 실리콘(Si), 석영, 마그네슘 산화물(MgO), 아연 산화물(ZnO), 스피넬, 및 그와 유사한 것 중 하나 이상을 포함한다. 하나 이상의 실시예에서, 기판(202)은 에피 층의 성장 전에 패터닝되지 않는다. 따라서, 일부 실시예들에서, 기판(202)은 패터닝되지 않고, 평평하거나 실질적으로 평평한 것으로 간주될 수 있다. 다른 실시예들에서, 기판(202)은 패터닝되는데, 예를 들어, PSS(patterned sapphire substrate)이다.
하나 이상의 실시예에서, 반도체 층들(222)은 III족 질화물 재료를 포함하고, 특정 실시예들에서 에피택셜 III족 질화물 재료를 포함한다. 일부 실시예들에서, III족 질화물 재료는 갈륨(Ga), 알루미늄(Al), 및 인듐(In) 중 하나 이상을 포함한다. 따라서, 일부 실시예들에서, 반도체 층들(222)은 갈륨 질화물(GaN), 알루미늄 질화물(AlN), 인듐 질화물(InN), 알루미늄 갈륨 질화물(AlGaN), 인듐 갈륨 질화물(InGaN), 인듐 알루미늄 질화물(InAlN), 알루미늄 인듐 갈륨 질화물(AlInGaN), 및 그와 유사한 것 중 하나 이상을 포함한다. 하나 이상의 특정 실시예들에서, 반도체 층들(222)은 p형 층(210), 활성 영역(220), 및 n형 층(204)을 포함한다. 특정 실시예들에서, LED의 n형 층(204) 및 p형 층(210)은 n 도핑된 및 p 도핑된 GaN을 포함한다.
하나 이상의 실시예에서, LED를 형성하는 III족 질화물 재료의 층들은 스퍼터 퇴적, ALD(atomic layer deposition), CVD(chemical vapor deposition), PVD(physical vapor deposition), PEALD(plasma enhanced atomic layer deposition), 및 PECVD(plasma enhanced chemical vapor deposition) 중 하나 이상에 의해 퇴적된다. 다른 실시예들에서, 기판은 반도체 층들(222)을 성장시키기 위해 LED 디바이스 층들의 에피택시를 위한 MOVPE(metalorganic vapor-phase epitaxy) 반응기 내에 배치된다.
하나 이상의 실시예에서, 반도체 층들(222)은 도핑되지 않은 III족 질화물 재료 및 도핑된 III 족 질화물 재료의 스택을 포함한다. III족 질화물 재료는 p형 또는 n형 III족 질화물 재료가 필요한지에 좌우되어 실리콘(Si), 산소(O), 게르마늄(Ge), 주석(Sn), 아연(Zn), 베릴륨(Be), 탄소(C), 또는 마그네슘(Mg) 중 하나 이상으로 도핑될 수 있다. 특정 실시예들에서, 반도체 층들(222)은 n형 층(204), 활성 층(220) 및 p형 층(210)을 포함한다.
하나 이상의 실시예에서, 반도체 층들(222)은 약 1μm 내지 약 9μm, 1μm 내지 약 8μm, 1μm 내지 약 7μm, 1μm 내지 약 6μm, 1μm 내지 약 5μm, 1μm 내지 약 4μm, 1μm 내지 약 3μm, 2μm 내지 약 10μm의 범위를 포함하고, 약 2μm 내지 약 9μm, 2μm 내지 약 8μm, 2μm 내지 약 7μm, 2μm 내지 약 6μm, 2μm 내지 약 5μm, 2μm 내지 약 4μm, 2μm 내지 약 3μm, 3μm 내지 약 10μm, 3μm 내지 약 9μm, 3μm 내지 약 8μm, 3μm 내지 약 7μm, 3μm 내지 약 6μm, 3μm 내지 약 5μm, 3μm 내지 약 4μm, 4μm 내지 약 10μm, 4μm 내지 약 9μm, 4μm 내지 약 8μm, 4μm 내지 약 7μm, 4μm 내지 약 6μm, 4μm 내지 약 5μm, 5μm 내지 약 10μm, 5μm 내지 약 9μm, 5μm 내지 약 8μm, 5μm 내지 약 7μm, 5μm 내지 약 6μm, 6μm 내지 약 10μm, 6μm 내지 약 9μm, 6μm 내지 약 8μm, 6μm 내지 약 7μm, 7μm 내지 약 10μm, 7μm 내지 약 9μm, 또는 7μm 내지 약 8μm의 범위를 포함하는, 약 1μm 내지 약 10μm의 범위 내의 조합된 두께를 가진다.
하나 이상의 실시예에서, 활성 영역(220)은 n형 층(204)과 p형 층(210) 사이에 형성된다. 활성 영역(220)은 본 기술분야의 통상의 기술자에게 공지된 임의의 적절한 재료들을 포함할 수 있다. 하나 이상의 실시예에서, 활성 영역(220)은 III족 질화물 재료 MQW(multiple quantum wells), 및 III족 질화물 전자 차단 층으로 구성된다.
일부 실시예들에서, 반도체 층들(222) 및 기판(202)은 메사들(230a, 230b)의 어레이들을 형성하도록 에칭된다. 도 3b에 도시된 실시예에서, 메사(230a, 23b)는 상부면(230t) 및 적어도 하나의 측벽(230s)을 갖는다. 메사 어레이는 트렌치(226)에 의해 분리되는 제1 메사(230a) 및 제2 메사(230b)를 포함한다. 제1 메사(230a) 및 제2 메사(230b)는 반도체 층들(222)을 포함한다. 하나 이상의 실시예에서, 트렌치(226)는 적어도 하나의 측벽(226s)을 갖는다. 트렌치(226)는 n형 층(204)까지 연장된다. 하나 이상의 실시예에서, 제1 메사(230a)는 제1 폭, 을 갖고, 제2 메사(230b)는 제2 폭, 을 갖는다. 하나 이상의 실시예에서, 제1 폭, 은 제2 폭, 보다 크다.
하나 이상의 실시예에서, LED(light emitting diode) 디바이스(200)는 애노드 콘택트(213) 및 캐소드 콘택트(208)를 포함한다. 하나 이상의 실시예에서, 애노드 콘택트(213)는 2개의 영역, 즉 제1 애노드 영역(218) 및 제2 애노드 영역(212)이 되도록 분할된다. 제1 애노드 영역(218) 및 제2 애노드 영역(212)은 동일하지 않은 크기를 갖는다. 제1 애노드 영역(218)은 제1 메사(230a)의 상부면(230t) 상에 있다. 제2 애노드 영역(212)은 제2 메사(230b)의 상부면(230t) 상에 있다.
하나 이상의 실시예에서, 메사(230b)의 크기는 610nm보다 큰 중심 파장을 갖는 광을 방출하는 어레이에서보다 590nm보다 작은 중심 파장을 갖는 광을 방출하는 어레이에서 더 작다. 하나 이상의 실시예에서, 각각의 어레이는 그 자신의 개별 전류 구동기에, 또는 LED 외부의 회로를 사용하여 2개의 애노드 사이에서 스위칭되는 하나의 전류 구동기에 연결될 수 있는 그 자신의 애노드 영역(218, 218)을 갖는다. 따라서, 동일한 구동 전류에 대해, 더 작은 메사들(230b)을 갖는 어레이는 590nm보다 작은 중심 파장을 갖는 광을 방출하는 한편, 더 큰 메사들(230a)을 갖는 어레이는 유사한 휘도 레벨의 610nm보다 큰 중심 파장을 갖는 광을 방출한다. 하나 이상의 실시예에서, 메사들의 작은 면적 대 큰 면적의 요구되는 비율은 동일한 유형의 에피택셜 웨이퍼로부터 구축된 표준 애노드 콘택트를 갖는 LED의 스펙트럼 대 전류 밀도 측정들에 의해 발견될 수 있다.
하나 이상의 실시예에서, 유전체 층(206)은 트렌치(226)의 적어도 하나의 측벽(226s) 상에 있다. 하나 이상의 실시예에서, 유전체 층(206)은 산화물들, 예를 들어, 실리콘 산화물(), 알루미늄 산화물(), 질화물들, 예를 들어, 실리콘 질화물()을 포함하지만, 이에 제한되지는 않는다. 하나 이상의 실시예에서, 유전체 층(206)은 실리콘 질화물()을 포함한다. 하나 이상의 실시예에서, 유전체 층(206)은 실리콘 산화물()을 포함한다. 일부 실시예들에서, 유전체 층(206) 조성은 이상적인 분자식에 대해 비-화학량론적이다. 예를 들어, 일부 실시예들에서, 유전체 층은 산화물들(예를 들어, 실리콘 산화물, 알루미늄 산화물), 질화물들(예를 들어, 실리콘 질화물(SiN)), 산탄화물들(oxycarbides)(예를 들어, 실리콘 산탄화물(SiOC)), 및 산질화탄화물들(oxynitrocarbides)(예를 들어, 실리콘 산탄질화물(SiNCO))을 포함하지만, 이에 제한되지는 않는다. 하나 이상의 실시예에서, 유전체 층(206)은 실리콘 산화물(), 알루미늄 산화물(), 실리콘 질화물(), 티타늄 산화물(), 니오븀 산화물(), 지르코늄 산화물(), 및 하프늄 산화물() 중 하나 이상을 포함한다.
하나 이상의 실시예에서, 애노드 콘택트(213)는 반사성 재료 또는 투명 전도체를 포함한다. 하나 이상의 실시예에서, 애노드 콘택트(213)는, 은(Ag), 인듐 주석 산화물(ITO), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 및 아연 산화물(ZnO) 중 하나 이상을 포함한다. 하나 이상의 실시예에서, 제1 애노드 영역(218) 및 제2 애노드 영역(212)은 은(Ag), 인듐 주석 산화물(ITO), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 및 아연 산화물(ZnO) 중 하나 이상으로부터 선택된 재료를 독립적으로 포함한다.
하나 이상의 실시예에서, 캐소드 콘택트(208)는 애노드 콘택트(213)에 인접하고 n형 층(204)과 전기적 통신 상태에 있다.
하나 이상의 실시예에서, 캐소드 콘택트(208)는, 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 은(Ag), 금(Ag), 및 이들의 합금이나 다층으로 구성된 그룹으로부터 선택된 금속을 포함하는 것으로 구성된 그룹으로부터 선택된 금속을 포함한다.
도 3b를 참조하면, 590nm보다 작은 중심 파장을 갖는 광을 방출하는 어레이에 대한 전기 단자(232) 및 610nm보다 큰 중심 파장을 갖는 광을 방출하는 어레이에 대한 전기 단자(228)가 필요하다. 또한, 캐소드 콘택트 단자(230)가 존재한다.
도 4a는 하나 이상의 실시예에 따른 방법(250)의 공정 흐름도를 도시한다. 하나 이상의 실시예에서, 도 4a의 LED를 작동시키는 방법(250)은, 동작(252)에서, LED가 처리를 위해 제공된다. 본 명세서 및 첨부된 청구항들에서 사용되는 바로는, "제공된"이라는 용어는 LED가 동작을 위해 이용 가능하게 된다는 것을 의미한다. 일부 실시예들에서, LED는 이미 제조되었다. 다른 실시예들에서, LED는 본 명세서에 설명된 하나 이상의 실시예에 따라 제조된다. 동작(254)에서, 전류가 애노드 콘택트(213)를 통해 제1 애노드 콘택트 영역(218)으로 흘러서 590nm 미만의 중심 파장을 갖는 광을 방출하게 된다.
도 4b는 하나 이상의 실시예에 따른 방법(260)의 공정 흐름도를 도시한다. 하나 이상의 실시예에서, 도 4b의 LED를 작동시키는 방법(260)은, 동작(262)에서, LED가 처리를 위해 제공될 것을 요구한다. 동작(264)에서, 전류는 애노드 콘택트(1213)를 통해 제1 애노드 콘택트 영역(218)으로 및 제2 애노드 콘택트 영역(212)으로 흘러서 610nm보다 큰 중심 파장을 갖는 광을 방출하게 된다.
도 5a는 하나 이상의 실시예에 따른 LED 디바이스의 평면도를 도시한다. 도 5b는 도 5a의 LED 디바이스의 라인들 B1-B'1 및 B2-B'2를 따라 취해진 단면도를 도시한다. 도 5c는 도 5a의 LED 디바이스의 라인들 C1-C'1 및 C2-C'2를 따라 취해진 단면도를 도시한다. 도 5a 내지 도 5c를 참조하면, 하나 이상의 실시예에서, 반도체 층들(322)은 기판(302) 상에 성장된다. 하나 이상의 실시예에 따른 반도체 층들(322)은 에피택셜 층들, III족 질화물 층들 또는 에피택셜 III족 질화물 층들을 포함한다. 하나 이상의 실시예에서, 반도체 층들은 적어도 1 미크론의 두께를 갖는 에피택셜 반도체 층들이다.
기판(302)은 본 기술분야의 통상의 기술자에게 알려진 임의의 기판일 수 있다. 하나 이상의 실시예에서, 기판(302)은 사파이어, 실리콘 탄화물, 실리콘(Si), 석영, 마그네슘 산화물(MgO), 아연 산화물(ZnO), 스피넬, 및 그와 유사한 것 중 하나 이상을 포함한다. 하나 이상의 실시예에서, 기판(302)은 에피 층의 성장 전에 패터닝되지 않는다. 따라서, 일부 실시예들에서, 기판(302)은 패터닝되지 않고, 평평하거나 실질적으로 평평한 것으로 간주될 수 있다. 다른 실시예들에서, 기판(302)은 패터닝되는데, 예를 들어, PSS(patterned sapphire substrate)이다.
하나 이상의 실시예에서, 반도체 층들(322)은 III족 질화물 재료를 포함하고, 특정 실시예들에서 에피택셜 III족 질화물 재료를 포함한다. 일부 실시예들에서, III족 질화물 재료는 갈륨(Ga), 알루미늄(Al), 및 인듐(In) 중 하나 이상을 포함한다. 따라서, 일부 실시예들에서, 반도체 층들(322)은 갈륨 질화물(GaN), 알루미늄 질화물(AlN), 인듐 질화물(InN), 알루미늄 갈륨 질화물(AlGaN), 인듐 갈륨 질화물(InGaN), 인듐 알루미늄 질화물(InAlN), 알루미늄 인듐 갈륨 질화물(AlInGaN) 및 그와 유사한 것 중 하나 이상을 포함한다. 하나 이상의 특정 실시예들에서, 반도체 층들(322)은 p형 층(310), 활성 영역(320), 및 n형 층(304)을 포함한다. 특정 실시예들에서, LED의 n형 층(304) 및 p형 층(310)은 n-도핑된 및 p-도핑된 GaN을 포함한다.
하나 이상의 실시예에서, LED를 형성하는 III족 질화물 재료의 층들은 스퍼터 퇴적, ALD(atomic layer deposition), CVD(chemical vapor deposition), PVD(physical vapor deposition), PEALD(plasma enhanced atomic layer deposition), 및 PECVD(plasma enhanced chemical vapor deposition) 중 하나 이상에 의해 퇴적된다. 다른 실시예들에서, 기판은 반도체 층들(322)을 성장시키기 위해 LED 디바이스 층들의 에피택시를 위한 MOVPE(metalorganic vapor-phase epitaxy) 반응기 내에 배치된다.
하나 이상의 실시예에서, 반도체 층들(322)은 도핑되지 않은 III족 질화물 재료 및 도핑된 III족 질화물 재료의 스택을 포함한다. III족 질화물 재료는 p형 또는 n형 III족 질화물 재료가 필요한지에 좌우되어 실리콘(Si), 산소(O), 게르마늄(Ge), 주석(Sn), 아연(Zn), 베릴륨(Be), 탄소(C), 또는 마그네슘(Mg) 중 하나 이상으로 도핑될 수 있다. 특정 실시예들에서, 반도체 층들(322)은 n형 층(304), 활성 층(320) 및 p형 층(310)을 포함한다.
하나 이상의 실시예에서, 반도체 층들(322)은 약 1μm 내지 약 9μm, 1μm 내지 약 8μm, 1μm 내지 약 7μm, 1μm 내지 약 6μm, 1μm 내지 약 5μm, 1μm 내지 약 4μm, 1μm 내지 약 3μm, 2μm 내지 약 10μm의 범위를 포함하고, 약 2μm 내지 약 9μm, 2μm 내지 약 8μm, 2μm 내지 약 7μm, 2μm 내지 약 6μm, 2μm 내지 약 5μm, 2μm 내지 약 4μm, 2μm 내지 약 3μm, 3μm 내지 약 10μm, 3μm 내지 약 9μm, 3μm 내지 약 8μm, 3μm 내지 약 7μm, 3μm 내지 약 6μm, 3μm 내지 약 5μm, 3μm 내지 약 4μm, 4μm 내지 약 10μm, 4μm 내지 약 9μm, 4μm 내지 약 8μm, 4μm 내지 약 7μm, 4μm 내지 약 6μm, 4μm 내지 약 5μm, 5μm 내지 약 10μm, 5μm 내지 약 9μm, 5μm 내지 약 8μm, 5μm 내지 약 7μm, 5μm 내지 약 6μm, 6μm 내지 약 10μm, 6μm 내지 약 9μm, 6μm 내지 약 8μm, 6μm 내지 약 7μm, 7μm 내지 약 10μm, 7μm 내지 약 9μm, 또는 7μm 내지 약 8μm의 범위를 포함하는, 약 1μm 내지 약 10μm의 범위의 조합된 두께를 갖는다.
하나 이상의 실시예에서, 활성 영역(320)은 n형 층(304)과 p형 층(310) 사이에 형성된다. 활성 영역(320)은 본 기술분야의 통상의 기술자에게 공지된 임의의 적절한 재료들을 포함할 수 있다. 하나 이상의 실시예에서, 활성 영역(320)은 III족 질화물 재료 MQW(multiple quantum wells), 및 III족 질화물 전자 차단 층으로 구성된다.
일부 실시예들에서, 반도체 층들(322) 및 기판(302)은 메사들(336, 332)의 어레이들(324, 334)을 형성하기 위해 에칭된다. 하나 이상의 실시예에서, 각각의 어레이(324, 334) 내의 메사들(336, 332)의 수는 변화된다. 하나 이상의 실시예에서, 610nm보다 큰 중심 파장을 갖는 광을 방출하는 어레이(324)는 590nm보다 작은 중심 파장을 갖는 광을 방출하는 어레이(334)보다 많은 메사(336)를 갖고, 어레이(334)는 적은 메사(322)를 갖는다. 각각의 어레이(334, 324) 내의 메사들(322, 336)의 수들의 요구되는 비율은 동일한 유형의 에피택셜 웨이퍼로부터 구축된 표준 애노드 콘택트를 갖는 LED의 스펙트럼 대 전류 밀도 측정들에 의해 발견될 수 있다.
도 5b에 도시된 실시예에서, 메사(336)는 상부면(336t) 및 적어도 하나의 측벽(336s)을 갖는다. 메사 어레이(324)는 트렌치(326)에 의해 분리된 복수의 메사(336)를 포함한다. 복수의 메사(336)는 반도체 층들(322)을 포함한다. 하나 이상의 실시예에서, 트렌치(326)는 적어도 하나의 측벽(326s)을 갖는다. 트렌치(326)는 n형 층(304)까지 연장된다.
도 5c에 예시된 실시예에서, 메사들(322)은 상부면(322t) 및 적어도 하나의 측벽(322s)을 가진다. 메사 어레이(334)는 트렌치(340)에 의해 분리된 복수의 메사(322)를 포함한다. 복수의 메사(322)는 반도체 층들(322)을 포함한다. 하나 이상의 실시예에서, 트렌치(340)는 적어도 하나의 측벽(340s)을 갖는다. 트렌치(340)는 n형 층(304)까지 연장된다.
하나 이상의 실시예에서, LED(light emitting diode) 디바이스(300)는 애노드 콘택트가 2개의 영역, 즉 제1 애노드 영역(318) 및 제2 애노드 영역(312)이 되도록 분할되는 것을 포함한다. 제1 애노드 영역(318)은 복수의 메사(336)의 상부면(336t) 상에 있다. 제2 애노드 영역(3212)은 복수의 메사(322)의 상부면(322t) 상에 있다.
도 5b를 참조하면, 하나 이상의 실시예에서, 유전체 층(306)이 트렌치(326)를 채운다. 도 5c를 참조하면, 하나 이상의 실시예에서, 유전체 층(306)이 트렌치(340)를 채운다. 하나 이상의 실시예에서, 유전체 층(306)은 산화물들, 예를 들어, 실리콘 산화물(), 알루미늄 산화물(), 질화물들, 예를 들어, 실리콘 질화물()을 포함하지만, 이에 제한되지는 않는다. 하나 이상의 실시예에서, 유전체 층(306)은 실리콘 질화물()을 포함한다. 하나 이상의 실시예에서, 유전체 층(306)은 실리콘 산화물()을 포함한다. 일부 실시예들에서, 유전체 층(306) 조성은 이상적인 분자식에 대해 비-화학량론적이다. 예를 들어, 일부 실시예들에서, 유전체 층은 산화물들(예를 들어, 실리콘 산화물, 알루미늄 산화물), 질화물들(예를 들어, 실리콘 질화물(SiN)), 산탄화물들(oxycarbides)(예를 들어, 실리콘 산탄화물(SiOC)), 및 산질화탄화물들(oxynitrocarbides)(예를 들어, 실리콘 산탄질화물(SiNCO))을 포함하지만, 이에 제한되지는 않는다. 하나 이상의 실시예에서, 유전체 층(306)은 실리콘 산화물(), 알루미늄 산화물(), 실리콘 질화물(), 티타늄 산화물(), 니오븀 산화물(), 지르코늄 산화물(), 및 하프늄 산화물() 중 하나 이상을 포함한다.
하나 이상의 실시예에서, 애노드 콘택트는 반사성 재료 또는 투명 전도체를 포함한다. 하나 이상의 실시예에서, 애노드 콘택트는 은(Ag), 인듐 주석 산화물(ITO), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 및 아연 산화물(ZnO) 중 하나 이상을 하나 이상을 포함한다. 하나 이상의 실시예에서, 제1 애노드 영역(318) 및 제2 애노드 영역(312)은 은(Ag), 인듐 주석 산화물(ITO), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 및 아연 산화물(ZnO) 중 하나 이상으로부터 선택된 재료를 독립적으로 포함한다.
도 5a를 참조하면, 하나 이상의 실시예에서, LED(light emitting diode) 디바이스(300)는 캐소드 콘택트(308)를 포함한다. 하나 이상의 실시예에서, 캐소드 콘택트(308)는 메사 어레이(334) 및 메사 어레이(324)에 인접하며, n형 층(304)과 전기적 통신 상태에 있다.
하나 이상의 실시예에서, 캐소드 콘택트(308)는 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 은(Ag), 금(Ag), 및 이들의 합금들 또는 다층들로 구성되는 그룹으로부터 선택된 금속을 포함한다.
도 5a를 참조하면, 590nm보다 작은 중심 파장을 갖는 광을 방출하는 어레이에 대한 전기 단자(332) 및 610nm보다 큰 중심 파장을 갖는 광을 방출하는 어레이에 대한 전기 단자(328)가 필요하다. 또한, 캐소드 콘택트 단자(330)가 존재한다.
도 6a는 하나 이상의 실시예에 따른 방법(350)의 공정 흐름도를 도시한다. 하나 이상의 실시예에서, 도 6a의 LED를 작동시키는 방법(350)은, 동작(352)에서, LED가 처리를 위해 제공된다. 본 명세서 및 첨부된 청구항들에서 사용되는 바로는, "제공된"이라는 용어는 LED가 동작을 위해 이용 가능하게 된다는 것을 의미한다. 일부 실시예들에서, LED는 이미 제조되었다. 다른 실시예들에서, LED는 본 명세서에 설명된 하나 이상의 실시예에 따라 제조된다. 동작(354)에서, 애노드 콘택트(312)를 통해 590nm 미만의 중심 파장을 갖는 광을 방출한다.
도 6b는 하나 이상의 실시예에 따른 방법(360)의 공정 흐름도를 예시한다. 하나 이상의 실시예에서, 도 6b의 LED를 작동시키는 방법(360)은, 동작(362)에서, LED가 처리를 위해 제공될 것을 요구한다. 동작(364)에서, 전류가 애노드 콘택트(318)을 통해 흘러서 610nm보다 큰 중심 파장을 갖는 광을 방출하게 된다.
실시예들
다양한 실시예들이 아래에 열거된다. 아래에 열거된 실시예들은 본 발명의 범위에 따라 모든 양태들 및 다른 실시예들과 조합될 수 있다는 것을 이해할 것이다.
실시예 (a). LED(light emitting diode) 디바이스로서: 반도체 층들을 포함하는 메사- 반도체 층들은 n형 층, 활성 층 및 p형 층을 포함함 -; 갭에 의해 분리된 제1 애노드 영역 및 제2 애노드 영역을 포함하는 애노드 콘택트 - 제1 애노드 영역은 메사의 상부면 상에 있고, 제2 애노드 영역은 제1 애노드 영역에 인접함 -; 제1 애노드 영역과 제2 애노드 영역을 연결하는 스위치; 및 애노드 콘택트에 인접하며 n형 층과 전기적 통신 상태에 있는 캐소드 콘택트를 포함한다.
실시예 (b). 실시예 (a)의 LED 디바이스로서, 제1 애노드 영역은 제1 면적을 갖고, 제2 애노드 영역은 제2 면적을 갖고, 제2 면적은 제1 면적보다 크다.
실시예 (c). 실시예들 (a) 또는 (b)의 LED 디바이스로서, 갭은 약 1미크론보다 큰 폭을 갖는다.
실시예 (d). 실시예들 (a) 내지 (c)의 LED 디바이스로서, 갭 내의 제1 유전체 층을 추가로 포함한다.
실시예 (e). 실시예들 (a) 내지 (d)의 LED 디바이스로서, 애노드 콘택트의 상부면 상의 제2 유전체 층, 및 제1 유전체 층의 상부면 상의 미러 층을 추가로 포함한다.
실시예 (f). 실시예들 (a) 내지 (e)의 LED 디바이스로서, 제1 유전체 층 및 제2 유전체 층은 실리콘 산화물(), 알루미늄 산화물(), 실리콘 질화물(), 티타늄 산화물(), 니오븀 산화물(), 지르코늄 산화물(), 및 하프늄 산화물() 중 하나 이상을 독립적으로 포함한다.
실시예 (g). 실시예들 (a) 내지 (f)의 LED 디바이스로서, 미러 층은 알루미늄(Al), 은(Ag), 금(Au), 구리(Cu), 금속성 질화물들 및 이들의 합금들 중 하나 이상을 포함한다.
실시예 (h). 실시예들 (a) 내지 (g)의 LED 디바이스로서, 제1 애노드 영역 및 제2 애노드 영역은 은(Ag), 인듐 주석 산화물(ITO), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 및 아연 산화물(ZnO) 중 하나 이상으로부터 선택된 재료를 독립적으로 포함한다.
실시예 (i). 실시예들 (a) 내지 (h)의 LED 디바이스로서, 애노드 콘택트 상의 애노드 단자, 캐소드 콘택트 상의 캐소드 단자, 및 스위치 상의 스위치 단자를 추가로 포함한다.
실시예 (j). 실시예들 (a) 내지 (i)의 LED 디바이스를 동작시키는 방법으로서: 스위치를 개방하는 단계; 및 애노드 콘택트를 통해 제1 애노드 영역으로 전류를 흐르게 하여 590nm보다 작은 중심 파장을 갖는 광을 방출하는 단계를 포함한다.
실시예 (k). 실시예들 (a) 내지 (i)의 LED 디바이스를 동작시키는 방법으로서: 스위치를 폐쇄하는 단계; 및 애노드 콘택트를 통해 제1 애노드 영역으로 및 상기 제2 애노드 영역으로 전류를 흐르게 하여 610nm보다 큰 중심 파장을 갖는 광을 방출하는 단계를 포함한다.
실시예 (l). LED(light emitting diode) 디바이스로서: 트렌치에 의해 분리된 제1 메사(mesa) 및 제2 메사를 포함하는 메사 어레이 - 제1 메사 및 제2 메사는 반도체 층들을 포함하고, 반도체 층들은 n형 층, 활성 층, 및 p형 층을 포함하고, 트렌치는 적어도 하나의 측벽을 가지고 n형 층으로 연장되며, 제1 메사는 제1 폭을 가지고 제2 메사는 제2 폭을 가지고, 제1 폭은 제2 폭보다 큼 -; 제1 메사의 상부면 상의 제1 애노드 콘택트; 제2 메사의 상부면 상의 제2 애노드 콘택트; 및 제1 메사에 인접하고 그리고 제2 메사에 인접하는 캐소드 콘택트를 포함한다.
실시예 (m). 실시예 (l)의 LED 디바이스로서, 제1 애노드 콘택트 및 제2 애노드 콘택트는 은(Ag), 인듐 주석 산화물(ITO), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 및 아연 산화물(ZnO) 중 하나 이상으로부터 선택된 재료를 독립적으로 포함한다.
실시예 (n). 실시예들 (l) 내지 (m)의 LED 디바이스로서, 제1 애노드 콘택트 상의 제1 애노드 단자, 제2 애노드 콘택트 상의 제2 애노드 단자, 및 캐소드 콘택트 상의 캐소드 단자를 추가로 포함한다.
실시예 (o). 실시예들 (l) 내지 (n)의 LED 디바이스로서, 트렌치의 적어도 하나의 측벽 상의 유전체 층을 추가로 포함한다.
실시예 (p). 실시예들 (l) 내지 (o)의 LED 디바이스로서, 유전체 층은 실리콘 산화물(), 알루미늄 산화물(), 실리콘 질화물(), 티타늄 산화물(), 니오븀 산화물(), 지르코늄 산화물(), 및 하프늄 산화물() 중 하나 이상을 포함한다.
실시예 (q). 실시예들 (l) 내지 (p)의 LED 디바이스를 동작시키는 방법으로서, 제1 애노드 콘택트를 통해 전류를 흐르게 하여 590nm 미만의 중심 파장을 갖는 광을 방출하는 단계를 포함한다.
실시예 (r). 실시예들 (l) 내지 (p)의 LED 디바이스를 동작시키는 방법으로서, 제2 애노드 콘택트를 통해 전류를 흐르게 하여 610nm보다 큰 중심 파장을 갖는 광을 방출하는 단계를 포함한다.
실시예 (s). LED(light emitting diode) 디바이스로서: 제1 트렌치에 의해 분리된 복수의 제1 메사(mesa)를 포함하는 제1 메사 어레이 - 제1 트렌치는 유전체 층으로 채워짐 -; 제2 트렌치에 의해 분리된 복수의 제2 메사를 포함하는 제2 메사 어레이 - 제2 트렌치는 유전체 층으로 채워짐 -; 제1 메사 어레이의 상부면 상의 제1 애노드 콘택트; 제2 메사 어레이의 상부면 상의 제2 애노드 콘택트; 및 제1 메사 어레이 및 제2 메사 어레이에 인접한 캐소드 콘택트 - 복수의 제1 메사 및 복수의 제2 메사는 반도체 층들을 포함하고, 반도체 층들은 n형 층, 활성 층 및 p형 층을 포함하며, 제1 트렌치 및 제2 트렌치는 n형 층으로 연장됨 - 를 포함한다.
실시예 (t). 실시예 (s)의 LED 디바이스로서, 제1 애노드 콘택트 및 제2 애노드 콘택트는 은(Ag), 인듐 주석 산화물(ITO), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 및 아연 산화물(ZnO) 중 하나 이상으로부터 선택된 재료를 독립적으로 포함한다.
실시예 (u). 실시예 (s) 또는 실시예 (t)의 LED 디바이스로서, 제1 애노드 콘택트 상의 제1 애노드 단자, 제2 애노드 콘택트 상의 제2 애노드 단자, 및 캐소드 콘택트 상의 캐소드 단자를 추가로 포함한다.
실시예 (v). 실시예들 (s) 내지 (u)의 LED 디바이스로서, 유전체 층은 실리콘 산화물(), 알루미늄 산화물(), 실리콘 질화물(), 티타늄 산화물(), 니오븀 산화물(), 지르코늄 산화물(), 및 하프늄 산화물() 중 하나 이상을 포함한다.
실시예 (w). 실시예들 (s) 내지 (v)의 LED 디바이스를 동작시키는 방법으로서, 제1 애노드 콘택트를 통해 전류를 흐르게 하여 590nm 미만의 중심 파장을 갖는 광을 방출하는 단계를 포함한다.
실시예 (x). 실시예들 (s) 내지 (v)의 LED 디바이스를 동작시키는 방법으로서, 제2 애노드 콘택트를 통해 전류를 흐르게 하여 610nm보다 큰 중심 파장을 갖는 광을 방출하는 단계를 포함한다.
본 명세서에서 논의된 재료들 및 방법들을 설명하는 맥락에서(특히 다음의 청구항들의 맥락에서) 용어들 "a" 및 "an" 및 "the" 및 유사한 지시대상들의 이용은 본 명세서에서 이와 다르게 표시되거나 맥락에 의해 명확하게 모순되지 않으면, 단수 및 복수의 양자를 커버하도록 해석해야 한다. 본 명세서에서 값들의 범위들의 열거는, 본 명세서에서 이와 다르게 표시되지 않으면, 범위 내에 속하는 각각의 별도의 값을 개별적으로 지칭하는 속기 방법의 역할을 하도록 단지 의도되고, 각각의 별도의 값은 그것이 본 명세서에서 개별적으로 열거되기나 한 것처럼 명세서에 통합된다. 본 명세서에 설명된 모든 방법들은, 본 명세서에서 달리 지시되거나 또는 문맥에 의해 달리 명확히 모순되지 않는 한, 임의의 적절한 순서로 수행될 수 있다. 명세서에 제공된 임의의 그리고 모든 예들, 또는 예시적인 언어(예를 들어, "~와 같은")의 사용은 단지 재료들 및 방법들을 더 잘 설명하도록 의도되며, 달리 청구되지 않는 한, 범위에 대한 제한을 제기하지 않는다. 명세서 내의 어떠한 언어도 임의의 청구되지 않은 요소를 개시된 재료들 및 방법들의 실시에 필수적인 것으로서 나타내는 것으로 해석해서는 안 된다.
본 명세서 전체에 걸쳐 용어 제1, 제2, 제3 등에 대한 언급은 본 명세서에서 다양한 요소를 설명하기 위해 사용될 수 있으며, 이들 요소는 이들 용어에 의해 제한되지 않아야 한다. 이러한 용어들은 하나의 요소를 또 다른 요소와 구별하기 위해 사용될 수 있다.
본 명세서 전체에 걸쳐 또 다른 요소 "상에" 있거나 또는 또 다른 요소 "상으로" 연장되는 층, 영역, 또는 기판에 대한 언급은 이것이 다른 요소 상에 직접 있거나 다른 요소 상으로 직접 연장될 수 있거나 또는 개재 요소들이 또한 존재할 수 있다는 것을 의미한다. 요소가 또 다른 요소 "바로 위에(directly on)" 있거나 또 다른 요소 "바로 위로(directly onto)" 연장되는 것으로 언급될 때, 개재 요소들이 존재하지 않을 수 있다. 더욱이, 한 요소가 또 다른 요소에 "접속된" 또는 "결합된" 것으로 언급될 때, 한 요소는 또 다른 요소에 직접 접속 또는 결합될 수 있고 및/또는 하나 이상의 개재 요소를 통해 다른 요소에 접속 또는 결합될 수 있다. 한 요소가 또 다른 요소에 "직접 접속" 또는 "직접 결합" 되는 것으로 언급될 때, 그 요소와 다른 요소 사이에는 개재 요소들이 존재하지 않는다. 이러한 용어들은 도면들에 묘사된 임의의 오리엔테이션에 더하여 요소의 상이한 오리엔테이션들을 포괄하고자 의도한다는 것을 이해할 것이다.
"아래에(below)", "위에(above)", "상부(upper)", "하부(lower)", "수평(horizontal)" 또는 "수직(vertical)"과 같은 상대적 용어들은 도면들에서 예시된 바와 같은 하나의 요소, 층, 또는 영역의 또 다른 요소, 층, 또는 영역에 대한 관계를 설명하기 위하여 본 명세서에서 이용될 수 있다. 이들 용어들은 도면들에 묘사된 오리엔테이션에 더하여 디바이스의 상이한 오리엔테이션들을 포괄하고자 의도한다는 것을 이해할 것이다.
본 명세서 전체에 걸쳐 "일 실시예", "특정 실시예들", "하나 이상의 실시예" 또는 "실시예"에 대한 언급은 그 실시예와 연계하여 설명된 특정한 특징, 구조, 재료, 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전체에 걸쳐 다양한 곳들에서 "하나 이상의 실시예에서", "특정 실시예들에서", "일 실시예에서" 또는 "실시예에서" 와 같은 문구들의 출현들은 반드시 본 개시내용의 동일한 실시예를 가리키는 것은 아니다. 하나 이상의 실시예에서, 특정한 특징들, 구조들, 재료들, 또는 특성들은 임의의 적합한 방식으로 조합된다.
본 명세서의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 이러한 실시예들은 본 개시내용의 원리들 및 응용들을 예시할 뿐이라는 것을 이해해야 한다. 본 개시내용의 사상 및 범위를 벗어나지 않고 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 이루어질 수 있다는 것이 본 기술분야의 통상의 기술자들에게 명백할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 그 등가물들의 범위 내에 있는 수정들 및 변형들을 포함하는 것으로 의도된다.

Claims (24)

  1. LED(light emitting diode) 디바이스로서:
    반도체 층들을 포함하는 메사 - 상기 반도체 층들은 n형 층, 활성 층, 및 p형 층을 포함함 -;
    갭에 의해 분리된 제1 애노드 영역 및 제2 애노드 영역을 포함하는 애노드 콘택트 - 상기 제1 애노드 영역은 상기 메사의 상부면 상에 있고, 상기 제2 애노드 영역은 상기 제1 애노드 영역에 인접함 -;
    상기 제1 애노드 영역과 상기 제2 애노드 영역을 연결하는 스위치; 및
    상기 애노드 콘택트에 인접하고 상기 n형 층과 전기적 통신 상태에 있는 캐소드 콘택트를 포함하는 LED 디바이스.
  2. 제1항에 있어서, 상기 제1 애노드 영역은 제1 면적을 갖고 상기 제2 애노드 영역은 제2 면적을 갖고, 상기 제2 면적은 상기 제1 면적보다 큰 LED 디바이스.
  3. 제1항에 있어서, 상기 갭은 1 미크론보다 큰 폭을 갖는 LED 디바이스.
  4. 제3항에 있어서, 상기 갭 내에 제1 유전체 층을 추가로 포함하는 LED 디바이스.
  5. 제4항에 있어서, 상기 애노드 콘택트의 상부면 상의 제2 유전체 층, 및 상기 제1 유전체 층의 상부면 상의 미러 층을 추가로 포함하는 LED 디바이스.
  6. 제5항에 있어서, 상기 제1 유전체 층은 실리콘 산화물(), 알루미늄 산화물(), 실리콘 질화물(), 티타늄 산화물(), 니오븀 산화물(), 지르코늄 산화물(), 및 하프늄 산화물() 중 하나 이상을 포함하고, 상기 제2 유전체 층은 실리콘 산화물(), 알루미늄 산화물(), 실리콘 질화물(), 티타늄 산화물(), 니오븀 산화물(), 지르코늄 산화물(), 및 하프늄 산화물() 중 하나 이상을 포함하는 LED 디바이스.
  7. 제5항에 있어서, 상기 미러 층은 알루미늄(Al), 은(Ag), 금(Au), 구리(Cu), 금속성 질화물들 및 이들의 합금들 중 하나 이상을 포함하는 LED 디바이스.
  8. 제1항에 있어서, 상기 제1 애노드 영역은 은(Ag), 인듐 주석 산화물(ITO), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 및 아연 산화물(ZnO) 중 하나 이상으로부터 선택된 재료를 포함하고, 상기 제2 애노드 영역은 은(Ag), 인듐 주석 산화물(ITO), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 및 아연 산화물(ZnO) 중 하나 이상으로부터 선택된 재료를 포함하는 LED 디바이스.
  9. 제1항에 있어서, 상기 애노드 콘택트 상의 애노드 단자, 상기 캐소드 콘택트 상의 캐소드 단자, 및 상기 스위치 상의 스위치 단자를 추가로 포함하는 LED 디바이스.
  10. 제1항의 LED 디바이스를 동작시키는 방법으로서:
    상기 스위치를 개방하는 단계; 및
    상기 애노드 콘택트를 통해 상기 제1 애노드 영역으로 전류를 흐르게 하여 590nm 미만의 중심 파장을 갖는 광을 방출하는 단계를 포함하는 방법.
  11. 제1항의 LED 디바이스를 동작시키는 방법으로서:
    상기 스위치를 폐쇄하는 단계; 및
    상기 애노드 콘택트를 통해 상기 제1 애노드 영역으로 및 상기 제2 애노드 영역으로 전류를 흐르게 하여 610nm보다 큰 중심 파장을 갖는 광을 방출하는 단계를 포함하는 방법.
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