KR102615512B1 - 금속 옥사이드 반도체 전계 효과 트랜지스터(mosfet) 기반 전압 레귤레이터 회로 - Google Patents
금속 옥사이드 반도체 전계 효과 트랜지스터(mosfet) 기반 전압 레귤레이터 회로 Download PDFInfo
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Abstract
금속 옥사이드 반도체 전계 효과 트랜지스터(MOSFET) 기반 전압 레귤레이터 회로는 제1 저항기, 제2 저항기, 및 제1 MOSFET을 포함한다. 제1 MOSFET의 제1 게이트 단자는 제1 저항기의 제2 단자 및 제2 저항기의 제1 단자에 접속된다. 제1 MOSFET의 제1 드레인 단자는 제2 저항기의 제2 단자 및 전압 레귤레이터 회로의 제1 출력 단자에 접속된다. 제1 MOSFET은 제1 저항기를 통해, 제1 MOSFET의 제1 게이트 단자에서 입력 공급 전압을 수신한다. 제1 MOSFET은 입력 공급 전압에 있어서의 변화에 기초하여 제1 출력 단자에서 제1 일정한 출력 전압을 제공한다.
Description
관련된 출원들에 대한 상호-참조/참조에 의한 편입
없음
개시내용의 다양한 실시예들은 전압 레귤레이션(voltage regulation)에 관한 것이다. 더 구체적으로, 개시내용의 다양한 실시예들은 금속 옥사이드 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor)(MOSFET) 기반 전압 레귤레이터(voltage regulator) 회로에 관한 것이다.
아날로그 및 디지털 회로들의 분야에서의 발전들은 상이한 애플리케이션들에서의 전압 레귤레이터 회로들의 사용을 증가시켰다. 전형적으로, 전압 레귤레이터 회로는 레귤레이팅된 출력 전압을 제공하기 위하여 쌍극성 트랜지스터(bipolar transistor)들을 포함한다. 어떤 상황들에서, 쌍극성 트랜지스터-기반 전압 레귤레이터 회로는 입력 공급 전압 또는 온도에 있어서의 변동들에 대하여 출력 레귤레이션(regulation)에 있어서의 더 적은 정확도를 제공한다.
기존의 그리고 전통적인 접근법들의 추가의 제한들 및 단점들은 설명된 시스템들과, 본 출원의 나머지에서, 그리고 도면들을 참조하여 기재된 바와 같은 본 개시내용의 일부 양태들과의 비교를 통해, 본 기술 분야의 통상의 기술자에게 명백해질 것이다.
MOSFET-기반 전압 레귤레이터 회로는 청구항들에서 더 완전하게 기재된 바와 같이, 실질적으로, 도면들 중의 적어도 하나에서 도시되고 및/또는 도면들 중의 적어도 하나와 관련하여 설명된 바와 같이 제공된다.
본 개시내용의 이러한 그리고 다른 특징들 및 장점들은 유사한 참조 번호들이 그 전반에 걸쳐 유사한 부분들을 지칭하는 동반 도면들과 함께, 본 개시내용의 다음의 상세한 설명의 검토로부터 인식될 수 있다.
도 1a는 개시내용의 실시예에 따른, 예시적인 MOSFET-기반 전압 레귤레이터 회로의 제1 개략도이다.
도 1b는 개시내용의 실시예에 따른, 도 1a의 MOSFET-기반 전압 레귤레이터 회로의 입력 공급 전압에 있어서의 변화들에 기초한 출력 전압에 있어서의 변화들을 예시하는 그래프이다.
도 2a는 개시내용의 실시예에 따른, 예시적인 MOSFET-기반 전압 레귤레이터 회로의 개략도이다.
도 2b는 개시내용의 실시예에 따른, 도 2a의 MOSFET-기반 전압 레귤레이터 회로의 입력 공급 전압에 있어서의 변화들에 기초한 출력 전압에 있어서의 변화들을 예시하는 그래프이다.
도 2c는 개시내용의 실시예에 따른, 도 2a의 MOSFET-기반 전압 레귤레이터 회로의 개략도이다.
도 3은 개시내용의 실시예에 따른, 연산 증폭기(operational amplifier)와 접속된 도 2a의 예시적인 MOSFET-기반 전압 레귤레이터 회로의 개략도이다.
도 4a는 개시내용의 실시예에 따른, 도 3의 MOSFET-기반 전압 레귤레이터 회로의 입력 공급 전압에 있어서의 변화들에 기초한 출력 전압에 있어서의 변화들을 예시하는 그래프이다.
도 4b는 개시내용의 실시예에 따른, 도 3의 MOSFET-기반 전압 레귤레이터 회로 주위의 온도에 있어서의 변화들에 기초한 출력 전압에 있어서의 변화들을 예시하는 그래프이다.
도 5는 개시내용의 실시예에 따른, 입력 공급 전압에 있어서의 변화들 및 온도에 있어서의 변화들에 기초하여 일정한 출력 전류를 제공하기 위한, 연산 증폭기와 접속된 도 2a의 예시적인 MOSFET-기반 전압 레귤레이터 회로의 개략도이다.
도 6a는 개시내용의 실시예에 따른, 도 5의 MOSFET-기반 전압 레귤레이터 회로의 입력 공급 전압에 있어서의 변화들에 기초한 출력 전류에 있어서의 변화들을 예시하는 그래프이다.
도 6b는 개시내용의 실시예에 따른, 도 5의 MOSFET-기반 전압 레귤레이터 회로의 온도에 있어서의 변화들에 기초한 출력 전류에 있어서의 변화들을 예시하는 그래프이다.
도 7a는 개시내용의 실시예에 따른, 온도에 있어서의 변화들에 기초하여 일정한 출력 전압을 제공하기 위한 도 2a의 예시적인 MOSFET-기반 전압 레귤레이터 회로의 개략도이다.
도 7b는 개시내용의 실시예에 따른, 도 7a의 MOSFET-기반 전압 레귤레이터 회로의 온도에 있어서의 변화들에 기초한 출력 전압에 있어서의 변화들을 예시하는 그래프이다.
도 8a는 개시내용의 실시예에 따른, 복수의 캐스케이딩된 스테이지(cascaded stage)들을 포함하는 예시적인 MOSFET-기반 전압 레귤레이터 회로의 개략도이다.
도 8b는 개시내용의 실시예에 따른, 도 8a의 MOSFET-기반 전압 레귤레이터 회로의 입력 공급 전압에 있어서의 변화들에 기초한 출력 전압에 있어서의 변화들을 예시하는 그래프이다.
도 9a, 도 9b, 도 9c, 및 도 9d는 개시내용의 실시예에 따른, P-형 MOSFET-기반 전압 레귤레이터 회로들의 예시적인 개략도들이다.
도 10은 개시내용의 실시예에 따른, MOSFET-기반 전압 레귤레이터 회로의 예시적인 동작들을 예시하는 플로우차트이다.
도 1b는 개시내용의 실시예에 따른, 도 1a의 MOSFET-기반 전압 레귤레이터 회로의 입력 공급 전압에 있어서의 변화들에 기초한 출력 전압에 있어서의 변화들을 예시하는 그래프이다.
도 2a는 개시내용의 실시예에 따른, 예시적인 MOSFET-기반 전압 레귤레이터 회로의 개략도이다.
도 2b는 개시내용의 실시예에 따른, 도 2a의 MOSFET-기반 전압 레귤레이터 회로의 입력 공급 전압에 있어서의 변화들에 기초한 출력 전압에 있어서의 변화들을 예시하는 그래프이다.
도 2c는 개시내용의 실시예에 따른, 도 2a의 MOSFET-기반 전압 레귤레이터 회로의 개략도이다.
도 3은 개시내용의 실시예에 따른, 연산 증폭기(operational amplifier)와 접속된 도 2a의 예시적인 MOSFET-기반 전압 레귤레이터 회로의 개략도이다.
도 4a는 개시내용의 실시예에 따른, 도 3의 MOSFET-기반 전압 레귤레이터 회로의 입력 공급 전압에 있어서의 변화들에 기초한 출력 전압에 있어서의 변화들을 예시하는 그래프이다.
도 4b는 개시내용의 실시예에 따른, 도 3의 MOSFET-기반 전압 레귤레이터 회로 주위의 온도에 있어서의 변화들에 기초한 출력 전압에 있어서의 변화들을 예시하는 그래프이다.
도 5는 개시내용의 실시예에 따른, 입력 공급 전압에 있어서의 변화들 및 온도에 있어서의 변화들에 기초하여 일정한 출력 전류를 제공하기 위한, 연산 증폭기와 접속된 도 2a의 예시적인 MOSFET-기반 전압 레귤레이터 회로의 개략도이다.
도 6a는 개시내용의 실시예에 따른, 도 5의 MOSFET-기반 전압 레귤레이터 회로의 입력 공급 전압에 있어서의 변화들에 기초한 출력 전류에 있어서의 변화들을 예시하는 그래프이다.
도 6b는 개시내용의 실시예에 따른, 도 5의 MOSFET-기반 전압 레귤레이터 회로의 온도에 있어서의 변화들에 기초한 출력 전류에 있어서의 변화들을 예시하는 그래프이다.
도 7a는 개시내용의 실시예에 따른, 온도에 있어서의 변화들에 기초하여 일정한 출력 전압을 제공하기 위한 도 2a의 예시적인 MOSFET-기반 전압 레귤레이터 회로의 개략도이다.
도 7b는 개시내용의 실시예에 따른, 도 7a의 MOSFET-기반 전압 레귤레이터 회로의 온도에 있어서의 변화들에 기초한 출력 전압에 있어서의 변화들을 예시하는 그래프이다.
도 8a는 개시내용의 실시예에 따른, 복수의 캐스케이딩된 스테이지(cascaded stage)들을 포함하는 예시적인 MOSFET-기반 전압 레귤레이터 회로의 개략도이다.
도 8b는 개시내용의 실시예에 따른, 도 8a의 MOSFET-기반 전압 레귤레이터 회로의 입력 공급 전압에 있어서의 변화들에 기초한 출력 전압에 있어서의 변화들을 예시하는 그래프이다.
도 9a, 도 9b, 도 9c, 및 도 9d는 개시내용의 실시예에 따른, P-형 MOSFET-기반 전압 레귤레이터 회로들의 예시적인 개략도들이다.
도 10은 개시내용의 실시예에 따른, MOSFET-기반 전압 레귤레이터 회로의 예시적인 동작들을 예시하는 플로우차트이다.
다음의 설명된 구현예들은 개시된 금속 옥사이드 반도체 전계 효과 트랜지스터(MOSFET)-기반 전압 레귤레이터 회로에서 발견될 수 있다. 개시내용의 예시적인 양태들은 쌍극성 트랜지스터들에 기초할 수 있는 전형적인 전압 레귤레이터 회로들과 비교하여, 낮은 전력 소비, 더 적은 회로 복잡도, 및 낮은 실리콘 면적을 요구하는 다양한 애플리케이션들에서 이용될 수 있는 단극성(unipolar) 트랜지스터(즉, MOSFET)에 기초하는 전압 레귤레이터 회로를 제공한다. 개시된 MOSFET-기반 전압 레귤레이터 회로는 개시된 전압 레귤레이터 회로의 안정성을 개선시키기 위하여 MOSFET의 네거티브 피드백(negative feedback)을 사용하도록 구성될 수 있다. 개시된 전압 레귤레이터 회로는 전압 레귤레이터 회로의 입력 공급 전압에 있어서의 변화에 대한 전압 레귤레이션을 달성할 수 있다. 또한, 개시된 전압 레귤레이터 회로는 다수의 MOSFET들의 사용에 의해 입력 공급 전압 또는 온도에 있어서의 변화에 대한 개선된 전압 레귤레이션을 달성할 수 있다. 추가적으로, 개시된 MOSFET-기반 전압 레귤레이터 회로는 연산 증폭기 회로의 포함에 의해 전압 레귤레이터 회로 주위의 온도에 있어서의 변화에 대한 전압 레귤레이션을 추가로 달성할 수 있다.
도 1a는 개시내용의 실시예에 따른, 예시적인 MOSFET-기반 전압 레귤레이터 회로의 제1 개략도이다. 도 1a를 참조하면, 전압 레귤레이터 회로(102)가 도시되어 있다. 전압 레귤레이터 회로(102)는 입력 단자(104), 제1 저항기(106)(또한, "R1"으로서 표현됨), 제2 저항기(108)(또한, "R2"로서 표현됨), 제1 MOSFET(110)(또한, "Q1"으로서 표현됨), 및 제1 출력 단자(112)를 포함할 수 있다. 제1 MOSFET(110)은 N-형 MOSFET(또는 NMOS)일 수 있다. 전압 레귤레이터 회로(102)의 입력 단자(104)는 제1 저항기(106)의 제1 단자(106A)에 접속될 수 있다.
실시예에 따르면, 제1 MOSFET(110)의 제1 게이트 단자(110A)는 제1 저항기(106)의 제2 단자(106B) 및 제2 저항기(108)의 제1 단자(108A)에 접속될 수 있다. 제1 MOSFET(110)의 제1 드레인 단자(110B)는 제2 저항기(108)의 제2 단자(108B) 및 전압 레귤레이터 회로(102)의 제1 출력 단자(112)에 접속될 수 있다. 제1 MOSFET(110)의 제1 소스 단자(110C)는 접지될 수 있다. 실시예에 따르면, 제1 저항기(106)는 제2 저항기(108)와 직렬로 접속될 수 있다. 실시예에 따르면, 제1 저항기(106)의 저항 값 및 제2 저항기(108)의 저항 값의 비율은 정의된 비율일 수 있다. 실시예에서, 제1 저항기(106)의 저항 값 및 제2 저항기(108)의 저항 값은 전압 레귤레이터 회로(102)에서 이용된 MOSFET들의 수, 및 MOSFET(예를 들어, 제1 MOSFET(110))의 채널 길이 및 폭에 기초할 수 있다. 예를 들어, 전압 레귤레이터 회로(102)에서의 (제1 MOSFET(110)과 같은) 단일 MOSFET, 및 단일 MOSFET의 10 μm와 같은 채널 길이(L) 및 9 μm와 같은 채널 폭(W)에 대하여, 제1 저항기(106)의 저항 값은 3.9K 오옴(ohm)일 수 있고, 제2 저항기(108)의 저항 값은 7K 오옴일 수 있다.
전압 레귤레이터 회로(102)는 입력 단자(104)에서 입력 공급 전압(또한, "Vin"으로서 표현됨)을 수신하도록 구성될 수 있다. 제1 MOSFET(110)은 제1 저항기(106)(또한, "R1"으로서 표현됨)를 통해 제1 MOSFET(110)의 제1 게이트 단자(110A)에서 입력 공급 전압(Vin)을 수신하도록 구성될 수 있다. 제1 MOSFET(110)은 정의된 비율에 기초하여 제1 게이트 단자(110A)에서 입력 공급 전압(Vin)을 수신하도록 추가로 구성될 수 있다. 제1 MOSFET(110)은 네거티브 피드백을 제공하도록 추가로 구성될 수 있고, 네거티브 피드백 증폭기로서 기능하거나 동작한다.
실시예에 따르면, 제1 MOSFET(110)은 입력 공급 전압(Vin)에 있어서의 변화에 기초하여 제1 출력 단자(112)에서 제1 일정한 출력 전압을 제공하도록 추가로 구성될 수 있다. 일부 실시예들에서, 전압 레귤레이터 회로(102)는 제1 저항기(106) 및 제2 저항기(108)의 저항 값들의 정의된 비율에 기초하여 제1 출력 단자(112)에서 제1 일정한 출력 전압을 출력하도록 구성될 수 있다.
예를 들어, 전압 레귤레이터 회로(102)의 입력 단자(104)에서의 입력 공급 전압(Vin)이 증가함에 따라, 제1 저항기(106)를 통한 입력 단자(104)와 제1 게이트 단자(110A) 사이의 전류 흐름이 또한 증가할 수 있다. 이것은 제1 MOSFET(110)의 제1 게이트 단자(110A)에서 수신된 입력 전압을 추가로 증가시킬 수 있고, 여기서, 입력 공급 전압에 있어서의 증가는 입력 공급 전압(Vin)의 증가, 및 제1 저항기(106) 및 제2 저항기(108)의 정의된 비율에 기초할 수 있다.
실시예에 따르면, 정의된 게이트 임계 전압을 초과한 제1 게이트 단자(110A)에서의 입력 공급 전압에 있어서의 증가는 풀-다운(pull-down) 구성에서 제1 MOSFET(110)을 턴온(turn-on)할 수 있고, 제1 MOSFET(110)의 드레인 단자(110B)에서 일정한 전압을 출력할 수 있다. 따라서, 전압 레귤레이터 회로(102)는 제1 출력 단자(112)에서 제1 일정한 출력 전압을 제공할 수 있다. 드레인 단자(110B) 또는 제1 출력 단자(112)에서의 출력 전압은, 일단 제1 MOSFET(110)이 턴온된다면, 입력 단자(104)에서의 입력 공급 전압(Vin)이 특정한 전압 범위에서 변화(증가 또는 감소)하더라도 일정하게 유지될 수 있다. 일부 실시예들에서, 제1 일정한 출력 전압은 전압 레귤레이터 회로(102)로부터 요구된 희망된 전압일 수 있다. 따라서, 제1 MOSFET(110)은 입력 공급 전압(Vin)에 있어서의 변화에 대하여, 전압 레귤레이터 회로(102)에 의해 제공된 제1 일정한 출력 전압으로 인한 전압 레귤레이션을 달성하기 위하여 사용될 수 있다.
일부 실시예들에서, 제2 MOSFET 회로는 제2 일정한 출력 전압을 제공하기 위하여, 전압 레귤레이터 회로(102)와 캐스케이딩될 수 있다. 전압 레귤레이터 회로(102)와 캐스케이딩된 제2 MOSFET 회로는 추가적인 전압 레귤레이션을 달성하기 위하여 사용될 수 있다. 전압 레귤레이터 회로(102)와 캐스케이딩된 제2 MOSFET 회로는 예를 들어, 도 2a에서 상세하게 추가로 설명된다. 일부 다른 실시예들에서, 복수의 MOSFET 회로들은 추가적인 전압 레귤레이션을 달성하기 위하여 전압 레귤레이터 회로(102)와 캐스케이딩될 수 있다.
실시예에 따르면, 전압 레귤레이터 회로(102)는 전압 레귤레이터 회로(102) 주위의 온도에 있어서의 변화에 응답하여 일정한 출력 전압을 달성하기 위하여, 연산 증폭기와 접속될 수 있다. 연산 증폭기와 접속된 전압 레귤레이터 회로(102)는 예를 들어, 도 3에서 상세하게 추가로 설명된다. 일부 다른 실시예들에서, 전압 레귤레이터 회로(102)는 (제1 MOSFET(110)와 같은) N-형 MOSFET 대신에 P-형 MOSFET을 포함할 수 있다. P-형 MOSFET을 포함하는 전압 레귤레이터 회로(102)는 도 9a, 도 9b, 도 9c, 및 도 9d에서 상세하게 추가로 설명된다.
도 1b는 개시내용의 실시예에 따른, 도 1a의 MOSFET-기반 전압 레귤레이터 회로의 입력 공급 전압에 있어서의 변화들에 기초한 출력 전압에 있어서의 변화들을 예시하는 그래프이다. 도 1b는 도 1a로부터의 엘리먼트들과 함께 설명된다. 도 1b를 참조하면, 제1 그래프(100)가 도시되어 있다. 제1 그래프(100)는 전압 레귤레이터 회로(102)의 입력 공급 전압(또한, X-축에서 볼트(volt)인 Vin으로서 표현됨) 및 출력 전압(Y-축에서 mV)을 표시한다. 도 1a에서 도시된 입력 공급 전압(Vin) 및 출력 전압 값들은 전압 레귤레이터 회로(102)로부터 결정된 예시적인 실험 또는 시뮬레이션 데이터일 수 있고, 본 개시내용을 제한하는 것으로서 해석되지 않을 수 있다.
제1 그래프(100)로부터, (입력 단자(104)에서 공급된) 입력 공급 전압(Vin)이 0.8 V로부터 1.0 V로 증가할 때, 전압 레귤레이터 회로(102)의 (제1 출력 단자(112)에서 출력된) 출력 전압은 566 mV로부터 582.5 mV로 증가한다는 것이 관찰될 수 있다. 또한, 입력 공급 전압(Vin)이 1.0 V로부터 1.3 V로 증가함에 따라, 전압 레귤레이터 회로(102)는 전압 레귤레이터 회로(102)의 제1 출력 단자(112)에서의 출력 전압으로서 거의 일정한 출력 전압을 제공할 수 있다는 것이 관찰될 수 있다. 다시 말해서, 입력 공급 전압(Vin)에 있어서의 300 mV의 변화에 대하여, 출력 전압에 있어서의 변화는 대략 1.0 mV 미만이다. 이 때문에, 전압 레귤레이터 회로(102)는 제1 그래프(100)에서 도시된 바와 같이, 1.0 V 내지 1.3 V 사이의 특정한 전압 범위에 대한 입력 공급 전압(Vin)에 있어서의 변화에 기초하여 제1 출력 단자(112)에서 일정한 출력 전압(즉, 제1 일정한 출력 전압)을 제공할 수 있다.
도 2a는 개시내용의 실시예에 따른, 예시적인 MOSFET-기반 전압 레귤레이터 회로의 개략도이다. 도 2a는 도 1a 및 도 1b로부터의 엘리먼트들과 함께 설명된다. 도 2a를 참조하면, 도 1의 전압 레귤레이터 회로(102)와 유사할 수 있는 제1 전압 레귤레이터 회로(202)가 도시되어 있다. 제1 전압 레귤레이터 회로(202)는 입력 단자(204), 제1 저항기(206)(또한, "R1"으로서 표현됨), 제2 저항기(208)(또한, "R2"로서 표현됨), 제1 MOSFET(210)(또한, "Q1"으로서 표현됨), 및 제1 출력 단자(212)를 포함할 수 있다. 제1 저항기(206), 제2 저항기(208), 및 제1 MOSFET(210)의 접속들 및 기능성들은 도 1a의 제1 저항기(106), 제2 저항기(108), 및 제1 MOSFET(110)과 유사할 수 있다.
도 2a를 참조하면, 제3 저항기(214)(또한, "R3"으로서 표현됨), 제2 MOSFET(216)(또한, "Q2"로서 표현됨), 제2 출력 단자(218), 및 제2 전압 레귤레이터 회로(220)가 추가로 도시되어 있다. 제2 전압 레귤레이터 회로(220)는 제1 전압 레귤레이터 회로(202), 제3 저항기(214), 제2 MOSFET(216), 및 제2 출력 단자(218)를 포함할 수 있다. 제2 전압 레귤레이터 회로(220)는 2 개의 MOSFET들을 포함하는 (도 1a에서 설명된 바와 같은) MOSFET-기반 전압 레귤레이터 회로일 수 있다. 실시예에 따르면, 제2 MOSFET(216)은 N-형 MOSFET일 수 있다. 제2 MOSFET(216)은 제1 전압 레귤레이터 회로(202)와 캐스케이딩될 수 있다.
제2 MOSFET(216)의 제2 게이트 단자(216A)는 제1 MOSFET(210)의 제1 출력 단자(212) 및 제3 저항기(214)의 제1 단자(214A)에 접속될 수 있다. 제1 MOSFET(210)의 제1 출력 단자(212)는 제1 전압 레귤레이터 회로(202)의 출력 단자일 수 있다. 제2 MOSFET(216)의 제2 드레인 단자(216B)는 제3 저항기(214)의 제2 단자(214B) 및 제2 전압 레귤레이터 회로(220)의 제2 출력 단자(218)에 접속될 수 있다. 제1 MOSFET(210)의 제1 소스 단자(210C) 및 제2 MOSFET(216)의 제2 소스 단자(216C)는 도 2a에서 도시된 바와 같이 접지될 수 있다.
실시예에 따르면, 제1 MOSFET(210)은 제1 저항기(206)를 통해, 제1 MOSFET(210)의 제1 게이트 단자(210A)에서 입력 공급 전압(Vin)을 수신하도록 구성될 수 있다. 제1 MOSFET(210)은 도 1a에서 설명된 바와 같이, 입력 공급 전압(Vin)에 있어서의 변화에 기초하여, 제1 출력 단자(212)에서 제1 일정한 출력 전압을 제공하도록 추가로 구성될 수 있다. 제2 MOSFET(216)은 제2 MOSFET(216)의 제2 게이트 단자(216A)에서 제1 일정한 출력 전압을 수신하도록 구성될 수 있다. 제2 MOSFET(216)은 네거티브 피드백을 제공하도록 추가로 구성될 수 있고, 네거티브 피드백 증폭기로서 기능하거나 동작한다. 제2 MOSFET(216)에 의해 제공된 네거티브 피드백은 제2 전압 레귤레이터 회로(220)의 제2 출력 단자(218)에서의 출력의 안정성을 개선시킬 수 있다. 제2 MOSFET(216)은 입력 공급 전압(Vin)에 있어서의 변화에 기초하여, 제2 출력 단자(218)에서 제2 일정한 출력 전압을 제공하도록 추가로 구성될 수 있다. 예를 들어, 입력 단자(204)에서의 입력 공급 전압(Vin)에 있어서의 증가에 기초하여, 제1 전압 레귤레이터 회로(202)는 제1 출력 단자(212) 및 제3 저항기(214)에서 제1 일정한 출력 전압을 제공할 수 있다. 제1 일정한 출력 전압은 제2 MOSFET(216)의 제2 게이트 단자(216A)에서 수신될 수 있다. 제2 게이트 단자(216A)에서 수신된 제1 일정한 출력 전압이 제2 MOSFET(216)의 임계 게이트 전압을 초과하여 증가할 경우에는, 제2 MOSFET(216)이 턴온될 수 있고, 풀-다운 구성에서 동작할 수 있다. 턴온 상태에서, 제2 MOSFET(216)의 제2 드레인 단자(216B) 및 제2 출력 단자(218)에서의 전압 강하(voltage drop)는 실질적으로 일정할 수 있다.
제2 전압 레귤레이터 회로(220)는, 일단 제2 MOSFET(216)이 턴온될 수 있다면, 입력 단자(204)에서의 입력 공급 전압(Vin)에 있어서의 변화(즉, 증가 또는 감소)가 있더라도, 제2 출력 단자(218)에서 제2 일정한 출력 전압을 제공하도록 구성될 수 있다. 제2 출력 단자(218)에서의 출력 전압에 있어서의 변화는, 일단 제2 MOSFET(216)이 턴온된 상태에 있을 수 있다면, 입력 공급 전압(Vin)에 있어서의 변화와 비교하여 최소일 수 있다. 실시예에 따르면, 제3 저항기(214)의 제3 저항의 저항 값은 제2 게이트 단자(216A)가 제2 MOSFET(216)을 턴온하기 위하여 제1 출력 단자(212)로부터 적절한 전압을 수신할 수 있도록 정의될 수 있다. 제1 전압 레귤레이터 회로(202)와 캐스케이딩된 제2 MOSFET(216)은 제1 출력 단자(212)에서의 제1 일정한 출력 전압에 대하여, 제2 출력 단자(218)에서의 제2 일정한 출력 전압의 출력에 의한 추가적인 전압 레귤레이션을 달성하기 위하여 사용될 수 있다.
도 2b는 개시내용의 실시예에 따른, 도 2a의 MOSFET-기반 전압 레귤레이터 회로의 입력 공급 전압에 있어서의 변화들에 기초한 출력 전압에 있어서의 변화들을 예시하는 그래프이다. 도 2b는 도 2a로부터의 엘리먼트들과 함께 설명된다. 도 2b를 참조하면, 제2 그래프(200)가 도시되어 있다. 제2 그래프(200)는 제2 전압 레귤레이터 회로(220)의 입력 공급 전압(또한, X-축에서 볼트인 Vin으로서 표현됨) 및 출력 전압(Y-축에서 mV)을 표시한다. 출력 전압은 제2 출력 단자(218)에서 출력될 수 있다. 도 2a에서 도시된 입력 공급 전압(Vin) 및 출력 전압 값들은 제2 전압 레귤레이터 회로(220)로부터 결정된 예시적인 실험 또는 시뮬레이션 데이터일 수 있고, 본 개시내용을 제한하는 것으로서 해석되지 않을 수 있다.
제2 그래프(200)로부터, (즉, 입력 단자(104)에서 공급된) 입력 공급 전압(Vin)이 0.8 V로부터 1.0 V로 증가할 때, 제2 전압 레귤레이터 회로(220)의 (즉, 제2 출력 단자(218)에서 출력된) 출력 전압은 (예를 들어) 387.25 mV로부터 388.25 mV로 증가한다는 것이 관찰될 수 있다. 또한, 입력 공급 전압(Vin)이 1.0 V로부터 1.6 V로 증가함에 따라, 제2 전압 레귤레이터 회로(220)는 제2 출력 단자(218)에서의 출력 전압으로서 거의 일정한 출력 전압을 제공할 수 있다는 것이 관찰될 수 있다. 다시 말해서, 입력 공급 전압(Vin)에 있어서의 600 mV(즉, 1.0 V 내지 1.6 V)의 변화에 대하여, 출력 전압에 있어서의 변화는 388.25 mV 내지 387.25 mV 사이에 있다. 다시 말해서, 입력 공급 전압(Vin)에 있어서의 600 mV의 변화에 대하여, 출력 전압에 있어서의 변화는 1.0 mV일 수 있다. 이 때문에, 제2 전압 레귤레이터 회로(220)는 (즉, 입력에 있어서의 300 mV 변화의 범위에서 출력에 있어서의 1.0 mV 변화를 제공하는) 제1 전압 레귤레이터 회로(202) 또는 전압 레귤레이터 회로(102)와 비교하여 2 배 또는 2중 전압 레귤레이션(즉, 입력에 있어서의 600 mV 변화의 범위에서 출력에 있어서의 1.0 mV 변화)을 제공할 수 있다.
도 2c는 개시내용의 실시예에 따른, 도 2a의 MOSFET-기반 전압 레귤레이터 회로의 개략도이다. 도 2c를 참조하면, 도 2a에서 설명된 바와 같은 제2 전압 레귤레이터 회로(220)가 도시되어 있다. 제2 전압 레귤레이터 회로(220)는 제4 저항기(222)(또한, "R4"로서 표현됨)를 더 포함할 수 있다. 제4 저항기(222)는 제3 저항기(214)와 직렬로 접속될 수 있다. 제1 출력 단자(212)는 제4 저항기(222)의 제1 단자(222A)와 접속될 수 있다. 제2 MOSFET(216)의 제2 게이트 단자(216A)는 제4 저항기(222)의 제2 단자(222B) 및 제3 저항기(214)의 제1 단자(214A)에 접속될 수 있다.
제2 MOSFET(216)은 제4 저항기(222)를 통해, 제2 MOSFET(216)의 제2 게이트 단자(216A)에서 제1 일정한 출력 전압을 수신하도록 구성될 수 있다. 제4 저항기(222)의 저항 값은 제2 게이트 단자(216A)가 제2 MOSFET(216)을 턴온하기 위하여 제1 출력 단자(212)로부터 적절한 전압을 수신할 수 있도록 정의될 수 있다. 실시예에 따르면, 도 2c에서의 제4 저항기(222)를 포함하는 제2 전압 레귤레이터 회로(220)의 동작들은 도 2a에서 설명된 바와 같은 제1 전압 레귤레이터 회로(202)와 동일할 수 있고, 제2 전압 레귤레이터 회로(220)의 동작들의 범위에 영향을 주지 않을 수 있다.
도 3은 개시내용의 실시예에 따른, 연산 증폭기와 접속된 도 2a의 예시적인 MOSFET-기반 전압 레귤레이터 회로의 개략도이다. 도 3은 도 1a 및 도 2a로부터의 엘리먼트들과 함께 설명된다. 도 3을 참조하면, 전압 레귤레이터 회로(302)가 도시되어 있다. 전압 레귤레이터 회로(302)는 도 2a의 제2 전압 레귤레이터 회로(220)에 대응할 수 있다. 전압 레귤레이터 회로(302)는 입력 단자(304), 제1 저항기(306)(또한, "R1"으로서 표현됨), 제2 저항기(308)(또한, "R2"로서 표현됨), 제1 MOSFET(310)(또한, "Q1"으로서 표현됨), 제1 출력 단자(312), 제3 저항기(314)(또한, "R3"으로서 표현됨), 제2 MOSFET(316)(또한, "Q2"로서 표현됨), 및 제2 출력 단자(318)를 포함할 수 있다. 제1 저항기(306), 제2 저항기(308), 제1 MOSFET(310), 제3 저항기(314), 및 제2 MOSFET(316)의 접속들 및 기능성들은 각각 도 2a의 제1 저항기(206), 제2 저항기(208), 및 제1 MOSFET(210), 제3 저항기(214) 및 제2 MOSFET(216)과 유사할 수 있다.
도 3을 참조하면, 연산 증폭기(320), 연산 증폭기(320)의 포지티브 입력 단자(320A), 연산 증폭기(320)의 네거티브 입력 단자(320B), 및 연산 증폭기(320)의 출력 단자(320C)가 추가로 도시되어 있다. 제3 MOSFET(322)(또한, "Q3"으로서 표현됨), 제4 MOSFET(324)(또한, "Q4"로서 표현됨), 제5 저항기(326)(또한, "R5"로서 표현됨), 및 제3 출력 단자(328)가 추가로 도시되어 있다. 전압 레귤레이터 회로(302)는 연산 증폭기(320)와 접속될 수 있다. 전압 레귤레이터 회로(302) 및 연산 증폭기(320)의 조합은 전압 기준 생성 회로 또는 제3 전압 레귤레이터 회로(300)로서 지칭된다. 제3 출력 단자(328)는 전압 기준 생성 회로의 출력 단자일 수 있다.
실시예에 따르면, 전압 레귤레이터 회로(302)는 입력 단자(304)에서 입력 공급 전압(Vin)을 수신하도록 구성될 수 있다. 연산 증폭기(320)의 네거티브 입력 단자(320B)는 전압 레귤레이터 회로(302)의 제2 출력 단자(318)에 접속될 수 있다. 연산 증폭기(320)의 포지티브 입력 단자(320A)는 전압 기준 생성 회로의 제3 출력 단자(328), 제4 MOSFET(324)의 제4 드레인 단자(324B), 및 제5 저항기(326)의 제1 단자(326A)에 접속될 수 있다. 연산 증폭기(320)의 출력 단자(320C)는 제4 MOSFET(324)의 제4 게이트 단자(324A)에 접속될 수 있다.
실시예에 따르면, 제3 MOSFET(322)은 N-형 MOSFET일 수 있고, 제4 MOSFET(324)은 P-형 MOSFET일 수 있다. 제4 MOSFET(324)은 제4 MOSFET(324)의 제4 소스 단자(324C)에서 입력 공급 전압(Vin)을 수신하도록 구성될 수 있다. 실시예에 따르면, 제4 MOSFET(324)은 전압 기준 생성 회로의 전류 미러 회로(current mirror circuit)로서 작동할 수 있다. 실시예에 따르면, 제3 MOSFET(322)의 제3 게이트 단자(322A)는 제5 저항기(326)의 제2 단자(326B) 및 제3 MOSFET(322)의 제3 드레인 단자(322B)에 접속될 수 있다. 제3 MOSFET(322)은 네거티브 피드백을 제공하도록 구성될 수 있고, 네거티브 피드백 증폭기로서 기능하거나 동작한다. 도 3에서 도시된 바와 같이, 제3 MOSFET(322)의 제3 소스 단자(322C)는 접지될 수 있다.
연산 증폭기(320)는 제2 출력 단자(318)에서 수신된 제2 일정한 출력 전압 및 전압 기준 생성 회로(또는 제3 전압 레귤레이터 회로(300))의 제3 출력 단자(328)에서의 전압 기준을 비교하도록 구성될 수 있다. 연산 증폭기(320)는 비교에 기초하여, 제3 출력 단자(328)에서의 전압 기준의 생성을 제어하도록 추가로 구성될 수 있다. 생성된 전압 기준은 입력 공급 전압(Vin)에 있어서의 변화에 기초하여 일정할 수 있다. 예를 들어, 연산 증폭기(320)는 전압 기준의 생성을 제어하도록 구성될 수 있어서, 입력 공급 전압(Vin)이 특정한 범위에 대하여 변화할 때, 제3 출력 단자(328)에서의 생성된 전압 기준은 실질적으로 일정할 수 있다. 제3 출력 단자(328)에서 획득된 전압 기준은 전압 레귤레이터 회로(302) 및 연산 증폭기(320)의 조합인 전압 기준 생성 회로로부터 요구될 수 있는 희망된 전압일 수 있다.
실시예에 따르면, 생성된 전압 기준은 추가로, 전압 기준 생성 회로(또는 제3 전압 레귤레이터 회로(300)) 주위의 온도에 있어서의 변화에 기초하여 일정할 수 있다. 전압 기준 생성 회로는 온도에 있어서의 변화에 대하여 제3 출력 단자(328)에서 일정한 전압 기준을 생성하기 위하여, 연산 증폭기(320) 및 제4 MOSFET(324)(즉, 전류 미러 회로)을 사용할 수 있다. 예를 들어, 전압 기준 생성 회로 주위의 온도가 변화하더라도, 연산 증폭기(320)는 제3 출력 단자(328)에서의 일정한 전압 기준의 생성을 제어할 수 있다. 일부 실시예들에서, 연산 증폭기(320)는 제2 출력 단자(318)에서의 제2 일정한 출력 전압 및 제1 출력 단자(312)에서의 제1 일정한 출력 전압과 비교하여 더 양호한 레귤레이션으로, 제3 출력 단자(328)에서 일정한 전압 기준을 생성하기 위하여 네거티브 피드백을 제공하도록 구성될 수 있다.
일부 실시예들에서, 제3 전압 레귤레이터 회로(300) 또는 전압 기준 생성 회로는 제2 MOSFET(316) 및 제3 저항기(314)의 사용 없이, 오직 하나의 MOSFET-기반 전압 레귤레이터 회로(예를 들어, 도 1a에서 설명된 바와 같은 전압 레귤레이터 회로(102)), 연산 증폭기(320), 제3 MOSFET(322), 제4 MOSFET(324), 및 제5 저항기(326)를 포함할 수 있다. 이러한 경우에, 전압 레귤레이터 회로(302)의 제1 출력 단자(312)는 연산 증폭기(320)의 네거티브 입력 단자(320B)에 직접적으로 접속될 수 있다. 일부 다른 실시예들에서, 복수의 MOSFET들은 전압 레귤레이터 회로(302)의 제2 출력 단자(318)와 캐스케이딩될 수 있다.
도 4a는 개시내용의 실시예에 따른, 도 3의 MOSFET-기반 전압 레귤레이터 회로의 입력 공급 전압에 있어서의 변화들에 기초한 출력 전압에 있어서의 변화들을 예시하는 그래프이다. 도 4a는 도 3으로부터의 엘리먼트들과 함께 설명된다. 도 4a를 참조하면, 제3 그래프(400A)가 도시되어 있다. 제3 그래프(400A)는 제3 전압 레귤레이터 회로(300)의 입력 공급 전압(또한, X-축에서 볼트인 Vin으로서 표현됨) 및 출력 전압(또한, Y-축에서 볼트인 Vout으로서 표현됨)을 표시한다. 출력 전압은 제3 출력 단자(328)에서 출력될 수 있다. 도 4a에서 도시된 입력 공급 전압(Vin) 및 출력 전압 값들은 제3 전압 레귤레이터 회로(300)로부터 결정된 예시적인 실험 또는 시뮬레이션 데이터일 수 있고, 본 개시내용을 제한하는 것으로서 해석되지 않을 수 있다.
제3 그래프(400A)로부터, (즉, 입력 단자(304)에서 공급된) 입력 공급 전압(Vin)이 0.06 V로부터 0.90 V로 증가할 때, 제3 전압 레귤레이터 회로(300)의 (즉, 제3 출력 단자(328)에서 출력된) 출력 전압은 0 V로부터 0.45 V로 증가한다는 것이 관찰될 수 있다. 또한, 입력 공급 전압(Vin)이 0.90 V로부터 1.20 V로 증가함에 따라, 제3 전압 레귤레이터 회로(300)는 제3 출력 단자(328)에서의 출력 전압으로서 거의 일정한 출력 전압(예를 들어, 0.45 V)을 제공할 수 있다는 것이 관찰될 수 있다. 도 4a에서 도시된 바와 같이, 0.09 V로부터 1.20 V로의 입력 공급 전압에 있어서의 변화에 응답하여 출력 전압에 있어서의 0.5 % 변동이 있을 수 있다. 따라서, 제3 전압 레귤레이터 회로(300)는 도 1a 및 도 2a에서 도시된 전압 레귤레이터 회로들과 비교하여 더 양호한 전압 레귤레이션을 제공할 수 있다.
도 4b는 개시내용의 실시예에 따른, 도 3의 MOSFET-기반 전압 레귤레이터 회로 주위의 온도에 있어서의 변화들에 기초한 출력 전압에 있어서의 변화들을 예시하는 그래프이다. 도 4b는 도 3 및 도 4a로부터의 엘리먼트들과 함께 설명된다. 도 4b를 참조하면, 제4 그래프(400B)가 도시되어 있다. 제4 그래프(400B)는 제3 전압 레귤레이터 회로(300)의 온도(X-축에서 섭씨 도(degree Celsius)) 및 출력 전압(또한, Y-축에서 볼트인 Vout으로서 표현됨)을 표시한다. 도 4b에서 도시된 온도 및 출력 전압 값들은 제3 전압 레귤레이터 회로(300)로부터 결정된 예시적인 실험 또는 시뮬레이션 데이터일 수 있고, 본 개시내용을 제한하는 것으로서 해석되지 않을 수 있다.
제4 그래프(400B)로부터, 온도가 섭씨 -40 도로부터 섭씨 120 도로 증가할 때, 제3 전압 레귤레이터 회로(300)의 (즉, 제3 출력 단자(328)에서 출력된) 출력 전압은 0.469 V로부터 0.464 V로 감소하고, 그 다음으로, 0.464 V로부터 0.467 V로 증가한다는 것이 관찰될 수 있다. 다시 말해서, 도 4a로부터, 섭씨 -40 도로부터 섭씨 120 도로의 온도에 있어서의 변화에 기초하여 출력 전압에 있어서의 1.03 % 변동이 있을 수 있다는 것이 관찰될 수 있다. 따라서, 제3 전압 레귤레이터 회로(300)는 도 4b에서의 제4 그래프(400B)에서 도시된 바와 같이, 제3 전압 레귤레이터 회로(300) 주위의 온도에 있어서의 변화에 기초하여 거의 일정한 출력 전압을 출력하도록 구성될 수 있다.
도 5는 개시내용의 실시예에 따른, 입력 공급 전압에 있어서의 변화들 및 온도에 있어서의 변화들에 기초하여 일정한 출력 전류를 제공하기 위한, 연산 증폭기와 접속된 도 2a의 예시적인 MOSFET-기반 전압 레귤레이터 회로의 개략도이다. 도 5는 도 1a, 도 2a, 및 도 3으로부터의 엘리먼트들과 함께 설명된다. 도 5를 참조하면, 도 3의 전압 레귤레이터 회로(302) 또는 도 2a의 제2 전압 레귤레이터 회로(220)에 대응할 수 있는 제2 전압 레귤레이터 회로(502)를 포함하는 제4 전압 레귤레이터 회로(500)가 도시되어 있다. 제2 전압 레귤레이터 회로(502)는 입력 단자(504), 제1 저항기(506)(또한, "R1"으로서 표현됨), 제2 저항기(508)(또한, "R2"로서 표현됨), 제1 MOSFET(510)(또한, "Q1"으로서 표현됨), 제1 출력 단자(512), 제3 저항기(514)(또한, "R3"으로서 표현됨), 제2 MOSFET(516)(또한, "Q2"로서 표현됨), 및 제2 출력 단자(518)를 포함할 수 있다. 제1 저항기(506), 제2 저항기(508), 제1 MOSFET(510), 제3 저항기(514), 및 제2 MOSFET(516)의 접속들 및 기능성들은 각각 도 2a의 제1 저항기(206), 제2 저항기(208), 제1 MOSFET(210), 제3 저항기(214), 및 제2 MOSFET(216)과 유사할 수 있다.
도 5를 참조하면, 연산 증폭기(520), 제3 MOSFET(522)(또한, "Q3"으로서 표현됨), 제4 MOSFET(524)(또한, "Q4"로서 표현됨), 제5 저항기(526)(또한, "R5"로서 표현됨), 제5 MOSFET(528)(또한, "Q5"로서 표현됨), 및 제4 출력 단자(530)가 추가로 도시되어 있다. 연산 증폭기(520), 제3 MOSFET(522), 및 제4 MOSFET(524)의 접속들 및 기능성들은 각각 도 3a의 연산 증폭기(320), 제3 MOSFET(322), 및 제4 MOSFET(324)과 유사할 수 있다. 제2 전압 레귤레이터 회로(502)는 연산 증폭기(520)와 접속될 수 있다. 제4 출력 단자(530)는 제4 전압 레귤레이터 회로(500)의 출력 단자일 수 있다.
도 5에서 도시된 바와 같이, 연산 증폭기(520)의 네거티브 입력 단자(520B)는 제2 전압 레귤레이터 회로(502)의 제2 출력 단자(518)에 접속될 수 있다. 연산 증폭기(520)의 포지티브 입력 단자(520A)는 제4 MOSFET(524)의 제4 드레인 단자(524B) 및 제3 MOSFET(522)의 제3 드레인 단자(522B)에 접속될 수 있다. 연산 증폭기(520)의 출력 단자(520C)는 제4 MOSFET(524)의 제4 게이트 단자(524A) 및 제5 MOSFET(528)의 제5 게이트 단자(528A)에 접속될 수 있다. 제4 전압 레귤레이터 회로(500)의 제4 출력 단자(530)는 도 5에서 도시된 바와 같은 제5 MOSFET(528)의 제5 드레인 단자(528B)에 접속될 수 있다.
실시예에 따르면, 제3 MOSFET(522)은 N-형 MOSFET일 수 있다. 제4 MOSFET(524) 및 제5 MOSFET(528)은 P-형 MOSFET들일 수 있다. 제4 MOSFET(524)은 제4 MOSFET(524)의 제4 소스 단자(524C)에서 입력 공급 전압(Vin)을 수신하도록 구성될 수 있다. 유사하게, 제5 MOSFET(528)은 제5 MOSFET(528)의 제5 소스 단자(528C)에서 입력 공급 전압(Vin)을 수신하도록 구성될 수 있다. 제4 MOSFET(524)은 제4 전압 레귤레이터 회로(500)의 전류 미러 회로로서 기능하거나 동작할 수 있고, 제3 MOSFET(522)은 제5 저항기(526)와 병렬로 접속될 수 있다. 도 5에서 도시된 바와 같이, 제3 MOSFET(522)의 제3 게이트 단자(522A)는 제5 저항기(526)의 제1 단자(526A)와 접속될 수 있다. 제5 저항기(526)의 제2 단자(526B) 및 제3 MOSFET(522)의 소스 단자(522C)는 접지될 수 있다.
실시예에 따르면, 제3 MOSFET(522) 및 제5 저항기(526)의 병렬 접속은 입력 공급 전압(Vin)에 있어서의 변화에 기초하여 일정한 출력 전류를 제공하도록 구성될 수 있다. 일부 실시예들에서, 제3 MOSFET(522) 및 제5 저항기(526)의 병렬 접속은 제4 전압 레귤레이터 회로(500) 주위의 온도에 있어서의 변화에 기초하여 일정한 출력 전류를 제공하도록 추가로 구성될 수 있다. 일정한 출력 전류는 제4 출력 단자(530)에서 제공될 수 있다. 따라서, 제3 MOSFET(522) 및 제5 저항기(526)의 병렬 접속; 및 제4 MOSFET(524)(전류 미러 회로)에 기초하여, 제4 전압 레귤레이터 회로(500)는 도 6a 내지 도 6b에서 도시된 바와 같은 입력 공급 전압(Vin) 및 온도에 있어서의 변화에 관계 없이, 제4 출력 단자(530)에서 일정한 출력 전류를 제공할 수 있다.
도 6a는 개시내용의 실시예에 따른, 도 5의 MOSFET-기반 전압 레귤레이터 회로의 입력 공급 전압에 있어서의 변화들에 기초한 출력 전류에 있어서의 변화들을 예시하는 그래프이다. 도 6a는 도 5로부터의 엘리먼트들과 함께 설명된다. 도 6a를 참조하면, 제5 그래프(600A)가 도시되어 있다. 제5 그래프(600A)는 제4 전압 레귤레이터 회로(500)의 입력 공급 전압(또한, X-축에서 볼트인 Vin으로서 표현됨) 및 출력 전류(또한, Y-축에서 uA인 Iout으로서 표현됨)를 표시한다. 도 6a에서 도시된 입력 공급 전압(Vin) 및 출력 전류 값들은 제4 전압 레귤레이터 회로(500)로부터 결정된 예시적인 실험 또는 시뮬레이션 데이터일 수 있고, 본 개시내용을 제한하는 것으로서 해석되지 않을 수 있다.
제5 그래프(600A)로부터, 입력 공급 전압(Vin)이 0.06 V로부터 0.90 V로 증가할 때, 제4 전압 레귤레이터 회로의 (즉, 제4 출력 단자(530)에서 출력된) 출력 전류는 0 uA로부터 80 uA로 증가한다는 것이 관찰될 수 있다. 또한, 입력 공급 전압(Vin)이 0.90 V로부터 1.20 V로 증가함에 따라, 제4 전압 레귤레이터 회로(500)는 예로서, 약 80 uA인 거의 일정한 출력 전류를 제공할 수 있다는 것이 관찰될 수 있다. 도 6a에서 도시된 바와 같이, 0.90 V로부터 1.20 V로의 입력 공급 전압 Vin에 있어서의 변화에 기초하여 출력 전류에 있어서의 0.68 % 변동이 있을 수 있다. 따라서, 제4 전압 레귤레이터 회로(500)는 제5 그래프(600A)에서 도시된 바와 같이, 입력 공급 전압(Vin)에 있어서의 변화에 응답하여 실질적으로 일정한 출력 전류를 출력하도록 구성될 수 있다.
도 6b는 개시내용의 실시예에 따른, 도 5의 MOSFET-기반 전압 레귤레이터 회로의 온도에 있어서의 변화들에 기초한 출력 전류에 있어서의 변화들을 예시하는 그래프이다. 도 6b는 도 5로부터의 엘리먼트들과 함께 설명된다. 도 6b를 참조하면, 제6 그래프(600B)가 도시되어 있다. 제6 그래프(600B)는 제4 전압 레귤레이터 회로(500)의 온도(X-축에서 섭씨 도) 및 출력 전류(또한, Y-축에서 uA인 Iout으로서 표현됨)를 표시한다. 도 6b에서 도시된 온도 및 출력 전류 값들은 제4 전압 레귤레이터 회로(500)로부터 결정된 예시적인 실험 또는 시뮬레이션 데이터일 수 있고, 본 개시내용을 제한하는 것으로서 해석되지 않을 수 있다.
제6 그래프(600B)로부터, 온도가 섭씨 -40 도로부터 섭씨 120 도로 증가함에 따라, (즉, 제4 출력 단자(530)에서 출력된) 출력 전류는 먼저 81.80 uA로부터 81.37 uA로 감소하고, 그 다음으로, 81.37 uA로부터 81.70 uA로 증가한다는 것이 관찰될 수 있다. 다시 말해서, 도 6b로부터, 섭씨 -40 도로부터 섭씨 120 도로의 온도에 있어서의 변화에 기초하여 출력 전류에 있어서의 0.51 % 변동이 있을 수 있다는 것이 관찰될 수 있다. 따라서, 제4 전압 레귤레이터 회로(500)는 제6 그래프(600B)에서 도시된 바와 같이, 온도에 있어서의 변화에 기초하여 거의 일정한 출력 전류를 출력하도록 구성될 수 있다.
도 7a는 개시내용의 실시예에 따른, 온도에 있어서의 변화들에 기초하여 일정한 출력 전압을 제공하기 위한 도 2a의 예시적인 MOSFET-기반 전압 레귤레이터 회로의 개략도이다. 도 7a는 도 1a, 도 2a, 도 3, 및 도 5로부터의 엘리먼트들과 함께 설명된다. 도 7a를 참조하면, 도 3의 전압 레귤레이터 회로(302) 또는 도 2a의 제2 전압 레귤레이터 회로(220)에 대응할 수 있는 제2 전압 레귤레이터 회로(702)를 포함하는 제5 전압 레귤레이터 회로(700A)가 도시되어 있다. 제2 전압 레귤레이터 회로(702)는 입력 단자(704), 제1 저항기(706)(또한, "R1"으로서 표현됨), 제2 저항기(708)(또한, "R2"로서 표현됨), 제1 MOSFET(710)(또한, "Q1"으로서 표현됨), 제1 출력 단자(712), 제3 저항기(714)(또한, "R3"으로서 표현됨), 제2 MOSFET(716)(또한, "Q2"로서 표현됨), 및 도 2a, 도 3, 및 도 5와 유사한 제2 출력 단자(718)를 포함할 수 있다. 제2 전압 레귤레이터 회로(702)의 접속들 및 동작들은 도 2a에서 설명된 바와 같은 제2 전압 레귤레이터 회로(220)와 동일할 수 있다.
도 7a를 참조하면, 제3 MOSFET(720)(또한, "Q3"으로서 표현됨), 제4 MOSFET(722)(또한, "Q4"로서 표현됨), 제4 저항기(724)(또한, "RT"로서 표현됨), 및 제3 출력 단자(726)가 추가로 도시되어 있다. 제3 MOSFET(720) 및 제4 MOSFET(722)은 N-형 MOSFET일 수 있다. 제2 전압 레귤레이터 회로(702)의 제2 출력 단자(718)는 제3 MOSFET(720)의 게이트 단자(720A)에 접속될 수 있다. 제3 MOSFET(720)의 소스 단자(720C)는 접지에 결합될 수 있다(즉, 접지됨). 제4 저항기(724)의 제1 단자(724A)는 입력 공급 전압 공급(Vin)을 수신하도록 구성될 수 있다. 제4 MOSFET(722)의 게이트 단자(722A)는 제4 저항기(724)의 제2 단자(724B)와 접속될 수 있다. 제4 MOSFET(722)은 네거티브 피드백을 제공하도록 구성될 수 있다. 제3 출력 단자(726)는 제4 MOSFET(722)의 소스 단자(722C) 및 제3 MOSFET(720)의 드레인 단자(720B)에 접속될 수 있다.
제5 전압 레귤레이터 회로(700A)는 입력 단자(704)에서 입력 공급 전압(Vin)을 수신하고, 도 2a에서 설명된 바와 같은 제1 MOSFET(710) 및 제2 MOSFET(716)의 동작들에 기초하여, 제2 출력 단자(718)에서 일정한 제2 출력 전압을 제공하도록 구성될 수 있다. 제5 전압 레귤레이터 회로(700A)는 제5 전압 레귤레이터 회로(700A) 주위의 온도에 있어서의 변화 및 제4 저항기(724)의 저항 값에 응답하여 제3 출력 단자(726)에서 제3 일정한 출력 전압을 제공하도록 추가로 구성될 수 있다.
도 7b는 개시내용의 실시예에 따른, 도 7a의 MOSFET-기반 전압 레귤레이터 회로의 온도에 있어서의 변화들에 기초한 출력 전압에 있어서의 변화들을 예시하는 그래프이다. 도 7b는 도 7a로부터의 엘리먼트들과 함께 설명된다. 도 7b를 참조하면, 제7 그래프(700B)가 도시되어 있다. 제7 그래프(700B)는 도 7a의 제5 전압 레귤레이터 회로(700A)의 온도(X-축에서 섭씨 도) 및 출력 전압(Y-축에서 mV)을 표시한다. 도 7b에서 도시된 온도 및 출력 전압 값들은 제5 전압 레귤레이터 회로(700A)로부터 결정된 예시적인 실험 또는 시뮬레이션 데이터일 수 있고, 본 개시내용을 제한하는 것으로서 해석되지 않을 수 있다.
제7 그래프(700B)로부터, RT = 0의 저항 값의 경우에, 출력 전압은 온도가 증가함에 따라 감소한다는 것이 관찰될 수 있다. 또한, RT의 저항 값이 정의된 값(즉, RT = 1x)일 경우에, 제5 전압 레귤레이터 회로(700A)가 제5 전압 레귤레이터 회로(700A) 주위의 온도에 있어서의 변화에 기초하여 제3 출력 단자(726)에서 일정한 출력 전압을 제공할 수 있으므로, 출력 전압은 일정할 수 있다는 것이 관찰될 수 있다. 또한, 도 7b에 따르면, RT의 저항 값이 정의된 값보다 2 배(즉, RT = 2x)일 경우에, 출력 전압은 제5 전압 레귤레이터 회로(700A) 주위의 온도에 있어서의 변화에 기초하여 증가할 수 있다는 것이 관찰될 수 있다.
도 8a는 개시내용의 실시예에 따른, 복수의 캐스케이딩된 스테이지들을 포함하는 예시적인 MOSFET-기반 전압 레귤레이터 회로의 개략도이다. 도 8a는 도 1a, 도 2a, 도 3, 및 도 5로부터의 엘리먼트들과 함께 설명된다. 도 8a를 참조하면, 도 1의 전압 레귤레이터 회로(102)와 유사한 전압 레귤레이터 회로(802)를 포함하는 제6 전압 레귤레이터 회로(800A)가 도시되어 있다. 전압 레귤레이터 회로(802)는 입력 단자(804)에서 입력 공급 전압(Vin)을 수신하고, 도 1에서 설명된 바와 같이, 입력 공급 전압(Vin)에 있어서의 변화에 기초하여 제1 일정한 출력 전압을 출력하도록 구성될 수 있다. 전압 레귤레이터 회로(802)는 도 1a에서 설명된 바와 같은 입력 공급 전압(Vin)에 있어서의 300 mV의 변화에 의한 출력 전압으로서의 1 mV의 변동을 달성할 수 있다.
도 8a에 따르면, 전압 레귤레이터 회로(802)의 제1 출력 단자(812)는 제1 회로(814)에 추가로 접속될 수 있다. 제1 회로(814)는 제3 저항기(816)(또한, "R3"으로서 표현됨), 제2 MOSFET(818)(또한, "Q2"로서 표현됨), 및 제2 출력 단자(820)를 포함할 수 있다. 제3 저항기(816)의 제1 단자(816A)는 제1 출력 단자(812)와 접속될 수 있다. 제2 MOSFET(818)의 게이트 단자(818A)는 제1 출력 단자(812) 및 제3 저항기(816)의 제1 단자(816A)와 접속될 수 있다. 제1 회로(814)와 접속된 전압 레귤레이터 회로(802)는 입력 공급 전압(Vin)에 있어서의 변화에 기초하여, 제2 출력 단자(820)에서 제2 일정한 출력 전압을 출력하도록 구성될 수 있다. 전압 레귤레이터 회로(802) 및 제1 회로(814)의 조합은 도 2a에서 설명된 제2 전압 레귤레이터 회로(220)와 유사하다. 조합은 제2 출력 단자(820)에서 제2 일정한 출력 전압을 제공할 수 있다. 제2 일정한 출력 전압은 도 2b에서 설명된 바와 같이, 600 mV의 범위에서의 입력 공급 전압에 있어서의 변화에 기초하여 1 mV만큼 변동될 수 있다. 따라서, 제2 일정한 출력 전압은 전압 레귤레이터 회로(802)에 의해 제공된 제1 일정한 출력 전압과 비교하여, 추가적인 레귤레이팅된 전압일 수 있다.
실시예에 따르면, 제1 회로(814)의 제2 출력 단자(820)는 제2 회로(822)에 추가로 접속될 수 있다. 제2 회로(822)는 제4 저항기(824)(또한, "R4"로서 표현됨), 제3 MOSFET(826)(또한, "Q3"으로서 표현됨), 및 제3 출력 단자(828)를 포함할 수 있다. 제4 저항기(824)(또한, "R4"로서 표현됨)의 제1 단자(824A)는 제2 출력 단자(820)와 접속될 수 있다. 제3 MOSFET(826)의 게이트 단자(826A)는 제2 출력 단자(820) 및 제4 저항기(824)의 제1 단자(824A)와 접속될 수 있다. 도 8a에서 도시된 바와 같이, 제1 회로(814)는 접속 및 기능성들의 둘 모두의 측면에서 제2 회로(822)와 유사하다. 제2 회로(822)는 입력 공급 전압(Vin)에 있어서의 변화에 기초하여, 제3 출력 단자(828)에서 제3 일정한 출력 전압을 출력하도록 구성될 수 있다. 제2 회로(822)는 제1 회로(814)와 접속된 전압 레귤레이터 회로(802)에 의해 제공된 전압 레귤레이션과 비교하여, 추가적인 전압 레귤레이션을 달성하기 위하여 사용될 수 있다. 예를 들어, 제1 회로(814) 및 전압 레귤레이터 회로(802)와 캐스케이딩된 제2 회로(822)에 의해 제공된 전압 레귤레이션은 제1 회로(814) 및 전압 레귤레이터 회로(802)의 조합에 의해 제공된 것의 2 배일 수 있다.
실시예에 따르면, 제2 회로(822)는 도 8a에서 도시된 바와 같은 유사한 레귤레이션 회로들 또는 스테이지들과 추가로 캐스케이딩될 수 있다. 각각의 스테이지로, 제6 전압 레귤레이터 회로(800A)는 특정한 범위에 대한 입력 공급 전압에 있어서의 변화에 기초하여 출력 전압 레귤레이션을 증가시킬 수 있다. 예를 들어, 도 8a에서 도시된 N 번째 회로는 전압 레귤레이터 회로(802)에 의해 제공된 제1 일정한 출력 전압과 비교하여, 입력 공급 전압(Vin)에 있어서의 2N 배의 볼트 변동을 위한 일정한 출력 전압을 제공할 수 있다. 따라서, MOSFET-기반 전압 레귤레이터 회로의 수가 클수록, 입력 공급 전압 및 온도에 있어서의 더 폭넓은 범위의 변동을 위한 전압 레귤레이션 또는 일정한 전압 기준의 생성이 더 양호하다.
도 8b는 개시내용의 실시예에 따른, 도 8a의 MOSFET-기반 전압 레귤레이터 회로의 입력 공급 전압에 있어서의 변화들에 기초한 출력 전압에 있어서의 변화들을 예시하는 그래프이다. 도 8b는 도 8a로부터의 엘리먼트들과 함께 설명된다. 도 8b를 참조하면, 제8 그래프(800B)가 도시되어 있다. 제8 그래프(800B)는 도 8a의 제2 회로(822)의 입력 공급 전압(또한, X-축에서 볼트인 Vin으로서 표현됨) 및 출력 전압(Y-축에서 mV)을 표시한다. 출력 전압은 제3 출력 단자(828)에서 출력될 수 있다. 도 8b에서 도시된 입력 공급 전압(Vin) 및 출력 전압 값들은 제2 회로(822)로부터 결정된 예시적인 실험 또는 시뮬레이션 데이터일 수 있고, 본 개시내용을 제한하는 것으로서 해석되지 않을 수 있다.
제8 그래프(800B)로부터, (즉, 입력 단자(804)에서 공급된) 입력 공급 전압(Vin)이 0.8 V로부터 1.0 V로 증가할 때, 제2 회로(822)의 출력 전압은 예를 들어, 343.3 mV로부터 343.8 mV로 증가한다는 것이 관찰될 수 있다. 또한, 입력 공급 전압(Vin)이 1.0 V로부터 1.6 V로 증가함에 따라, 제2 회로(822)는 343.8 mV 내지 343.5 mV 사이에 있는 (제3 일정한 출력 전압으로서의) 거의 일정한 출력 전압을 제공할 수 있다는 것이 관찰될 수 있다. 다시 말해서, 입력 공급 전압(Vin)에 있어서의 600 mV의 변화에 대하여, 제2 회로(822)의 출력 전압에 있어서의 변화는 0.30 mV이다. 이 때문에, 제1 회로(814) 및 제2 회로(822)와 캐스케이딩된 전압 레귤레이터 회로(802)는 제8 그래프(800B)에서 도시된 바와 같이, 특정한 범위에서의 입력 공급 전압(Vin)에 있어서의 변화에 기초하여 거의 일정한 출력 전압을 출력하도록 구성될 수 있다. 도 1b, 도 2b, 및 도 8b에서 도시된 바와 같이, 도 1의 전압 레귤레이터 회로(102)(또는 도 8a의 전압 레귤레이터 회로(802))와 캐스케이딩된 MOSFET 회로들의 수가 증가함에 따라, 입력 공급 전압(Vin)에 있어서의 변화에 기초한 출력 전압에 있어서의 변화가 감소한다. 이 때문에, 개선된 전압 레귤레이션 또는 전압 기준 생성은 도 1의 전압 레귤레이터 회로(102)와 캐스케이딩된 MOSFET 회로들의 수가 증가할 때에 달성될 수 있다.
도 9a, 도 9b, 도 9c, 및 도 9d는 개시내용의 실시예에 따른, P-형 MOSFET-기반 전압 레귤레이터 회로들의 예시적인 개략도들이다. 도 9a를 참조하면, 전압 레귤레이터 회로(902)가 도시되어 있다. 전압 레귤레이터 회로(902)는 입력 단자(904), 제1 MOSFET(906)(또한, "Q1"으로서 표현됨), 제1 저항기(908)(또한, "R1"로서 표현됨), 제2 저항기(910)(또한, "R2"로서 표현됨), 및 제1 출력 단자(912)를 포함할 수 있다.
실시예에 따르면, 제1 MOSFET(906)은 P-형 MOSFET(또는 PMOS)일 수 있다. 제1 MOSFET(906)의 제1 소스 단자(906C)는 입력 단자(904)와 접속될 수 있고, 입력 공급 전압(Vin)을 수신하도록 구성될 수 있다. 제1 MOSFET(906)의 게이트 단자(906A)는 제1 저항기(908)의 제1 단자(908A) 및 제2 저항기(910)의 제2 단자(910B)와 접속될 수 있다. 제1 출력 단자(912)는 제1 MOSFET(906)의 드레인 단자(906B) 및 제2 저항기(910)의 제1 단자(910A)와 접속될 수 있다. 제1 저항기(908)의 제2 단자(908B)는 접지될 수 있다. 실시예에 따르면, 제1 저항기(908)의 저항 값 및 제2 저항기(910)의 저항 값의 비율은 정의될 수 있다. 실시예에서, 제1 저항기(908)의 저항 값 및 제2 저항기(910)의 저항 값은 전압 레귤레이터 회로(902)에서 이용된 MOSFET들의 수, MOSFET(예를 들어, 제1 MOSFET(906))의 채널 길이 및 채널 폭에 기초할 수 있다. 전압 레귤레이터 회로(902)는 제1 MOSFET(906)의 제1 소스 단자(906C)에서 입력 공급 전압(Vin)을 수신하도록 구성될 수 있다. 제1 MOSFET(906)은 풀-업(pull-up) 구성에서 동작하도록 추가로 구성될 수 있고, 도 1a에서의 N-형 MOSFET 전압 레귤레이터 회로에 대하여 상세하게 설명된 바와 같이, 입력 공급 전압(Vin)에 있어서의 변화에 기초하여 제1 출력 단자(912)에서 제1 일정한 출력 전압 또는 레귤레이팅된 출력 전압을 제공할 수 있다.
도 9b를 참조하면, 제1 회로(914)와 접속된 전압 레귤레이터 회로(902)가 도시되어 있다. 제1 회로(914)는 제2 MOSFET(916)(또한, "Q2"로서 표현됨), 제3 저항기(918), 및 제2 출력 단자(920)를 포함할 수 있다. 제2 MOSFET(916)은 P-형 MOSFET일 수 있다. 제2 MOSFET(916)의 소스 단자(916C)는 입력 공급 전압(Vin)을 수신하도록 구성될 수 있다. 제2 MOSFET(916)의 게이트 단자(916A)는 전압 레귤레이터 회로(902)의 제1 출력 단자(912) 및 제3 저항기(918)의 제2 단자(918B)와 접속될 수 있다. 제2 출력 단자(920)는 제2 MOSFET(916)의 드레인 단자(916B) 및 제3 저항기(918)의 제1 단자(918A)와 접속될 수 있다. 제2 MOSFET(916)은 게이트 단자(916A)에서, 제1 출력 단자(912)로부터 제1 일정한 출력 전압을 수신하도록 구성될 수 있다. 실시예에 따르면, 제2 MOSFET(916)은 풀-업 구성에서 동작하도록 추가로 구성될 수 있고, 입력 공급 전압(Vin)에 있어서의 변화에 기초하여 제2 출력 단자(920)에서 제2 일정한 출력 전압을 제공할 수 있다. 전압 레귤레이터 회로(902)는 도 2a에서의 N-형 MOSFET-기반 제2 전압 레귤레이터 회로(220)에 대하여 상세하게 설명된 바와 같이, 전압 레귤레이터 회로(902)에 의해 제공된 제1 일정한 출력 전압과 비교하여, 입력 공급 전압(Vin)에 있어서의 변화에 대한 추가적인 전압 레귤레이션을 달성하기 위하여 제1 회로(914)와 캐스케이딩될 수 있다.
도 9c를 참조하면, 제1 회로(914) 및 제2 회로(922)와 캐스케이딩된 전압 레귤레이터 회로(902)가 도시되어 있다. 제2 회로(922)는 제3 MOSFET(924)(또한, "Q3"으로서 표현됨), 제4 저항기(926)(또한, "R4"로서 표현됨), 및 제3 출력 단자(928)를 포함할 수 있다. 제3 MOSFET(924)은 P-형 MOSFET일 수 있다. 제3 MOSFET(924)의 소스 단자(924C)는 입력 공급 전압(Vin)을 수신하도록 구성될 수 있다. 제3 MOSFET(924)의 게이트 단자(924A)는 제1 회로(914)의 제2 출력 단자(920) 및 제4 저항기(926)의 제2 단자(926B)와 접속될 수 있다. 제3 출력 단자(928)는 제3 MOSFET(924)의 드레인 단자(924B) 및 제4 저항기(926)의 제1 단자(926A)와 접속될 수 있다. 제3 MOSFET(924)은 제2 출력 단자(920)로부터 제2 일정한 출력 전압을 수신하고, 풀-업 구성에서 동작하고, 입력 공급 전압(Vin)에 있어서의 변화에 기초하여 제3 출력 단자(928)에서 제3 일정한 출력 전압을 제공하도록 구성될 수 있다. 전압 레귤레이터 회로(902)는 제1 회로(914)와 캐스케이딩된 전압 레귤레이터 회로(902)의 조합에 의해 제공된 출력 전압과 비교하여, 입력 공급 전압에 있어서의 변화에 대한 추가적인 전압 레귤레이션을 달성하기 위하여 제1 회로(914) 및 제2 회로(922)와 캐스케이딩될 수 있다.
도 9d를 참조하면, 다수의 P-형 MOSFET-기반 전압 레귤레이터 회로들이 도 8a에서 설명된 N-형 MOSFET-기반 캐스케이딩된 전압 레귤레이터 회로들과 유사하게 캐스케이딩되는 전압 레귤레이터 회로(900)가 도시되어 있다. 출력 전압의 전압 레귤레이션은 도 9d에서 도시된 캐스케이딩된 전압 레귤레이터 회로의 각각의 스테이지에서의 입력 공급 전압(Vin)에 있어서의 변화와 함께 증가한다.
도 10은 개시내용의 실시예에 따른, MOSFET-기반 전압 레귤레이터 회로의 예시적인 동작들을 예시하는 플로우차트이다. 도 10은 도 1a, 도 1b, 도 2a, 도 2b, 도 2c, 도 3, 도 4a, 도 4b, 도 5, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 9c, 및 도 9d로부터의 엘리먼트들과 함께 설명된다. 도 10을 참조하면, 플로우차트(1000)가 도시되어 있다. 플로우차트의 동작들은 전압 레귤레이터 회로(102)에 의해 실행될 수 있다. 동작들은 1002에서 시작될 수 있고, 1004로 진행할 수 있다.
1004에서, 입력 공급 전압(Vin)은 제1 저항기(106)를 통해, 제1 MOSFET(110)의 제1 게이트 단자(110A)에서 수신될 수 있다. 제1 MOSFET(110)은 제1 MOSFET(110)의 제1 게이트 단자(110A)에서 입력 공급 전압(Vin)을 수신하도록 구성될 수 있다. 제1 MOSFET(110)은 N-형 MOSFET일 수 있다. 전압 레귤레이터 회로(102)의 접속들은 예를 들어, 도 1a에서 도시되고 설명된다.
1006에서, 제1 일정한 출력 전압은 입력 공급 전압(Vin)에 있어서의 변화에 기초하여 제1 출력 단자(112)에서 제공될 수 있다. 제1 MOSFET(110)은 제1 출력 단자(112)에서 제1 일정한 출력 전압을 제공하도록 구성될 수 있다. 제1 일정한 출력 전압을 제공하기 위한 제1 MOSFET(110)의 동작들은 예를 들어, 도 1a 및 도 1b에서 설명된다.
1008에서, 제1 일정한 출력 전압은 제2 MOSFET(216)의 제2 게이트 단자(216A)에서 수신될 수 있다. 제2 MOSFET(216)은 제2 MOSFET(216)의 제2 게이트 단자(216A)에서 제1 일정한 출력 전압을 수신하도록 구성될 수 있다. 제2 MOSFET(216)은 N-형 MOSFET일 수 있다. 제2 MOSFET(216)을 포함하는 전압 레귤레이터 회로(102)는 도 2a의 제2 전압 레귤레이터 회로(220)에 대응할 수 있다. 제2 전압 레귤레이터 회로(220)의 접속들 및 동작들은 예를 들어, 도 2a에서 도시되고 설명된다.
1010에서, 제2 일정한 출력 전압은 입력 공급 전압(Vin)에 있어서의 변화에 기초하여 제2 출력 단자(218)에서 제공될 수 있다. 제2 MOSFET(216)은 제2 출력 단자(218)에서 제2 일정한 출력 전압을 제공하도록 구성될 수 있다. 제2 일정한 출력 전압을 제공하기 위한 제2 MOSFET(216)의 동작들은 예를 들어, 도 2a 및 도 2b에서 설명된다. 2 개의 MOSFET들의 이용으로 달성된 전압 레귤레이션은 단일 MOSFET의 이용으로 달성된 전압 레귤레이션과 비교하여, 개선된 전압 레귤레이션일 수 있다. 제어는 종료로 전달될 수 있다.
개시내용의 예시적인 양태들은 제1 저항기(106)(또한, "R1"으로서 표현됨), 제2 저항기(108)(또한, "R2"로서 표현됨), 및 제1 금속 옥사이드 반도체 전계 효과 트랜지스터(MOSFET)(110)(또한, "Q1"으로서 표현됨)를 포함하는 전압 레귤레이터 회로(102)를 포함할 수 있다. 제1 MOSFET(110)의 제1 게이트 단자는 제1 저항기(106)의 제2 단자 및 제2 저항기(108)의 제1 단자에 접속될 수 있다. 제1 MOSFET(110)의 제1 드레인 단자는 제2 저항기(108)의 제2 단자 및 전압 레귤레이터 회로(102)의 제1 출력 단자(112)에 접속될 수 있다. 제1 MOSFET(110)은 제1 저항기(106)를 통해, 제1 MOSFET(110)의 제1 게이트 단자에서 입력 공급 전압을 수신하도록 구성될 수 있다. 제1 MOSFET(110)은 입력 공급 전압에 있어서의 변화에 기초하여, 제1 출력 단자(112)에서 제1 일정한 출력 전압을 제공하도록 추가로 구성될 수 있다.
실시예에 따르면, 제1 MOSFET(110)은 N-형 MOSFET일 수 있다. 제1 MOSFET(110)은 네거티브 피드백을 제공하도록 추가로 구성될 수 있다. 제1 저항기(106)의 저항 값 및 제2 저항기(108)의 저항 값의 비율은 정의될 수 있다. 제1 MOSFET(110)은 정의된 비율에 기초하여 제1 게이트 단자에서 입력 공급 전압을 수신하도록 추가로 구성될 수 있다. 실시예에 따르면, 전압 레귤레이터 회로(102)는 제2 MOSFET(216)(또한, "Q2"로서 표현됨) 및 제3 저항기(214)(또한, "R3"으로서 표현됨)를 더 포함할 수 있다. 제2 MOSFET(216)의 제2 게이트 단자는 제1 MOSFET(110)의 제1 출력 단자 및 제3 저항기(214)의 제1 단자에 접속될 수 있다. 제2 MOSFET(216)의 제2 드레인 단자는 제3 저항기(214)의 제2 단자 및 제2 출력 단자(218)에 접속될 수 있다. 제1 MOSFET(110)의 제1 소스 단자 및 제2 MOSFET(216)의 제2 소스 단자는 접지될 수 있다. 제2 MOSFET(216)은 N-형 MOSFET일 수 있다. 제2 MOSFET(216)은 제2 MOSFET(216)의 제2 게이트 단자에서 제1 일정한 출력 전압을 수신하도록 구성될 수 있다. 제2 MOSFET(216)은 입력 공급 전압에 있어서의 변화에 기초하여, 제2 출력 단자(218)에서 제2 일정한 출력 전압을 제공하도록 추가로 구성될 수 있다. 전압 레귤레이터 회로(102)는 제1 출력 단자(212)와 제3 저항기(214)의 제1 단자 사이에서 접속된 제4 저항기(222)를 더 포함할 수 있다.
실시예에 따르면, 전압 레귤레이터 회로(102)는 연산 증폭기(320)와 같은 연산 증폭기, 제3 MOSFET(322)(또한, "Q3"으로서 표현됨), 제4 MOSFET(324)(또한, "Q4"로서 표현됨), 및 (도 3에서의 제4 저항기(326)와 같은) 제5 저항기를 더 포함할 수 있다. 연산 증폭기(320)의 네거티브 입력 단자는 전압 레귤레이터 회로(102)의 제2 출력 단자에 접속될 수 있다. 연산 증폭기(320)의 출력 단자는 제4 MOSFET(324)의 제4 게이트 단자에 접속될 수 있다. 연산 증폭기(320)의 포지티브 입력 단자는 전압 레귤레이터 회로(102)의 제3 출력 단자, 제4 MOSFET(324)의 제4 드레인 단자, 및 제5 저항기의 제1 단자에 접속될 수 있다. 제3 MOSFET(322)은 N-형 MOSFET일 수 있고, 제4 MOSFET(324)은 제4 MOSFET(324)의 제4 소스 단자에서 입력 공급 전압을 수신하도록 구성된 P-형 MOSFET일 수 있다. 제3 MOSFET(322)의 제3 게이트 단자는 제5 저항기의 제2 단자 및 제3 MOSFET(322)의 제3 드레인 단자에 접속될 수 있다. 제3 MOSFET(322)의 제3 소스 단자는 접지될 수 있다.
연산 증폭기(320)는 제2 출력 단자에서의 제2 일정한 출력 전압 및 전압 레귤레이터 회로(102)의 제3 출력 단자에서의 전압 기준을 비교하도록 구성될 수 있다. 연산 증폭기(320)는 비교에 기초하여, 전압 레귤레이터 회로(102)의 제3 출력 단자에서의 전압 기준의 생성을 제어하도록 추가로 구성될 수 있다. 생성된 전압 기준은 입력 공급 전압에 있어서의 변화에 기초하여 일정할 수 있다. 생성된 전압 기준은 전압 레귤레이터 회로(102) 주위의 온도에 있어서의 변화에 기초하여 일정할 수 있다. 실시예에 따르면, 제3 MOSFET(322) 및 제5 저항기는 병렬로 접속될 수 있다. 제3 MOSFET(322)의 제3 게이트 단자는 전압 레귤레이터 회로의 제3 출력 단자 및 제5 저항기의 제1 단자에 접속될 수 있다. 제3 MOSFET(322)과 제5 저항기 사이의 병렬 접속은 입력 공급 전압 및 전압 레귤레이터 회로(102) 주위의 온도에 있어서의 변화에 기초하여 일정한 출력 전류를 제공하도록 구성될 수 있다.
본 개시내용은 하드웨어, 또는 하드웨어 및 소프트웨어의 조합으로 실현될 수 있다. 본 개시내용은 적어도 하나의 컴퓨터 시스템에서 중앙집중화된 방식으로, 또는 분산된 방식으로 실현될 수 있고, 여기서, 상이한 엘리먼트들은 몇몇 상호접속된 컴퓨터 시스템들에 가로질러서 확산될 수 있다. 본 명세서에서 설명된 방법들을 수행하도록 구비된 컴퓨터 시스템 또는 다른 장치가 적합할 수 있다. 하드웨어 및 소프트웨어의 조합은, 로딩되거나 실행될 때, 본 명세서에서 설명된 방법들을 수행하도록 컴퓨터 시스템을 제어할 수 있는 컴퓨터 프로그램을 갖는 범용 컴퓨터 시스템일 수 있다. 본 개시내용은 다른 기능들을 또한 수행하는 집적 회로의 부분을 포함하는 하드웨어로 실현될 수 있다.
본 개시내용은 또한, 본 명세서에서 설명된 방법들의 구현을 가능하게 하는 모든 특징들을 포함하고, 컴퓨터 시스템에서 로딩될 때, 이 방법들을 수행할 수 있는 컴퓨터 프로그램 제품에서 구체화될 수 있다. 본 맥락에서의 컴퓨터 프로그램은, 정보 프로세싱 능력을 가지는 시스템으로 하여금, 특정한 기능을 직접적으로, 또는 다음: a) 또 다른 언어, 코드, 또는 표기로의 변환; b) 상이한 자료 형태에서의 재현 중의 어느 하나 또는 양자 후에 수행하게 하도록 의도된 명령들의 세트의, 임의의 언어, 코드, 또는 표기로 된 임의의 표현을 의미한다.
본 개시내용은 어떤 실시예들을 참조하여 설명되었지만, 본 개시내용의 범위로부터 이탈하지 않으면서, 다양한 변경들이 행해질 수 있고 등가물들이 대체될 수 있다는 것이 본 기술 분야의 통상의 기술자들에 의해 이해될 것이다. 추가적으로, 그 범위로부터 이탈하지 않으면서, 특정한 상황 또는 자료를 본 개시내용의 교시사항들에 적응시키기 위하여 많은 수정들이 행해질 수 있다. 그러므로, 본 개시내용은 개시된 특정한 실시예에 제한되는 것이 아니라, 본 개시내용은 첨부된 청구항들의 범위 내에 속하는 모든 실시예들을 포함할 것이라는 점이 의도된다.
Claims (23)
- 전압 레귤레이터 회로로서,
제1 저항기;
제2 저항기;
제3 저항기;
제1 금속 옥사이드 반도체 전계 효과 트랜지스터(Metal oxide semiconductor field effect transistor)(MOSFET); 및
제2 MOSFET
을 포함하고,
상기 제1 MOSFET의 제1 게이트 단자는 상기 제1 저항기의 제2 단자 및 상기 제2 저항기의 제1 단자에 접속되고,
상기 제1 MOSFET의 제1 드레인 단자는 상기 제2 저항기의 제2 단자 및 상기 전압 레귤레이터 회로의 제1 출력 단자에 접속되고,
상기 제1 MOSFET은:
상기 제1 저항기를 통해, 상기 제1 MOSFET의 상기 제1 게이트 단자에서 입력 공급 전압을 수신하고,
상기 입력 공급 전압에 있어서의 변화에 기초하여 상기 제1 출력 단자에서 제1 일정한 출력 전압을 제공하도록 구성되며,
상기 제2 MOSFET의 제2 게이트 단자는 상기 제1 MOSFET의 상기 제1 출력 단자 및 상기 제3 저항기의 제1 단자에 접속되고, 그리고
상기 제2 MOSFET의 제2 드레인 단자는 상기 제3 저항기의 제2 단자 및 상기 전압 레귤레이터 회로의 제2 출력 단자에 접속되는, 전압 레귤레이터 회로. - 제1항에 있어서,
상기 제1 MOSFET은 N-형 MOSFET이고, 그리고
상기 제1 MOSFET은 네거티브 피드백을 제공하도록 추가로 구성되는, 전압 레귤레이터 회로. - 제1항에 있어서,
상기 제1 저항기의 저항 값 및 상기 제2 저항기의 저항 값의 비율은 정의되고, 그리고
상기 제1 MOSFET은 상기 정의된 비율에 기초하여 상기 제1 게이트 단자에서 상기 입력 공급 전압을 수신하도록 추가로 구성되는, 전압 레귤레이터 회로. - 삭제
- 제1항에 있어서, 상기 제1 MOSFET의 제1 소스 단자 및 상기 제2 MOSFET의 제2 소스 단자는 접지되는, 전압 레귤레이터 회로.
- 제1항에 있어서, 상기 제2 MOSFET은 N-형 MOSFET이고, 상기 제2 MOSFET은:
상기 제2 MOSFET의 상기 제2 게이트 단자에서 상기 제1 일정한 출력 전압을 수신하고; 그리고
상기 입력 공급 전압에 있어서의 변화에 기초하여 상기 제2 출력 단자에서 제2 일정한 출력 전압을 제공하도록 구성되는, 전압 레귤레이터 회로. - 제1항에 있어서, 상기 제1 출력 단자와 상기 제3 저항기의 상기 제1 단자 사이에서 접속된 제4 저항기를 더 포함하는, 전압 레귤레이터 회로.
- 제1항에 있어서,
연산 증폭기;
제3 MOSFET,
제4 MOSFET, 및
제5 저항기를 더 포함하고,
상기 연산 증폭기의 네거티브 입력 단자는 상기 전압 레귤레이터 회로의 상기 제2 출력 단자에 접속되고,
상기 연산 증폭기의 출력 단자는 상기 제4 MOSFET의 제4 게이트 단자에 접속되고, 그리고
상기 연산 증폭기의 포지티브 입력 단자는 상기 전압 레귤레이터 회로의 제3 출력 단자, 상기 제4 MOSFET의 제4 드레인 단자, 및 상기 제5 저항기의 제1 단자에 접속되는, 전압 레귤레이터 회로. - 제8항에 있어서, 상기 제3 MOSFET은 N-형 MOSFET이고, 상기 제4 MOSFET은 상기 제4 MOSFET의 제4 소스 단자에서 상기 입력 공급 전압을 수신하도록 구성된 P-형 MOSFET인, 전압 레귤레이터 회로.
- 제8항에 있어서,
상기 제3 MOSFET의 제3 게이트 단자는 상기 제5 저항기의 제2 단자 및 상기 제3 MOSFET의 제3 드레인 단자에 접속되고, 그리고
상기 제3 MOSFET의 제3 소스 단자는 접지되는, 전압 레귤레이터 회로. - 제10항에 있어서, 상기 연산 증폭기는:
상기 제2 출력 단자에서의 제2 일정한 출력 전압 및 상기 전압 레귤레이터 회로의 상기 제3 출력 단자에서의 전압 기준을 비교하고; 그리고
상기 비교에 기초하여 상기 전압 레귤레이터 회로의 상기 제3 출력 단자에서의 상기 전압 기준의 생성을 제어하도록 - 상기 생성된 전압 기준은 상기 입력 공급 전압에 있어서의 변화에 기초하여 일정함 - 구성되는, 전압 레귤레이터 회로. - 제11항에 있어서, 상기 생성된 전압 기준은 상기 전압 레귤레이터 회로 주위의 온도에 있어서의 변화에 기초하여 일정한, 전압 레귤레이터 회로.
- 제8항에 있어서, 상기 제3 MOSFET 및 상기 제5 저항기는 병렬로 접속되고, 상기 제3 MOSFET의 제3 게이트 단자는 상기 전압 레귤레이터 회로의 상기 제3 출력 단자 및 상기 제5 저항기의 상기 제1 단자에 접속되는, 전압 레귤레이터 회로.
- 제13항에 있어서, 상기 제3 MOSFET과 상기 제5 저항기 사이의 상기 병렬 접속은 상기 입력 공급 전압 및 상기 전압 레귤레이터 회로 주위의 온도에 있어서의 변화에 기초하여 일정한 출력 전류를 제공하도록 구성되는, 전압 레귤레이터 회로.
- 전압 레귤레이터 회로로서,
제1 저항기;
제2 저항기;
제3 저항기;
제1 금속 옥사이드 반도체 전계 효과 트랜지스터(MOSFET); 및
제2 MOSFET
을 포함하고,
상기 제1 MOSFET의 제1 게이트 단자는 상기 제1 저항기의 제1 단자 및 상기 제2 저항기의 제2 단자에 접속되고,
상기 제1 MOSFET의 제1 드레인 단자는 상기 제2 저항기의 제1 단자 및 상기 전압 레귤레이터 회로의 제1 출력 단자에 접속되고,
상기 제1 MOSFET은:
상기 제1 MOSFET의 제1 소스 단자에서 입력 공급 전압을 수신하고,
상기 입력 공급 전압에 있어서의 변화에 기초하여 상기 제1 출력 단자에서 제1 일정한 출력 전압을 제공하도록 구성되며,
상기 제2 MOSFET의 제2 게이트 단자는 상기 제1 MOSFET의 상기 제1 출력 단자 및 상기 제3 저항기의 제2 단자에 접속되고, 그리고
상기 제2 MOSFET의 제2 드레인 단자는 상기 제3 저항기의 제1 단자 및 상기 전압 레귤레이터 회로의 제2 출력 단자에 접속되는, 전압 레귤레이터 회로. - 제15항에 있어서, 상기 제1 MOSFET은 P-형 MOSFET이고, 상기 제1 저항기의 제2 단자는 접지되는, 전압 레귤레이터 회로.
- 삭제
- 제15항에 있어서, 상기 제2 MOSFET은 P-형 MOSFET이고, 상기 제2 MOSFET은:
상기 제2 MOSFET의 제2 소스 단자에서 상기 입력 공급 전압을 수신하고; 그리고
상기 입력 공급 전압에 있어서의 변화에 기초하여 상기 제2 출력 단자에서 제2 일정한 출력 전압을 제공하도록 구성되는, 전압 레귤레이터 회로. - 전압 기준 생성 회로로서,
전압 레귤레이터 회로 - 상기 전압 레귤레이터 회로는:
제1 저항기,
제2 저항기, 및
제1 금속 옥사이드 반도체 전계 효과 트랜지스터(MOSFET)를 포함하고,
상기 제1 MOSFET의 제1 게이트 단자는 상기 제1 저항기의 제2 단자 및 상기 제2 저항기의 제1 단자에 접속되고, 그리고
상기 제1 MOSFET의 제1 드레인 단자는 상기 제2 저항기의 제2 단자 및 상기 전압 레귤레이터 회로의 제1 출력 단자에 접속되고, 그리고
상기 제1 MOSFET은:
상기 제1 저항기를 통해, 상기 제1 MOSFET의 상기 제1 게이트 단자에서 입력 공급 전압을 수신하고; 그리고
상기 입력 공급 전압에 있어서의 변화에 기초하여 상기 제1 출력 단자에서 제1 일정한 출력 전압을 제공하도록 구성됨 -; 및
연산 증폭기;
제2 MOSFET;
제3 MOSFET; 및
제3 저항기 -
상기 연산 증폭기의 네거티브 입력 단자는 상기 전압 레귤레이터 회로의 상기 제1 출력 단자에 접속되고,
상기 연산 증폭기의 출력 단자는 상기 제3 MOSFET의 제3 게이트 단자에 접속되고, 그리고
상기 연산 증폭기의 포지티브 입력 단자는 상기 전압 기준 생성 회로의 출력 단자, 상기 제3 MOSFET의 제3 드레인 단자, 및 상기 제3 저항기의 제1 단자에 접속됨 -
를 포함하는, 전압 기준 생성 회로. - 제19항에 있어서, 상기 제1 MOSFET 및 상기 제2 MOSFET은 N-형 MOSFET이고, 상기 제3 MOSFET은 상기 제3 MOSFET의 제3 소스 단자에서 상기 입력 공급 전압을 수신하도록 구성된 P-형 MOSFET인, 전압 기준 생성 회로.
- 제19항에 있어서,
상기 제2 MOSFET의 제2 게이트 단자는 상기 제3 저항기의 제2 단자 및 상기 제2 MOSFET의 제2 드레인 단자에 접속되고, 그리고
상기 제2 MOSFET의 제2 소스 단자는 접지되는, 전압 기준 생성 회로. - 제19항에 있어서, 상기 연산 증폭기는:
상기 제1 출력 단자에서의 제1 일정한 출력 전압 및 상기 전압 기준 생성 회로의 상기 출력 단자에서의 전압 기준을 비교하고; 그리고
상기 비교에 기초하여 상기 전압 기준 생성 회로의 상기 출력 단자에서의 상기 전압 기준의 생성을 제어하도록 - 상기 생성된 전압 기준은 상기 입력 공급 전압에 있어서의 변화에 기초하여 일정함 - 구성되는, 전압 기준 생성 회로. - 제22항에 있어서, 상기 생성된 전압 기준은 상기 전압 기준 생성 회로 주위의 온도에 있어서의 변화에 기초하여 일정한, 전압 기준 생성 회로.
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| US20140266140A1 (en) * | 2013-03-13 | 2014-09-18 | Analog Devices Technology | Voltage Generator, a Method of Generating a Voltage and a Power-Up Reset Circuit |
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|---|---|---|---|---|
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| JP2000261265A (ja) * | 1999-03-10 | 2000-09-22 | Toshiba Microelectronics Corp | 帰還型可変利得増幅回路 |
| JP2002099334A (ja) * | 2000-09-26 | 2002-04-05 | Sanyo Electric Co Ltd | 基準電圧発生回路 |
| US20030098740A1 (en) * | 2001-11-28 | 2003-05-29 | Hsieh Tsung Hsuan | MOS-based voltage reference circuit |
| KR100460458B1 (ko) * | 2002-07-26 | 2004-12-08 | 삼성전자주식회사 | 외부 전압 글리치에 안정적인 내부 전압 발생 회로 |
| DE10255582B4 (de) | 2002-11-28 | 2007-09-13 | Texas Instruments Deutschland Gmbh | Spannungsregler mit Einschaltschutzschaltung |
| KR100560942B1 (ko) * | 2004-12-30 | 2006-03-14 | 주식회사 하이닉스반도체 | Ｐｖｔ 변화에 무관하게 안정적으로 동작하는 파워-업검출 회로 및 이를 포함하는 반도체 장치 |
| US7863874B2 (en) * | 2006-09-05 | 2011-01-04 | Atmel Automotive Gmbh | Linear voltage regulator with a transistor in series with the feedback voltage divider |
| JP2008152433A (ja) * | 2006-12-15 | 2008-07-03 | Toshiba Corp | ボルテージレギュレータ |
| KR101090032B1 (ko) | 2010-02-08 | 2011-12-05 | 삼성전기주식회사 | 전원 제어 시스템 및 이를 이용한 전력 증폭 시스템 |
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| US8988949B2 (en) | 2012-10-02 | 2015-03-24 | Taiwan Semiconductor Manufacturing Company Limited | Header circuit for controlling supply voltage of a cell |
| US9525407B2 (en) * | 2013-03-13 | 2016-12-20 | Analog Devices Global | Power monitoring circuit, and a power up reset generator |
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Patent Citations (1)
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