KR102603531B1 - 패턴된 반사패드를 이용한 반도체 소자의 접합을 위한 미세 정렬 시스템 및 방법 - Google Patents

패턴된 반사패드를 이용한 반도체 소자의 접합을 위한 미세 정렬 시스템 및 방법 Download PDF

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Abstract

본 발명은 패턴된 반사패드를 이용한 반도체 소자의 접합을 위한 미세 정렬 시스템 및 방법에 관한 것으로, 웨이퍼가 복수의 제1반사패드와 제1정렬패턴이 형성된 복수의 제2반사패드를 구비하고, 웨이퍼 칩이 제2정렬패턴이 형성된 복수의 제3반사패드를 구비하며, 정렬 판단부가 제1반사패드, 제2반사패드, 및 제3반사패드 중 광원이 마지막으로 도달한 반사패드로부터 반사된 광을 제3반사패드가 형성된 위치별로 측정하여 측정된 각각의 광정보로 웨이퍼 칩의 수평이동 상태, 틀어짐 상태, 및 회전 상태 중 하나를 판단하는 구성으로 웨이퍼와 웨이퍼 칩 간의 정렬 오차를 최소화함에 따라 접촉 저항을 감소시킬 수 있고, 소자 형성에 필요한 면적을 확보 가능하여 생산성을 향상시키며, 정렬을 위한 추가 공정이 불필요하여 비용 및 시간을 절감할 수 있다.

Description

패턴된 반사패드를 이용한 반도체 소자의 접합을 위한 미세 정렬 시스템 및 방법{FINE ALIGNMENT SYSTEM AND METHOD FOR BONDING OF SEMICONDUCTOR DEVICES USING PATTERNED REFLECTORS}
본 발명은 패턴된 반사패드를 이용한 반도체 소자의 접합을 위한 미세 정렬 시스템 및 방법에 관한 것으로, 반사패드로부터 반사된 광원을 이용하여 웨이퍼와 웨이퍼 칩의 미세 정렬을 위한 기술에 관한 것이다.
실리콘 기반의 MOSFET(Metal-Oxide-Semiconductor Field-Effect-Transistors) 반도체 소자의 스케일은 무어의 법칙(Moore's law)을 따르며 개발이 진행되어 왔으며, 무어의 법칙을 지속시키기 위해 소자의 집적 밀도를 높이는 방법으로 모놀리틱 3D 인테그레이션(Monolithic 3D Integration)과 스루 실리콘 비아(Through Silicon via) 공정 기법이 사용되었다.
하지만 집적화가 진행됨에 따라 소자의 집적도는 물리적 한계에 도달하였고 앞서 상술한 공정 기법은 각각의 공정 온도 및 적은 인풋과 아웃풋(Input/output; IO)으로 인한 한계점으로 이종 접합 기술(Heterogeneous integration; HI) 공정 기법이 적용되었다.
하이브리드 본딩(Hybrid bonding) 기술을 이용해 다이일렉트릭-투-다일렉트릭 본딩(Dielectric-to-Dielectric bond)과 구리-투-구리 본딩(Cu-to-Cu Bond)를 저온에서 형성해주어 향상된 IO와 좋은 전기적 성능 및 열화 없이 구현 가능하다.
하이브리드 본딩 공정은 실리콘 웨이퍼 칩을 투과할 수 있는 적외선 광원을 이용하여 웨이퍼 칩을 정렬한다.
적외선 레이저(Interfered Ray laser)를 이용한 기존의 정렬 방식은 실리콘 웨이퍼를 겹쳐 놓은 상태에서 미리 형성해 놓은 얼라인 키에 적외선 레이저를 조사하여 웨이퍼를 정렬하는 방식이다.
그러나, 적외선 레이저를 이용한 웨이퍼 정렬 방식은 1 마이크로 미터(μm)이하의 해상도에서 정밀한 웨이퍼 정렬을 수행할 수 없는 문제가 있으며, 정렬을 수행하더라도 미세 정렬의 오차로 인해 발생하는 미스 얼라인(Mis-alignment)로 접합된 단자의 접촉저항(Contact resistance)이 높아지는 문제가 있다.
또한, 적외선 레이저는 실리콘 이외의 물질로 제작된 웨이퍼에서는 사용이 불가능하여 다양한 웨이퍼 공정에 대한 광범위 호환성이 현격히 감소하는 문제가 있다.
따라서, 이를 해결하기 위한 웨이퍼 및 웨이퍼 칩의 미세 정렬을 위한 기술의 개발이 시급하다.
대한민국 등록특허 제10-1573274호(2015.12.01)
본 발명은, 정렬패턴이 형성된 반사패드로부터 반사된 광원 정보로 정렬패턴의 형태에 따라 웨이퍼 및 웨이퍼 칩을 미세 정렬할 수 있는 패턴된 반사패드를 이용한 반도체 소자의 접합을 위한 미세 정렬 시스템 및 방법을 제공할 수 있다.
본 발명의 일 측면에 따른 패턴된 반사패드를 이용한 반도체 소자의 접합을 위한 미세 정렬 시스템은 복수의 제1반사패드와 제1정렬패턴이 형성된 복수의 제2반사패드를 구비하는 웨이퍼; 제2정렬패턴이 형성된 복수의 제3반사패드를 구비하는 웨이퍼 칩; 및 상기 제1반사패드, 제2반사패드, 및 제3반사패드 중 광원이 마지막으로 도달한 반사패드로부터 반사된 광을 상기 제3반사패드가 형성된 위치별로 측정하여 측정된 각각의 광정보로 상기 웨이퍼 칩의 수평이동 상태, 틀어짐 상태, 및 회전 상태 중 하나를 판단하는 정렬 판단부를 포함할 수 있다.
바람직하게는, 상기 제1반사패드 및 제2반사패드는 제3반사패드와 대향하되, 상기 제3반사패드의 양측으로 각각 배치될 수 있다.
바람직하게는, 상기 광원은 상기 제1반사패드, 제3반사패드, 및 제2반사패드를 순방향 및 역방향 중 어느 한 방향에 대하여 순차적으로 도달하도록 조사될 수 있다.
바람직하게는, 상기 제1반사패드, 제2반사패드, 및 제3반사패드는 금속물질로 형성될 수 있다.
바람직하게는, 상기 정렬 판단부는 상기 제1정렬패턴을 기준으로 제2정렬패턴의 위치 변화에 따라 상기 웨이퍼 칩의 정렬 상태를 판단할 수 있다.
바람직하게는, 상기 정렬 판단부는 상기 각 위치의 광정보에서 제2정렬패턴의 위치가 제1정렬패턴보다 서로 다른 대각선 방향으로 상승 및 하강 중 어느 하나이면 상기 웨이퍼 칩을 수평이동 상태로 판단할 수 있다.
바람직하게는, 상기 정렬 판단부는 상기 각 위치의 광정보에서 제2정렬패턴의 위치가 제1정렬패턴보다 상승 및 하강 중 어느 하나이면 상기 웨이퍼 칩을 회전 상태로 판단할 수 있다.
바람직하게는, 상기 정렬 판단부는 상기 각 위치의 광정보에서 제2정렬패턴의 위치가 제1정렬패턴보다 상승 및 하강 중 어느 하나이되, 적어도 두 위치의 광정보에 대한 제2정렬패턴의 상승 및 하강과 나머지 위치의 광정보에 대한 제2정렬패턴의 상승 및 하강이 서로 반대이면 상기 웨이퍼 칩을 틀어짐 상태로 판단할 수 있다.
바람직하게는, 상기 정렬 판단부로부터 판단된 정렬 상태에 따라 상기 웨이퍼 칩을 정렬하는 미세 정렬부를 더 포함할 수 있다.
바람직하게는, 상기 정렬된 웨이퍼 및 웨이퍼 칩을 본딩하는 칩 본딩부를 더 포함할 수 있다.
본 발명의 다른 측면에 따른 패턴된 반사패드를 이용한 반도체 소자의 접합을 위한 미세 정렬 방법은 복수의 제1반사패드와 제1정렬패턴이 형성된 복수의 제2반사패드를 구비하는 웨이퍼 및 제2정렬패턴이 형성된 복수의 제3반사패드를 구비하는 웨이퍼 칩이 서로 대향하도록 구비하여 상기 제3반사패드 양측으로 제1반사패드와 제2반사패드가 각각 배치되는 배치 단계; 상기 제3반사패드가 형성된 각 위치에서 상기 제1반사패드, 제3반사패드, 및 제2반사패드를 순차적으로 도달하도록 광원이 각각 조사되는 광원 조사 단계; 상기 위치별 마지막 반사패드로부터 반사된 광을 측정하여 각 위치에 따른 광정보가 생성되는 광 측정 단계; 상기 생성된 각각의 광정보에서 제1정렬패턴을 기준으로 제2정렬패턴의 위치 변화에 따라 상기 웨이퍼 칩의 수평이동 상태, 틀어짐 상태, 및 회전 상태 중 하나가 판단되는 정렬 판단 단계; 상기 판단된 정렬 상태에 따라 상기 웨이퍼 칩이 정렬되는 미세 정렬 단계; 및 상기 정렬된 웨이퍼 및 웨이퍼 칩이 본딩되는 칩 본딩 단계를 포함할 수 있다.
본 발명에 따르면, 웨이퍼와 웨이퍼 칩 간의 정렬 오차를 최소화함에 따라 접촉 저항을 감소시킬 수 있고, 소자 형성에 필요한 면적을 확보 가능하여 생산성을 향상시키며, 정렬을 위한 추가 공정이 불필요하여 비용 및 시간을 절감할 수 있다.
도 1은 일 실시예에 따른 미세 정렬 시스템의 구성도이다.
도 2는 일 실시예에 따른 반사패드를 나타낸 모식도이다.
도 3은 일 실시예에 따른 광원의 입사방법을 나타낸 모식도이다.
도 4는 일 실시예에 따른 웨이퍼와 웨이퍼 칩에 형성된 반사패드를 나타낸 모식도이다.
도 5는 일 실시예에 따른 광원의 조사 방향을 나타낸 모식도이다.
도 6은 일 실시예에 따른 웨이퍼 칩의 정렬 상태를 나타낸 모식도이다.
도 7은 일 실시예에 따른 정렬패턴을 나타낸 모식도이다.
도 8은 일 실시예에 따른 웨이퍼와 웨이퍼 칩이 정렬된 상태를 나타낸 도이다.
도 9는 일 실시예에 따른 웨이퍼 칩의 회전 상태를 나타낸 도이다.
도 10은 일 실시예에 따른 웨이퍼 칩의 틀어짐 상태를 나타낸 도이다.
도 11은 일 실시예에 따른 웨이퍼 칩의 수평이동 상태를 나타낸 도이다.
도 12는 일 실시예에 따른 웨이퍼 칩의 회전 상태 및 수평이동 상태를 나타낸 도이다.
도 13은 일 실시예에 따른 웨이퍼 칩의 회전 상태 및 틀어짐 상태를 나타낸 도이다.
도 14는 일 실시예에 따른 웨이퍼 칩의 틀어짐 상태 및 수평이동 상태를 나타낸 도이다.
도 15는 일 실시예에 따른 웨이퍼 칩의 회전 상태, 틀어짐 상태, 및 수평이동 상태를 나타낸 도이다.
도 16은 일 실시예에 따른 미세 정렬 방법을 나타낸 순서도이다.
이하에서는 본 발명에 따른 패턴된 반사패드를 이용한 반도체 소자의 접합을 위한 미세 정렬 시스템 및 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이러한 과정에서 도면에 도시된 선들의 두께나 구성요소의 크기 등은 설명의 명료성과 편의상 과장되게 도시되어 있을 수 있다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 운용자의 의도 또는 관례에 따라 달라질 수 있다. 그러므로, 이러한 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명의 목적 및 효과는 하기의 설명에 의해서 자연스럽게 이해되거나 보다 분명해질 수 있으며, 하기의 기재만으로 본 발명의 목적 및 효과가 제한되는 것은 아니다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다.
도 1은 일 실시예에 따른 미세 정렬 시스템의 구성도이다.
도 1에서 나타낸 바와 같이, 일 실시예에 따른 미세 정렬 시스템은 웨이퍼(100), 웨이퍼 칩(300), 및 정렬 판단부(500)를 포함할 수 있다.
웨이퍼(100)는 복수의 제1반사패드(10)와 제1정렬패턴(21)이 형성된 복수의 제2반사패드(20)를 구비할 수 있다.
웨이퍼 칩(300)은 제2정렬패턴(31)이 형성된 복수의 제3반사패드(30)를 구비할 수 있다.
정렬 판단부(500)는 상기 제1반사패드(10), 제2반사패드(20), 및 제3반사패드(30) 중 광원이 마지막으로 도달한 반사패드로부터 반사된 광을 상기 제3반사패드(30)가 형성된 위치별로 측정하여 측정된 각각의 광정보로 상기 웨이퍼 칩(300)의 수평이동 상태, 틀어짐 상태, 및 회전 상태 중 하나를 판단할 수 있다.
여기서, 상기 제1반사패드, 제2반사패드, 및 제3반사패드는 금속물질로 이루어질 수 있다. 이때, 반사패드 및 정렬패턴은 공정 중 미리 설계된 마스크를 통해 형성할 수 있다.
정렬 판단부(500)는 상기 제1정렬패턴(21)을 기준으로 제2정렬패턴(31)의 위치 변화에 따라 웨이퍼 칩(300)의 정렬 상태를 판단할 수 있다.
또한, 정렬 판단부(500)는 상기 각 위치의 광정보에서 제2정렬패턴(31)의 위치가 제1정렬패턴(21)보다 서로 다른 대각선 방향으로 상승 및 하강 중 어느 하나이면 상기 웨이퍼 칩(300)을 수평이동 상태로 판단할 수 있다.
또한, 정렬 판단부(500)는 상기 각 위치의 광정보에서 제2정렬패턴(31)의 위치가 제1정렬패턴(21)보다 상승 및 하강 중 어느 하나이면 상기 웨이퍼 칩(300)을 회전 상태로 판단할 수 있다.
또한, 정렬 판단부(500)는 상기 각 위치의 광정보에서 제2정렬패턴(31)의 위치가 제1정렬패턴(21)보다 상승 및 하강 중 어느 하나이되, 적어도 두 위치의 광정보에 대한 제2정렬패턴(31)의 상승 및 하강과 나머지 위치의 광정보에 대한 제2정렬패턴(31)의 상승 및 하강이 서로 반대이면 상기 웨이퍼 칩(300)을 틀어짐 상태로 판단할 수 있다.
여기서, 상기 제1반사패드 및 제2반사패드는 제3반사패드와 대향하되, 상기 제3반사패드의 양측으로 각각 배치될 수 있다.
상기 광원은 상기 제1반사패드, 제3반사패드, 및 제2반사패드를 순방향 및 역방향 중 어느 한 방향에 대하여 순차적으로 도달하도록 조사될 수 있다.
여기서, 정렬 판단부(500)로부터 판단된 정렬 상태에 따라 상기 웨이퍼 칩(300)을 정렬하는 미세 정렬부를 더 포함할 수 있고, 정렬된 웨이퍼(100) 및 웨이퍼 칩(300)을 본딩하는 칩 본딩부를 더 포함할 수 있다.
도 2는 일 실시예에 따른 반사패드를 나타낸 모식도이다.
도 2에서 나타낸 바와 같이, 일 실시예에 따른 반사패드는 제1반사패드(10), 제2반사패드(20), 및 제3반사패드(30)로 구성될 수 있다. 제1반사패드(10)는 무패턴이고, 제2반사패드(20)는 제1정렬패턴(21)이 형성되며, 제3반사패드(30)는 제2정렬패턴(31)이 형성될 수 있다. 반사패드들은 광원을 반사하되, 제1정렬패턴(21)과 제2정렬패턴(31)으로 인해 반사패드로부터 반사되는 광정보가 달라질 수 있다.
여기서, 제1정렬패턴(21)과 제2정렬패턴(31)은 정렬을 위한 패턴이 서로 다른 형태로 구비될 수 있으나, 반드시 서로 다른 형태의 패턴으로 형성되는 것은 아니며, 같은 패턴으로 형성될 수 있다. 제1정렬패턴(21)과 제2정렬패턴(31)의 형태는 한정하지 아니한다.
도 3은 일 실시예에 따른 광원의 입사방법을 나타낸 모식도이다.
도 3에서 나타낸 바와 같이, 일 실시예에 따른 광원의 입사 방법은 제1반사패드(10) 및 제2반사패드(20) 중 어느 하나에 광원이 조사되어 웨이퍼(100)의 제1반사패드(10), 웨이퍼 칩(300)의 제3반사패드(30), 및 웨이퍼(100)의 제2반사패드(20)를 순서로 광원이 조사되거나 제2반사패드(20), 제3반사패드(30), 및 제1반사패드(10) 순서로 광원이 조사될 수 있다.
즉, 웨이퍼(100)의 반사패드에 형성된 제1정렬패턴(21)은 웨이퍼 칩(300)의 정렬 상태를 판단하는 기준이 되며, 기준이 되는 패턴 방향으로 광원이 처음 도달하거나 마지막으로 도달할 수 있다.
여기서, 일 실시예에 따른 반도체 소자의 접합을 위한 정렬 시스템은 광원을 조사하는 광원 조사부 및 조사된 광원을 측정하는 광원 측정부를 포함할 수 있다.
도 4는 일 실시예에 따른 웨이퍼와 웨이퍼 칩에 형성된 반사패드를 나타낸 모식도이다.
도 4에서 나타낸 바와 같이, 웨이퍼(100)와 웨이퍼 칩(300)에 형성된 반사패드에서 제1반사패드(10)와 제2반사패드(20)는 웨이퍼(100)에 형성될 수 있고, 제3반사패드(30)는 웨이퍼 칩(300)에 형성될 수 있으며, 각각의 제1반사패드(10), 제2반사패드(20), 및 제3반사패드(30)는 복수개 구비될 수 있다. 여기서, 제1반사패드(10)와 제2반사패드(20)는 웨이퍼 칩(300)이 정렬할 위치에서 외측으로 형성될 수 있으며, 제3반사패드(30)는 웨이퍼 칩(300)의 각 꼭지점 부분에 형성될 수 있다.
즉, 일 실시예에 따른 제1반사패드(10) 및 제2반사패드(20)는 웨이퍼 칩(300)의 정렬위치 외측에 각각 형성되고, 제3반사패드(30)는 상기 웨이퍼 칩(300)의 각 꼭지점 부분에 형성되어 상기 웨이퍼 칩(300)이 정렬위치에서 제3반사패드(30) 양측으로 제1반사패드(10)와 제2반사패드(20)가 각각 대향배치될 수 있다.
이때, 일 실시예에 따른 제3반사패드는 웨이퍼 칩의 각 꼭지점에 형성될 수 있으나, 제3반사패드가 반드시 상술한 웨이퍼 칩의 각 꼭지점 부분에 한정하여 형성되는 것은 아니다. 단, 일 실시예에 따른 정렬 시스템을 설명하기 위해 웨이퍼 칩의 각 꼭지점 부분에 형성된 제3반사패드로 설명하도록 한다.
도 5는 일 실시예에 따른 광원의 조사 방향을 나타낸 모식도이다.
도 5에서 나타낸 바와 같이, 일 실시예에 따른 광원의 조사 방향은 웨이퍼(100)와 웨이퍼 칩(300)이 대향되어 광원이 제1반사패드(10) 및 제2반사패드(20) 중 어느 하나에 조사되어 제1반사패드(10), 제3반사패드(30), 및 제2반사패드(20) 순서로 조사되거나 제2반사패드(20), 제3반사패드(30), 및 제1반사패드(10) 순서로 조사될 수 있고, 광원은 웨이퍼 칩(300)의 제3반사패드(30)가 형성된 위치별로 조사될 수 있다.
더욱 상세하게는, 웨이퍼 칩(300)의 각 꼭지점에 구비된 제3반사패드(30)에서 광원을 제1반사패드(10), 제3반사패드(30), 및 제2반사패드(20) 방향 또는 제2반사패드(20), 제3반사패드(30), 및 제1반사패드(10) 방향으로 조사하여 웨이퍼 칩(300)의 중심을 기준으로 하여 웨이퍼 칩(300)과 각 꼭지점을 잇는 선에 직교하는 방향으로 조사될 수 있다. 여기서, 각 꼭지점에서 조사되는 광원의 조사 방향은 서로 다를 수 있다.
이때, 일 실시예에 따른 수평이동 상태, 회전 상태, 틀어짐 상태를 이해하기 쉽게 설명하기 위해 각 방향에 대하여 제1방향 광정보(40), 제2방향 광정보(50), 제3방향 광정보(60), 제4방향 광정보(70)로 나타낼 수 있다.
도 6은 일 실시예에 따른 웨이퍼 칩(300)의 정렬 상태를 나타낸 모식도이다.
도 6에서 나타낸 바와 같이, 일 실시예에 따른 웨이퍼 칩(300)의 정렬 상태는 수평이동 상태, 회전 상태, 및 틀어짐 상태가 있으며, 정렬 판단부(500)에서 제1정렬패턴(21)과 제2정렬패턴(31)으로 웨이퍼 칩(300)의 정렬 상태를 판단할 수 있다.
도 7은 일 실시예에 따른 정렬패턴을 나타낸 모식도이다.
도 7에서 나타낸 바와 같이, 일 실시예에 따른 정렬패턴은 제1정렬패턴(21)과 제2정렬패턴(31)이 서로 다르게 설정될 수 있다.
도 8 내지 도 15는 광원이 각 위치에서 제1반사패드(10), 제2반사패드(20), 및 제3반사패드(30)를 거쳐 측정된 각각의 광정보로 제1정렬패턴(21)과 제2정렬패턴(31)의 변화정도에 따른 웨이퍼 칩(300)의 정렬 상태를 나타내는 도이다.
도 8은 일 실시예에 따른 웨이퍼(100)와 웨이퍼 칩(300)이 정렬된 상태를 나타낸 도이다.
도 8에서 나타낸 바와 같이, 일 실시예에 따른 웨이퍼(100)와 웨이퍼 칩(300)의 정렬 상태는 각 위치의 광정보에서 제1정렬패턴(21)과 제2정렬패턴(31)이 나란한 배열형태를 보일 수 있다. 서로 상반된 제1정렬패턴(21)과 제2정렬패턴(31)이 각 위치의 광정보에서 위치변동이 나타나지 아니한 상태로 볼 수 있다.
도 9는 일 실시예에 따른 웨이퍼 칩의 회전 상태를 나타낸 도이다.
도 9에서 나타낸 바와 같이, 일 실시예에 따른 웨이퍼 칩(300)의 회전 상태는 각 위치의 광정보에서 제1정렬패턴(21)을 기준으로 제2정렬패턴(31)이 상승 및 하강 중 어느 하나일 수 있다.
즉, 회전 상태는 제2정렬패턴(31)이 제1방향 광정보(40), 제2방향 광정보(50), 제3방향 광정보(60), 및 제4방향 광정보(70) 각각에서 동일한 상승 또는 하강의 이동변화가 나타날 수 있다.
도 10은 일 실시예에 따른 웨이퍼 칩(300)의 틀어짐 상태를 나타낸 도이다.
도 10에서 나타낸 바와 같이, 일 실시예에 따른 웨이퍼 칩(300)의 틀어짐 상태는 각 위치의 광정보에서 제2정렬패턴(31)의 위치가 제1정렬패턴(21)보다 상승 및 하강 중 어느 하나이되, 적어도 두 위치의 광정보에 대한 제2정렬패턴(31)의 상승 및 하강과 나머지 위치의 광정보에 대한 제2정렬패턴(31)의 상승 및 하강이 서로 반대일 수 있다.
즉, 틀어짐 상태는 제2정렬패턴(31)이 제1방향 광정보(40)와 제2방향 광정보(50)에서 상승이면 제3방향 광정보(60)와 제4방향 광정보(70)에서 하강일 수 있고, 제2정렬패턴(31)이 제1방향 광정보(40)와 제2방향 광정보(50)에서 하강이면 제3방향 광정보(60)와 제4방향 광정보(70)에서 상승의 이동 변화가 나타날 수 있다.
도 11은 일 실시예에 따른 웨이퍼 칩의 수평이동 상태를 나타낸 도이다.
도 11에서 나타낸 바와 같이, 일 실시예에 따른 웨이퍼 칩(300)의 수평이동 상태는 각 위치의 광정보에서 제2정렬패턴(31)의 위치가 제1정렬패턴(21)보다 서로 다른 대각선 방향으로 상승 및 하강 중 어느 하나일 수 있다.
즉, 수평이동 상태는 제2정렬패턴(31)이 제1방향 광정보(40), 제2방향 광정보(50), 제3방향 광정보(60), 및 제4방향 광정보(70) 각각에서 서로 다른 대각선 방향으로 상승 또는 하강의 이동 변화가 나타날 수 있다. 여기서, 서로 다른 대각선 방향은 각각의 제2정렬패턴(31)이 제1방향 광정보(40)에서 좌측 대각선 방향으로 하강이고, 제2방향 광정보(50)에서 우측 대각선 방향으로 하강이며, 제3방향 광정보(60)에서 좌측 대각선 방향으로 상승이고, 제4방향 광정보(70)에서 우측 대각선 방향으로 상승일 수 있다.
도 12 내지 도 15는 웨이퍼 칩(300)의 수평이동 상태, 회전 상태, 틀어짐 상태 중 적어도 두 상태가 동시에 발생한 것을 나타낸 도이다. 적어도 두 상태가 동시에 발생하는 경우 회전 상태, 수평이동 상태, 틀어짐 상태에 대하여 제1방향 광정보(40), 제2방향 광정보(50), 제3방향 광정보(60), 및 제4방향 광정보(70) 각각에서 제2정렬패턴(31)의 변화정도가 각각 다르게 나타날 수 있다.
도 12는 일 실시예에 따른 웨이퍼 칩의 회전 상태 및 수평이동 상태를 나타낸 도이다.
도 12에서 나타낸 바와 같이, 일 실시예에 따른 웨이퍼 칩(300)의 회전 상태 및 수평이동 상태는 앞서 상술한 회전 상태와 수평이동 상태에 대한 제2정렬패턴(31)의 특징이 모두 나타날 수 있으며, 이에 따라 각각의 광정보에서 제2정렬패턴(31)의 위치변화는 회전으로 인한 상승 또는 하강, 수평이동으로 인한 대각선 방향의 상승 또는 하강이 반영되어 나타날 수 있다.
더욱 상세하게는, 제1방향 광정보(40)의 제2정렬패턴(31)은 회전으로 인한 상승과 수평이동으로 인한 좌측 대각선 하강이 반영된 형태의 광정보가 나타날 수 있고, 제2방향 광정보(50)의 제2정렬패턴(31)은 회전으로 인한 상승과 수평이동으로 인한 우측 대각선 하강이 반영된 형태의 광정보가 나타날 수 있으며, 제3방향 광정보(60)의 제2정렬패턴(31)은 회전으로 인한 상승과 수평이동으로 인한 좌측 대각선 상승이 반영된 형태의 광정보가 나타날 수 있으며, 제4방향 광정보(70)의 제2정렬패턴(31)은 회전으로 인한 상승과 수평이동으로 인한 우측 대각선 상승이 반영된 형태의 광정보가 나타날 수 있다.
도 13은 일 실시예에 따른 웨이퍼 칩의 회전 상태 및 틀어짐 상태를 나타낸 도이다.
도 13에서 나타낸 바와 같이, 일 실시예에 따른 웨이퍼 칩(300)의 회전 상태 및 틀어짐 상태는 앞서 상술한 회전 상태와 틀어짐 상태에 대한 제2정렬패턴(31)의 특징이 모두 나타날 수 있으며, 이에 따라 각각의 광정보에서 제2정렬패턴(31)의 위치변화는 회전으로 인한 상승 또는 하강과, 틀어짐으로 인한 상승 또는 하강이 반영되어 나타날 수 있다.
더욱 상세하게는, 제1방향 광정보(40)의 제2정렬패턴(31)은 회전으로 인한 상승과 틀어짐으로 인한 하강이 반영된 형태의 광정보가 나타날 수 있고, 제2방향 광정보(50)의 제2정렬패턴(31)은 회전으로 인한 상승과 틀어짐으로 인한 하강이 반영된 형태의 광정보가 나타날 수 있으며, 제3방향 광정보(60)의 제2정렬패턴(31)은 회전으로 인한 상승과 틀어짐으로 인한 상승이 반영된 형태의 광정보가 나타날 수 있으며, 제4방향 광정보(70)의 제2정렬패턴(31)은 회전으로 인한 상승과 틀어짐으로 인한 상승이 반영된 형태의 광정보가 나타날 수 있다.
도 14는 일 실시예에 따른 웨이퍼 칩(300)의 틀어짐 상태 및 수평이동 상태를 나타낸 도이다.
도 14에서 나타낸 바와 같이, 일 실시예에 따른 웨이퍼 칩(300)의 틀어짐 상태 및 수평이동 상태는 앞서 상술한 틀어짐 상태와 수평이동 상태에 대한 제2정렬패턴(31)의 특징이 모두 나타날 수 있으며, 이에 따라 각각의 광정보에서 제2정렬패턴(31)의 위치변화는 틀어짐으로 인한 상승 또는 하강과, 수평이동으로 인한 대각선 방향의 상승 또는 하강이 반영되어 나타날 수 있다.
더욱 상세하게는, 제1방향 광정보(40)의 제2정렬패턴(31)은 틀어짐으로 인한 하강과 수평이동으로 인한 좌측 대각선 하강이 반영된 형태의 광정보가 나타날 수 있고, 제2방향 광정보(50)의 제2정렬패턴(31)은 틀어짐으로 인한 하강과 수평이동으로 인한 우측 대각선 하강이 반영된 형태의 광정보가 나타날 수 있으며, 제3방향 광정보(60)의 제2정렬패턴(31)은 틀어짐으로 인한 상승과 수평이동으로 인한 좌측 대각선 상승이 반영된 형태의 광정보가 나타날 수 있으며, 제4방향 광정보(70)의 제2정렬패턴(31)은 틀어짐으로 인한 상승과 수평이동으로 인한 우측 대각선 상승이 반영된 형태의 광정보가 나타날 수 있다.
도 15는 일 실시예에 따른 웨이퍼 칩의 회전 상태, 틀어짐 상태, 및 수평이동 상태를 나타낸 도이다.
도 15에서 나타낸 바와 같이, 일 실시예에 따른 웨이퍼 칩(300)의 회전 상태, 틀어짐 상태, 및 수평이동 상태는 앞서 상술한 회전 상태, 틀어짐 상태, 및 수평이동 상태에 대한 제2정렬패턴(31)의 특징이 모두 나타날 수 있으며, 이에 따라 각각의 광정보에서 제2정렬패턴(31)의 위치변화는 회전으로 인한 상승 또는 하강과, 틀어짐으로 인한 상승 또는 하강과, 수평이동으로 인한 대각선 방향의 상승 또는 하강이 반영되어 나타날 수 있다.
더욱 상세하게는, 제1방향 광정보(40)의 제2정렬패턴(31)은 회전으로 인한 상승, 틀어짐으로 인한 하강, 및 수평이동으로 인한 좌측 대각선 하강이 반영된 형태의 광정보가 나타날 수 있고, 제2방향 광정보(50)의 제2정렬패턴(31)은 회전으로 인한 상승, 틀어짐으로 인한 하강, 및 수평이동으로 인한 우측 대각선 하강이 반영된 형태의 광정보가 나타날 수 있으며, 제3방향 광정보(60)의 제2정렬패턴(31)은 회전으로 인한 상승, 틀어짐으로 인한 상승, 및 수평이동으로 인한 좌측 대각선 상승이 반영된 형태의 광정보가 나타날 수 있고, 제4방향 광정보(70)의 제2정렬패턴(31)은 회전으로 인한 상승, 틀어짐으로 인한 상승, 및 수평이동으로 인한 우측 대각선 상승이 반영된 형태의 광정보가 나타날 수 있다.
도 12 내지 15는 일 실시예에 한하여 한 방향 또는 한 쪽 측면으로 회전, 수평이동, 및 틀어진 상태에 대하여 설명한 것으로, 반드시 상술한 내용에 한정되는 것은 아니다. 또한, 회전 상태, 수평이동 상태, 틀어짐 상태 중 적어도 두 상태 이상이 동시에 발생하는 경우에는 두 상태의 특징이 모두 반영되었을 지라도 하나의 정렬 상태를 판단함으로써 다양한 경우의 수로 인해 발생되는 광정보 형태가 각 정렬 상태의 판단 기준에 따라 판단될 수 있음을 인지하여야 한다.
도 16은 일 실시예에 따른 미세 정렬 방법을 나타낸 순서도이다.
도 16에서 나타낸 바와 같이, 일 실시예에 따른 미세 정렬 방법은 배치 단계(S100), 광원 조사 단계(S200), 광 측정 단계(S300), 정렬 판단 단계(S400), 미세 정렬 단계(S500), 및 칩 본딩 단계(S600)를 포함할 수 있다.
배치 단계(S100)는 복수의 제1반사패드(10)와 제1정렬패턴(21)이 형성된 복수의 제2반사패드(20)를 구비하는 웨이퍼(100) 및 제2정렬패턴(31)이 형성된 복수의 제3반사패드(30)를 구비하는 웨이퍼 칩(300)을 서로 대향하도록 구비하여 상기 각각의 제3반사패드(30) 양측으로 제1반사패드(10)와 제2반사패드(20)가 각각 배치될 수 있다.
광원 조사 단계(S200)는 상기 제3반사패드가 형성된 각 위치에서 상기 제1반사패드(10), 제3반사패드(30), 및 제2반사패드(20)를 순차적으로 도달하도록 광원을 각각 조사할 수 있다.
광 측정 단계(S300)는 상기 위치별 마지막 반사패드로부터 반사된 광을 측정하여 각 위치에 따른 광정보가 생성될 수 있다.
정렬 판단 단계(S400)는 상기 생성된 각각의 광정보에서 제1정렬패턴(21)을 기준으로 제2정렬패턴(31)의 위치 변화에 따라 상기 웨이퍼 칩(300)의 수평이동 상태, 틀어짐 상태, 및 회전 상태 중 하나가 판단될 수 있다.
미세 정렬 단계(S500)는 상기 판단된 정렬 상태에 따라 상기 웨이퍼 칩(300)이 정렬될 수 있다.
칩 본딩 단계(S600)는 상기 정렬된 웨이퍼(100) 및 웨이퍼 칩(300)이 본딩될 수 있다.
이상에서 대표적인 실시예를 통하여 본 발명을 상세하게 설명하였으나, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다. 그러므로 본 발명의 권리 범위는 설명한 실시예에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위뿐만 아니라 특허청구범위와 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태에 의하여 정해져야 한다.
100: 웨이퍼 300: 웨이퍼 칩
500: 정렬 판단부
10: 제1반사패드 20: 제2반사패드
30: 제3반사패드
21: 제1정렬패턴 31: 제2정렬패턴
40: 제1방향 광정보 50: 제2방향 광정보
60: 제3방향 광정보 70: 제4방향 광정보

Claims (11)

  1. 복수의 제1반사패드와 제1정렬패턴이 형성된 복수의 제2반사패드를 구비하는 웨이퍼;
    제2정렬패턴이 형성된 복수의 제3반사패드를 구비하는 웨이퍼 칩; 및
    광원의 조사 방향은 웨이퍼(100)와 웨이퍼 칩(300)이 대향되어 광원이 제1반사패드(10) 및 제2반사패드(20) 중 어느 하나에 조사되어 제1반사패드(10), 제3반사패드(30), 및 제2반사패드(20) 순서로 조사되거나 제2반사패드(20), 제3반사패드(30), 및 제1반사패드(10) 순서로 조사되도록, 광원은 웨이퍼 칩(300)의 제3반사패드(30)가 형성된 위치별로 조사되게,
    상기 제1반사패드, 제2반사패드, 및 제3반사패드 중 광원이 마지막으로 도달한 반사패드로부터 반사된 광을 상기 제3반사패드가 형성된 위치별로 측정하여 측정된 각각의 광정보로 상기 웨이퍼 칩의 수평이동 상태, 틀어짐 상태, 및 회전 상태 중 하나를 판단하는 정렬 판단부를 포함하는 패턴된 반사패드를 이용한 반도체 소자의 접합을 위한 미세 정렬 시스템.
  2. 제1항에 있어서,
    상기 제1반사패드 및 제2반사패드는 제3반사패드와 대향하되, 상기 제3반사패드의 양측으로 각각 배치되는 것을 특징으로 하는 패턴된 반사패드를 이용한 반도체 소자의 접합을 위한 미세 정렬 시스템.
  3. 제1항에 있어서,
    상기 광원은 상기 제1반사패드, 제3반사패드, 및 제2반사패드를 순방향 및 역방향 중 어느 한 방향에 대하여 순차적으로 도달하도록 조사되는 것을 특징으로 하는 패턴된 반사패드를 이용한 반도체 소자의 접합을 위한 미세 정렬 시스템.
  4. 제1항에 있어서,
    상기 제1반사패드, 제2반사패드, 및 제3반사패드는 금속물질로 형성되는 것을 특징으로 하는 패턴된 반사패드를 이용한 반도체 소자의 접합을 위한 미세 정렬 시스템.
  5. 제1항에 있어서,
    상기 정렬 판단부는 상기 제1정렬패턴을 기준으로 제2정렬패턴의 위치 변화에 따라 상기 웨이퍼 칩의 정렬 상태를 판단하는 것을 특징으로 하는 패턴된 반사패드를 이용한 반도체 소자의 접합을 위한 미세 정렬 시스템.
  6. 제1항에 있어서,
    상기 정렬 판단부는 상기 각 위치의 광정보에서 제2정렬패턴의 위치가 제1정렬패턴보다 서로 다른 대각선 방향으로 상승 및 하강 중 어느 하나이면 상기 웨이퍼 칩을 수평이동 상태로 판단하는 것을 특징으로 하는 패턴된 반사패드를 이용한 반도체 소자의 접합을 위한 미세 정렬 시스템.
  7. 제1항에 있어서,
    상기 정렬 판단부는 상기 각 위치의 광정보에서 제2정렬패턴의 위치가 제1정렬패턴보다 상승 및 하강 중 어느 하나이면 상기 웨이퍼 칩을 회전 상태로 판단하는 것을 특징으로 하는 패턴된 반사패드를 이용한 반도체 소자의 접합을 위한 미세 정렬 시스템.
  8. 제1항에 있어서,
    상기 정렬 판단부는 상기 각 위치의 광정보에서 제2정렬패턴의 위치가 제1정렬패턴보다 상승 및 하강 중 어느 하나이되, 적어도 두 위치의 광정보에 대한 제2정렬패턴의 상승 및 하강과 나머지 위치의 광정보에 대한 제2정렬패턴의 상승 및 하강이 서로 반대이면 상기 웨이퍼 칩을 틀어짐 상태로 판단하는 것을 특징으로 패턴된 반사패드를 이용한 반도체 소자의 접합을 위한 미세 정렬 시스템.
  9. 제1항에 있어서,
    상기 정렬 판단부로부터 판단된 정렬 상태에 따라 상기 웨이퍼 칩을 정렬하는 미세 정렬부를 더 포함하는 패턴된 반사패드를 이용한 반도체 소자의 접합을 위한 미세 정렬 시스템.
  10. 제1항에 있어서,
    상기 정렬된 웨이퍼 및 웨이퍼 칩을 본딩하는 칩 본딩부를 더 포함하는 패턴된 반사패드를 이용한 반도체 소자의 접합을 위한 미세 정렬 시스템.
  11. 복수의 제1반사패드와 제1정렬패턴이 형성된 복수의 제2반사패드를 구비하는 웨이퍼 및 제2정렬패턴이 형성된 복수의 제3반사패드를 구비하는 웨이퍼 칩이 서로 대향하도록 구비하여 상기 제3반사패드 양측으로 제1반사패드와 제2반사패드가 각각 배치되는 배치 단계;
    광원의 조사 방향은 웨이퍼(100)와 웨이퍼 칩(300)이 대향되어 광원이 제1반사패드(10) 및 제2반사패드(20) 중 어느 하나에 조사되어 제1반사패드(10), 제3반사패드(30), 및 제2반사패드(20) 순서로 조사되거나 제2반사패드(20), 제3반사패드(30), 및 제1반사패드(10) 순서로 조사되도록, 광원은 웨이퍼 칩(300)의 제3반사패드(30)가 형성된 위치별로 조사되게,
    상기 제3반사패드가 형성된 각 위치에서 상기 제1반사패드, 제3반사패드, 및 제2반사패드를 순차적으로 도달하도록 광원이 각각 조사되는 광원 조사 단계;
    상기 위치별 마지막 반사패드로부터 반사된 광을 측정하여 각 위치에 따른 광정보가 생성되는 광 측정 단계;
    상기 생성된 각각의 광정보에서 제1정렬패턴을 기준으로 제2정렬패턴의 위치 변화에 따라 상기 웨이퍼 칩의 수평이동 상태, 틀어짐 상태, 및 회전 상태 중 하나가 판단되는 정렬 판단 단계;
    상기 판단된 정렬 상태에 따라 상기 웨이퍼 칩이 정렬되는 미세 정렬 단계; 및
    상기 정렬된 웨이퍼 및 웨이퍼 칩이 본딩되는 칩 본딩 단계를 포함하는 패턴된 반사패드를 이용한 반도체 소자의 접합을 위한 미세 정렬 방법.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005140597A (ja) * 2003-11-05 2005-06-02 Yamaha Motor Co Ltd 物品認識方法及び同装置、並びに同装置を備えた表面実装機、同部品試験装置、同ディスペンサ、同実装基板検査装置及び同印刷基板検査装置
JP2019079893A (ja) * 2017-10-23 2019-05-23 ボンドテック株式会社 アライメント方法、接合方法、樹脂成形方法、接合装置、樹脂成形装置および基板

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1795536A (zh) * 2003-05-28 2006-06-28 株式会社尼康 位置信息测量方法及装置、和曝光方法及装置
US7371663B2 (en) * 2005-07-06 2008-05-13 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional IC device and alignment methods of IC device substrates
US7450296B2 (en) * 2006-01-30 2008-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method and system for patterning alignment marks on a transparent substrate
KR100773071B1 (ko) * 2006-10-25 2007-11-02 주식회사 에스에프에이 인쇄장치
US7773220B2 (en) * 2008-04-02 2010-08-10 International Business Machines Corporation Method and system for collecting alignment data from coated chips or wafers
KR101573274B1 (ko) 2014-10-10 2015-12-01 에스티에스반도체통신 주식회사 반도체 다이 본딩장치 및 이의 본딩 스테이지 정렬방법
US10636688B2 (en) * 2018-06-22 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method for alignment, process tool and method for wafer-level alignment

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005140597A (ja) * 2003-11-05 2005-06-02 Yamaha Motor Co Ltd 物品認識方法及び同装置、並びに同装置を備えた表面実装機、同部品試験装置、同ディスペンサ、同実装基板検査装置及び同印刷基板検査装置
JP2019079893A (ja) * 2017-10-23 2019-05-23 ボンドテック株式会社 アライメント方法、接合方法、樹脂成形方法、接合装置、樹脂成形装置および基板

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