KR102601417B1 - 발광 다이오드 칩 - Google Patents

발광 다이오드 칩 Download PDF

Info

Publication number
KR102601417B1
KR102601417B1 KR1020180107215A KR20180107215A KR102601417B1 KR 102601417 B1 KR102601417 B1 KR 102601417B1 KR 1020180107215 A KR1020180107215 A KR 1020180107215A KR 20180107215 A KR20180107215 A KR 20180107215A KR 102601417 B1 KR102601417 B1 KR 102601417B1
Authority
KR
South Korea
Prior art keywords
layer
light emitting
conductive semiconductor
semiconductor layer
emitting diode
Prior art date
Application number
KR1020180107215A
Other languages
English (en)
Other versions
KR20190037105A (ko
Inventor
오세희
김재권
김종규
김현아
이준섭
Original Assignee
서울바이오시스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서울바이오시스 주식회사 filed Critical 서울바이오시스 주식회사
Priority to EP24154569.8A priority Critical patent/EP4340049A3/en
Priority to PCT/KR2018/010858 priority patent/WO2019066339A1/ko
Priority to CN201880005643.1A priority patent/CN110168755B/zh
Priority to EP18860374.0A priority patent/EP3675186A4/en
Publication of KR20190037105A publication Critical patent/KR20190037105A/ko
Priority to US16/823,734 priority patent/US11515451B2/en
Priority to US17/987,711 priority patent/US20230079200A1/en
Application granted granted Critical
Publication of KR102601417B1 publication Critical patent/KR102601417B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H01L33/46—Reflective coating, e.g. dielectric Bragg reflector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/10—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a light reflecting structure, e.g. semiconductor Bragg reflector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/405—Reflective materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483—Containers
    • H01L33/486—Containers adapted for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/58—Optical field-shaping elements
    • H01L33/60—Reflective elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Led Devices (AREA)

Abstract

광 추출 효일이 개선된 발광 다이오드 칩이 제공된다. 일 실시 예에 따른 발광 다이오드 칩은 기판; 기판상에 위치하는 제1 도전형 반도체층; 활성층 및 제2 도전형 반도체층을 포함하되, 제1 도전형 반도체층의 가장자리를 따라 제1 도전형 반도체층의 상면을 노출하도록 제1 도전형 반도체층의 일부 영역 상에 위치하는 메사; 메사의 측면을 덮는 측면 피복층(들); 및 측면 피복층(들)으로부터 이격되어 상기 노출된 제1 도전형 반도체층 상에 위치하는 반사 구조물을 포함한다.

Description

발광 다이오드 칩{LIGHT EMITTING DIODE CHIP}
본 발명은 발광 다이오드 칩에 관한 것으로, 구체적으로 광 추출 효율이 개선된 발광 다이오드 칩에 관한 것이다.
일반적으로 단일 기판상에 복수의 발광 다이오드 칩들이 형성되고, 복수의 발광 다이오드 칩들을 분리 영역을 따라 분할하여 개별 발광 다이오드 칩들을 얻을 수 있다. 이때, 상기 분리 영역에 레이저를 조사하여 칩 분할이 이루어질 수 있는데, 이를 위해 분리 영역에는 기판 및/또는 GaN층을 제외한 다른 층들(예를 들어, 전극, 절연층 등)이 배치되지 않는다.
만약, 분리 영역에 기판 및/또는 GaN층을 제외한 다른 층들이 배치되는 경우 분할 공정 시, 분리 영역에 배치된 상기 층들에 손상이 발생될 수 있다. 분리 영역에서 발생된 각 층의 손상은 발광 다이오드 칩의 신뢰성을 떨어뜨릴 뿐만 아니라, 이러한 손상이 분리 영역 내에 한정되지 않고 내부 영역으로 확장됨에 따라 칩 불량이 발생될 수 있다. 결과적으로, 분리 영역에 대응되는 개별 발광 다이오드 칩의 가장자리의 손상은 발광 다이오드 칩의 수율 저하를 초래한다.
한편, 분리 영역에 기판 및/또는 GaN 층만을 배치함으로써 신뢰성 감소 및 칩 수율 저하를 방지할 수 있지만, 분리 영역에 대응되는 개별 발광 다이오드 칩의 가장자리 영역에서 광 누설에 의한 광 손실이 발생되어 발광 다이오드의 발광 효율이 감소된다.
본 발명이 해결하고자 하는 과제는, 신뢰성 감소 및 수율 저하를 방지하면서도 광 추출 효율을 향상시킬 수 있는 발광 다이오드 칩을 제공하는 것이다.
본 발명의 일 실시 예에 따른 발광 다이오드 칩은 기판; 상기 기판상에 위치하는 상기 제1 도전형 반도체층; 활성층 및 제2 도전형 반도체층을 포함하되, 상기 제1 도전형 반도체층의 가장자리를 따라 상기 제1 도전형 반도체층의 상면을 노출하도록 상기 제1 도전형 반도체층의 일부 영역 상에 위치하는 메사; 상기 메사의 측면을 덮는 측면 피복층(들); 및 상기 측면 피복층(들)으로부터 이격되어 상기 노출된 제1 도전형 반도체층 상에 위치하는 반사 구조물을 포함한다.
본 발명의 또 다른 실시 예에 따른 발광 다이오드 칩은 기판; 상기 기판상에 위치하는 제1 도전형 반도체층; 활성층 및 제2 도전형 반도체층을 포함하되, 상기 제1 도전형 반도체층의 가장자리를 따라 상기 제1 도전형 반도체층의 상면을 노출하도록 상기 제1 도전형 반도체층의 일부 영역 상에 위치하는 메사; 상기 메사의 측면을 덮으며, 상기 메사 측면으로부터 상기 노출된 제1 도전형 반도체층의 상면으로 연장하는 하부 절연층; 상기 하부 절연층을 덮되, 상기 메사의 측면 측에서 노출되는 제1 도전형 반도체층에 접속하는 패드 금속층; 상기 패드 금속층을 덮는 상부 절연층; 및 상기 메사의 측면 측에서 상기 기판의 가장자리를 따라 배치되는 반사 구조물을 포함하고, 상기 반사 구조물은 상기 하부 절연층, 패드 금속층 및 상부 절연층과 이격되며, 상기 메사의 측면 측에서 노출되는 제1 도전형 반도체층의 상면은 제1 높이를 갖는 영역과 상기 제1 높이보다 낮은 제2 높이를 갖는 영역을 갖도록 단차진다.
본 발명의 또 다른 실시 예에 따른 발광 다이오드 칩은, 기판; 상기 기판상에 위치하는 제1 도전형 반도체층; 활성층 및 제2 도전형 반도체층을 포함하되, 상기 제1 도전형 반도체층의 가장자리를 따라 상기 제1 도전형 반도체층의 상면을 노출하도록 상기 제1 도전형 반도체층의 일부 영역 상에 위치하는 메사; 상기 메사의 측면을 덮는 전류 블록층; 및 상기 전류 블록층 및 제1 도전형 반도체층으로부터 이격되어 상기 기판 상에 위치하는 반사 구조물을 포함한다.
본 발명의 실시 예들에 따르면, 칩 가장자리를 따라 제1 도전형 반도체층 또는 기판 상에 반사 구조물을 배치함으로써, 광 누설에 의한 광 손실을 줄여 광 추출 효율을 향상시킬 수 있다. 나아가, 상기 반사 구조물을 메사 및 메사를 덮는 층들로부터 이격시켜 배치함으로써 칩 분할 시 상기 반사 구조물에 손상이 발생하더라도, 상기 반사 구조물의 손실이 인접한 다른 층들에 전가되는 것을 방지할 수 있어, 발광 다이오드 칩의 신뢰성 저하 및 수율 저하를 방지할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 평면도이다.
도 2는 도 1의 절취선 A-A'를 따라 취해진 단면도이다.
도 3은 도 1의 절취선 B-B'를 따라 취해진 단면도이다.
도 4는 도 1의 절취선 C-C'를 따라 취해진 단면도이다.도 5는 본 발명의 일 실시예에 따른 하부 절연층을 설명하기 위한 개략적인 단면도이다.
도 6a 내지 도 6f는 본 발명의 일 실시 예에 따른 반사 구조물의 형성 방법을 설명하기 위한 개략적인 단면도들이다.
도 7a 내지 도 7f는 본 발명의 또 다른 실시예에 따른 반사 구조물의 형성 방법을 설명하기 위한 개략적인 단면도들이다.
도 8은 본 발명의 또 다른 실시예에 따른 오믹 반사층을 설명하기 위한 개략적인 단면도이다.
도 9는 본 발명의 또 다른 실시 예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 평면도이다.
도 10은 도 9의 절취선 D-D'를 따라 취해진 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 평면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 평면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 평면도이다.
도 14는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 단면도이다.
도 15는 본 발명의 일 실시예에 따른 발광 소자를 적용한 조명 장치를 설명하기 위한 분해 사시도이다.
도 16은 본 발명의 또 다른 실시예에 따른 발광 소자를 적용한 디스플레이 장치를 설명하기 위한 단면도이다.
도 17은 본 발명의 또 다른 실시예에 따른 발광 소자를 적용한 디스플레이 장치를 설명하기 위한 단면도이다.
도 18은 본 발명의 또 다른 실시예에 따른 발광 소자를 헤드 램프에 적용한 예를 설명하기 위한 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 본 발명이 속하는 기술분야의 통상의 기술자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분이 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 개재된 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 발명의 일 실시예에 따른 발광 다이오드 칩은 기판; 상기 기판상에 위치하는 제1 도전형 반도체층; 활성층 및 제2 도전형 반도체층을 포함하되, 상기 제1 도전형 반도체층의 가장자리를 따라 상기 제1 도전형 반도체층의 상면을 노출하도록 상기 제1 도전형 반도체층의 일부 영역 상에 위치하는 메사; 상기 메사의 측면을 덮는 측면 피복층(들); 및 상기 측면 피복층(들)으로부터 이격되어 상기 노출된 제1 도전형 반도체층 상에 위치하는 반사 구조물을 포함할 수 있다.
상기 반사 구조물은 상기 제1 도전형 반도체층의 가장자리를 따라 상기 메사를 둘러싸는 구조를 가질 수 있다.
상기 메사의 측면 측에서 노출된 제1 도전형 반도체층의 상면은 제1 높이를 갖는 영역과 상기 제1 높이보다 낮은 제2 높이를 갖는 영역을 갖도록 단차질 수 있다.
한편, 상기 메사의 측면을 덮는 측면 피복층(들)은, 상기 메사를 덮는 하부 절연층; 상기 하부 절연층을 덮되, 상기 노출된 제1 도전형 반도체층에 접속되는 패드 금속층; 및 상기 패드 금속층을 덮는 상부 절연층을 포함할 수 있다.
상기 제2 높이를 갖는 영역은 상기 하부 절연층의 단부와 상기 반사 구조물의 단부 사이에 위치할 수 있다.
이때, 상기 하부 절연층을 덮는 패드 금속층의 단부 및 상기 패드 금속층을 덮는 상부 절연층의 단부는 상기 제2 높이를 갖는 영역 내에 위치하고, 상기 반사 구조물은 상기 패드 금속층의 단부 및 상부 절연층의 단부와 이격될 수 있다.
또는, 상기 제2 높이를 갖는 영역은 상기 하부 절연층의 단부와 상기 기판의 측면 사이에 위치할 수 있다.
이때, 상기 반사 구조물은 상기 제2 높이를 갖는 영역 내에 위치하며, 상기 패드 금속층의 단부 및 상부 절연층의 단부와 이격될 수 있다.
한편, 상기 반사 구조물과 상기 하부 절연층은 동일한 물질층을 포함할 수 있다. 따라서, 상기 반사 구조물과 상기 하부 절연층은 동일한 공정을 통해 형성될 수 있다.
이때, 상기 반사 구조물은 분포 브래그 반사기를 포함할 수 있고, 그에 따라 하부 절연층도 분포 브래그 반사기를 포함할 수 있다.
또는, 상기 반사 구조물과 상기 패드 금속층은 동일한 물질층을 포함할 수 있다. 따라서, 상기 반사 구조물과 상기 패드 금속층은 동일한 공정을 통해 형성될 수 있다.
한편, 본 실시예에 따른 발광 다이오드 칩은 상기 메사의 제2 도전형 반도체층에 오믹 컨택하는 오믹 반사층; 및 상기 패드 금속층과 전기적으로 연결되는 범프 패드를 더 포함할 수 있다.
상기 오믹 반사층은, 제2 도전형 반도체층 상에 위치하는 오믹층; 상기 오믹층 상에서 아일랜드 형태로 배치되는 반사층; 및 상기 반사층을 덮되, 상기 아일랜드 형태로 배치된 반사층 사이에서 상기 오믹층에 접촉하는 커버층을 포함할 수 있다.
상기 오믹층 상에 아일랜드 형태로 배치되는 반사층은 절연 물질을 포함할 수 있고, 그에 따라 반사층은 전류 차단층의 역할을 할 수 있다.
상기 반사층은 SiO2층 또는 분포 브래그 반사기를 포함할 수 있다.
상기 커버층은 Ag층 및 상기 Ag층을 덮는 Ni층을 포함할 수 있다.
한편, 상기 기판은 광 투과성 기판일 수 있다.
일 실시예에 있어서, 상기 발광 다이오드 칩은 상기 제1 도전형 반도체층 상에 배치된 복수의 메사들; 및 상기 메사들에 대응하여 서로 이격된 복수의 반사 구조물들을 포함할 수 있다.
또 다른 실시예에 있어서, 상기 발광 다이오드 칩은 상기 기판 상에 셀 분리 영역에 의해 이격된 복수의 발광셀들; 및 상기 발광셀들에 대응하여 서로 이격된 복수의 반사 구조물들을 포함하되, 각각의 발광셀은, 상기 기판상에 위치하는 상기 제1 도전형 반도체층; 상기 활성층; 및 상기 제2 도전형 반도체층을 포함하고, 상기 복수의 반사 구조물들은 각각 상기 제1 도전형 반도체층들 상에 위치하는 상기 반사 구조물을 포함하며, 상기 복수의 반사 구조물들은 상기 셀 분리 영역으로부터 이격될 수 있다.
또한, 상기 반사 구조물은 복수의 아일랜드 형태로 배치될 수 있다.
본 발명의 다른 실시예에 따른 발광 다이오드 칩은 기판; 상기 기판상에 위치하는 제1 도전형 반도체층; 활성층 및 제2 도전형 반도체층을 포함하되, 상기 제1 도전형 반도체층의 가장자리를 따라 상기 제1 도전형 반도체층의 상면을 노출하도록 상기 제1 도전형 반도체층의 일부 영역 상에 위치하는 메사; 상기 메사의 측면을 덮으며, 상기 메사 측면으로부터 상기 노출된 제1 도전형 반도체층의 상면으로 연장하는 하부 절연층; 상기 하부 절연층을 덮되, 상기 메사의 측면 측에서 노출되는 제1 도전형 반도체층에 접속하는 패드 금속층; 상기 패드 금속층을 덮는 상부 절연층; 및 상기 메사의 측면 측에서 상기 기판의 가장자리를 따라 배치되는 반사 구조물을 포함하고, 상기 반사 구조물은 상기 하부 절연층, 패드 금속층 및 상부 절연층과 이격되며, 상기 메사의 측면 측에서 노출되는 제1 도전형 반도체층의 상면은 제1 높이를 갖는 영역과 상기 제1 높이보다 낮은 제2 높이를 갖는 영역을 갖도록 단차 진다.
한편, 상기 반사 구조물은 상기 하부 절연층과 동일한 물질층을 포함하고, 상기 제2 높이를 갖는 영역은 상기 하부 절연층의 단부와 상기 반사 구조물의 단부 사이에 위치할 수 있다.
또는, 상기 반사 구조물은 상기 패드 금속층과 동일한 물질층을 포함하고, 상기 제2 높이를 갖는 영역은 상기 하부 절연층의 단부와 상기 기판의 측면 사이에 위치하고, 상기 반사 구조물은 상기 제2 높이를 갖는 영역 내에 위치할 수 있다.
본 발명의 또 다른 실시 예에 따른 발광 다이오드 칩은, 기판; 상기 기판상에 위치하는 제1 도전형 반도체층; 활성층 및 제2 도전형 반도체층을 포함하되, 상기 제1 도전형 반도체층의 가장자리를 따라 상기 제1 도전형 반도체층의 상면을 노출하도록 상기 제1 도전형 반도체층의 일부 영역 상에 위치하는 메사; 상기 메사의 측면을 덮는 전류 블록층; 및 상기 전류 블록층 및 제1 도전형 반도체층으로부터 이격되어 상기 기판 상에 위치하는 반사 구조물을 포함한다.
또한, 상기 발광 다이오드 칩은, 상기 제2 도전형 반도체층에 오믹 콘택하는 투명 오믹층; 및 상기 투명 오믹층에 접속하는 금속 반사층을 더 포함할 수 있으며, 상기 전류 블록층은 상기 투명 오믹층과 상기 금속 반사층 사이에 위치하되 상기 투명 오믹층을 노출시키는 개구부들을 가지며, 상기 금속 반사층은 상기 전류 블록층의 개구부들을 통해 상기 투명 오믹층에 접속하고, 상기 전류 블록층은 상기 투명 오믹층의 상부 영역으로부터 연장하여 상기 메사의 측면을 덮을 수 있다.
도 1은 본 발명의 일 실시 예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 평면도이고, 도 2는 도 1의 절취선 A-A'를 따라 취해진 단면도이며, 도 3은 도 1의 절취선 B-B'를 따라 취해진 단면도이고, 도 4는 도 1의 절취선 C-C'를 따라 취해진 단면도이다.
도 1 내지 도 4를 참조하면, 본 실시 예에 따른 발광 다이오드 칩은 기판(21), 발광셀들(C1, C2), 오믹 반사층(31), 하부 절연층(33), 제1 패드 금속층(35a), 제2 패드 금속층(35b), 연결부(35ab), 상부 절연층(37), 제1 범프 패드(39a), 제2 범프 패드(39b) 및 반사 구조물(50)을 포함할 수 있다. 발광셀들(C1, C2)은 각각 제1 도전형 반도체층(23), 활성층(25) 및 제2 도전형 반도체층(27)을 포함하는 반도체 적층체(30)를 포함할 수 있다.
기판(21)은 광 투과성 기판으로서, 질화갈륨계 반도체층을 성장시킬 수 있는 기판이면 특별히 제한되지 않는다. 기판(21)의 예로는 사파이어 기판, 질화갈륨 기판, SiC 기판 등 다양할 수 있으며, 패터닝된 사파이어 기판일 수 있다. 기판(21)은 도 1의 평면도에서 보듯이 직사각형 또는 정사각형의 외형을 가질 수 있으나, 반드시 이에 한정되는 것은 아니다. 기판(21)의 크기는 특별히 한정되는 것은 아니며 다양하게 선택될 수 있다.
발광셀들(C1, C2)은 기판(21) 상에서 서로 이격되어 배치될 수 있다. 도 1을 참조하면, 본 실시 예에서 발광셀들(C1, C2)이 기판(21) 상에 길이 방향으로 배열된 것이 도시되어 있다. 다만, 발광셀들(C1, C2)의 배열은 도 1의 개시로 제한되는 것은 아니며, 본 발명의 목적 범위 내에서 다양하게 변경될 수 있다. 또한, 본 실시 예에서 2개의 발광셀들(C1, C2)이 도시되지만, 발광셀의 개수는 1개일 수도 있으며, 다양하게 조절될 수 있다.
발광셀들(C1, C2)은 각각 제1 도전형 반도체층(23), 활성층(25) 및 제2 도전형 반도체층(27)을 포함하는 반도체 적층체(30)를 포함할 수 있다. 제1 도전형 반도체층(23)은 기판(21)상에 배치될 수 있다. 활성층(25) 및 제2 도전형 반도체층(27)은 메사(M1, M2) 형태로 제1 도전형 반도체층(23)의 가장자리를 노출시키도록 제1 도전형 반도체층(23)의 일부 영역 상에 위치할 수 있다. 즉, 활성층(25) 및 제2 도전형 반도체층(27)은 메사 식각에 의해 메사 형태로 제1 도전형 반도체층(23) 상에 위치할 수 있다. 이에 따라, 활성층(25) 및 제2 도전형 반도체층(27)은 제1 도전형 반도체층(23)보다 작은 면적을 가질 수 있고, 제1 도전형 반도체층(23)의 일부가 메사(M1, M2)의 측면 측에서 노출될 수 있다. 활성층(25)은 제1 도전형 반도체층(23)보다 기판(21)의 가장자리로부터 멀리 이격되며, 따라서, 레이저에 의한 기판 분리 공정에서 활성층(25)이 손상되는 것이 방지될 수 있다.
다만, 발광셀(C1)의 일부 가장자리 근처에서 제1 도전형 반도체층(23)의 측면이 메사(M1, M2)의 측면과 나란할 수 있다. 예컨대, 도 3에 도시된 바와 같이, 발광셀들(C1, C2)이 서로 마주보는 면에서, 발광셀(C1)의 제2 도전형 반도체층(27) 및 활성층(25)이 식각되지 않을 수 있고, 이에 따라 제1 도전형 반도체층(23)의 상부면이 노출되지 않을 수 있다. 즉, 발광셀들(C1)의 여러 가장자리들 중 발광셀(C2)과 마주보는 가장자리에서, 제1 도전형 반도체층(23)의 가장자리와 활성층(25) 및 제2 도전형 반도체층(27)의 가장자리는 동일한 경사면 상에 위치할 수 있다. 발광셀들(C1, C2)은 셀 분리 영역(ISO)을 사이에 두고, 연결부(35ab)를 통해 전기적으로 연결될 수 있다. 이때, 연결부(35ab)가 발광셀(C1)의 제2 도전형 반도체층(27)에 접속되므로, 발광셀들(C1, C2)이 마주보는 면에서, 발광셀(C1)의 제1 도전형 반도체층(23)이 노출될 필요가 없으며, 이에 따라, 발광셀(C1)의 발광 면적이 확보될 수 있다.
제1 도전형 반도체층(23)은 n형 불순물, 예를 들어 Si가 도핑된 질화갈륨계 반도체층일 수 있다. 한편, 제2 도전형 반도체층(27)은 p형 불순물, 예컨대 Mg이 도핑된 질화갈륨계 반도체층일 수 있다. 제1 도전형 반도체층(23) 및 제2 도전형 반도체층(27)은 각각 단일층일 수 있으나, 이에 한정되는 것은 아니며, 다중층일 수도 있으며, 초격자층을 포함할 수도 있다. 활성층(25)은 단일 양자우물 구조 또는 다중 양자우물 구조를 가질 수 있다. 활성층(25) 내에서 우물층의 조성 및 두께는 생성되는 광의 파장을 결정할 수 있다. 특히, 우물층의 조성을 조절함으로써 자외선, 청색광 또는 녹색광을 생성하는 활성층을 제공할 수 있다. 제1 도전형 반도체층(23), 활성층(25) 및 제2 도전형 반도체층(27)은 금속유기화학 기상 성장법(MOCVD) 또는 분자선 에피택시(MBE)와 같은 방법을 이용하여 챔버 내에서 기판(21) 상에 성장되어 형성될 수 있다.
한편, 오믹 반사층(31)은 메사(M1, M2)의 제2 도전형 반도체층(27) 상에 배치되며, 제2 도전형 반도체층(27)에 전기적으로 접속할 수 있다. 오믹 반사층(31)은 제2 도전형 반도체층(27)의 상부 영역에서 제2 도전형 반도체층(27)의 거의 전 영역에 걸쳐 배치될 수 있다.
오믹 반사층(31)은 반사성을 갖는 금속층을 포함할 수 있으며, 따라서, 활성층(25)에서 생성되어 오믹 반사층(31)으로 진행하는 광을 기판(21) 측으로 반사시킬 수 있다. 예를 들어, 오믹 반사층(31)은 단일 반사 금속층으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 오믹층과 반사층을 포함할 수도 있다. 오믹층으로는 Ni과 같은 금속층 또는 ITO와 같은 투명 산화물층이 사용될 수 있으며, 반사층으로는 Ag 또는 Al과 같이 반사율이 높은 금속층이 사용될 수 있다.
하부 절연층(33)은 발광셀들(C1, C2) 및 오믹 반사층(31)을 덮을 수 있다. 도 1 및 도 2를 참조하면, 하부 절연층(33)은 메사(M1, C2)의 상면뿐만 아니라 메사(M1, M2)의 측면을 덮을 수 있으며, 또한 메사(M1, M2)의 측면 측으로 더 연장되어 메사 식각에 의해 노출된 제1 도전형 반도체층(23)의 상면의 일부를 덮을 수 있다. 하부 절연층(33)은, 또한, 발광셀들(C1, C2) 사이의 셀 분리 영역(ISO)을 덮을 수 있다.
한편, 하부 절연층(33)은 제1 도전형 반도체층(23)을 노출시키는 제1 개구부(33a) 및 오믹 반사층(31)을 노출시키는 제2 개구부(33b)를 포함할 수 있다.
제1 개구부(33a)는 메사(M1, M2)의 측면 측에서 메사 식각에 의해 노출된 제1 도전형 반도체층(23)의 적어도 일부를 노출시킬 수 있다. 본 실시예에서, 후술되는 것처럼 반사 구조물(50)과 하부 절연층(33)이 동일한 물질층을 포함하며 동일한 공정을 통해 형성되므로, 제1 개구부(33a)는 하부 절연층(33)의 단부와 반사 구조물(50)의 단부 사이의 영역을 의미한다. 제1 개구부(33a)의 형성 공정 및 구조는 도 6 및 도 7을 통해 상세히 설명된다.
제1 개구부(33a)를 형성하는 과정에서, 제1 개구부(33a)를 통해 노출되는 제1 도전형 반도체층(23)의 상면이 손상될 수 있다. 예를 들어, 건식 식각 공정을 통해 제1 개구부(33a)가 형성될 수 있고, 이때 건식 식각 공정에 이용되는 가스에 의해 제1 개구부(33a)를 통해 노출되는 제1 도전형 반도체층(23)의 상면이 손상될 수 있다. 제1 개구부(33a)를 통해 노출되는 제1 도전형 반도체층(23)에 패드 금속층(예를 들어, 제1 패드 금속층(35a), 연결부(35ab))이 접속되는데, 패드 금속층이 손상된 상태의 제1 도전형 반도체층(23)에 접속될 경우 콘택 저항이 증가하여 발광 다이오드 칩의 순방향 전압이 불안정해질 수 있다. 따라서, 제1 개구부(33a) 형성과정에서 손상된 제1 도전형 반도체층(23)의 상면을 식각하여 콘택 저항이 상승하는 것을 방지하고, 그에 따라 발광 다이오드 칩의 순방향 전압을 안정화시킬 수 있다.
이때, 손상된 제1 도전형 반도체층(23)의 상면을 식각하여 그 일부를 제거함으로써, 제1 도전형 반도체층(23)의 상면은 단차진 구조를 가질 수 있다. 도 2 및 도 3을 참조하면, 메사(M1, M2)의 측면 측에서 노출되는 제1 도전형 반도체층(23)의 상면은 제1 높이를 갖는 영역(23a) 및 제1 높이를 갖는 영역(23a) 보다 낮은 제2 높이를 갖는 영역(23b)을 포함할 수 있다. 제1 높이를 갖는 영역(23a)과 제2 높이를 갖는 영역(23b) 사이에는 단턱이 형성될 수 있다. 제2 높이를 갖는 영역(23b)은 앞서 언급된 것처럼, 제1 개구부(33a) 형성과정에서 손상된 제1 도전형 반도체층(23)의 상면을 식각하여 형성될 수 있다. 따라서, 제2 높이를 갖는 영역(23b)의 위치는 제1 개구부(33a)의 위치에 대응될 수 있다.
한편, 제2 개구부(33b)는 오믹 반사층(31)의 상부에 위치하여 오믹 반사층(31)을 노출시킨다. 도 1 내지 도 3을 참조하면, 하부 절연층(33)은 복수의 제2 개구부(33b)들을 포함할 수 있다. 발광셀(C1) 상에 위치하는 제2 개구부(33b)는 오믹 반사층(31)을 노출시키며, 제2 개구부(33b)를 통해 연결부(35ab)가 발광셀(C1)의 오믹 반사층(31)에 접촉될 수 있다. 또한, 발광셀(C2) 상에 위치하는 제2 개구부(33b)들은 오믹 반사층(31)을 노출 시키며, 제2 개구부(33b)들을 통해 제2 패드 금속층(35b)이 발광셀(C2)의 오믹 반사층(31)에 접촉될 수 있다. 다만, 제2 개구부(33b)들의 위치 및 형상은 발광셀들(C1, C2)의 배치 및 전기적 연결을 위해 다양하게 변형될 수 있다.
한편, 하부 절연층(33)은 SiO2와 같은 단일층으로 형성될 수 있으나 굴절률이 서로 다른 층들을 교대로 적층한 분포 브래그 반사기를 포함할 수도 있다.
도 5는 본 발명의 일 실시예에 따른 하부 절연층을 설명하기 위한 개략적인 단면도이다. 구체적으로, 도 5는 분포 브래그 반사기를 포함하는 하부 절연층(33)을 설명하기 위한 개략적인 단면도이다.
도 5를 참조하면, 하부 절연층(33)은 굴절률이 서로 다른 제1 재료층(33-1)과 제2 재료층(33-2)을 교대로 적층한 적층 구조를 가질 수 있다. 제1 재료층(33-1)은 SiO2층, ZrO2층 또는 MgF2층에서 선택될 수 있고, 제2 재료층(33-2)은 TiO2층 또는 Nb2O5층 등에서 선택될 수 있다. 예를 들어, 제1 재료층(33-1)은 SiO2층이고, 제2 재료층(33-2)은 TiO2층일 수 있다. 한편, 하부 절연층(33)의 최하층과 최상층은 제1 재료층(33-1), 예컨대 SiO2층일 수 있으나, 이에 한정되는 것은 아니며, 최하층은 예를 들어 MgF2와 같이 SiO2보다 굴절률이 더 작은 물질층일 수 있다. 최하층은 메사(M1, M2) 및 제1 도전형 반도체층(23)에 대한 하부 절연층(33)의 접착력을 향상시키기 위해 상대적으로 두껍게 형성될 수 있으며, 최상층은 하부 절연층(33) 상에 형성되는 제1, 2 패드 금속층(35a, 35b) 및 연결부(35ab)의 접착력을 향상시키기 위해 상대적으로 두껍게 형성될 수 있다.
하부 절연층(33)의 두께는 제한될 수 있다. 이는 하부 절연층(33)이 너무 두꺼운 경우 사진 및 식각 기술을 이용하여 패터닝하는 것이 곤란하기 때문이다. 하부 절연층(33)을 식각하는 동안 포토레지스트가 견디지 못해 무너지기 쉽고, 포토레지스트를 두껍게 형성할 경우, 하부 절연층(33)의 측면이 양호한 경사각을 갖도록 패터닝하기 어렵다. 따라서, 하부 절연층(33)의 패터닝을 고려하면, 하부 절연층(33)의 두께는 약 2.5㎛ 이하, 구체적으로 2㎛이하로 제한될 수 있다. 다만, 양호한 반사율을 유지하기 위해, 하부 절연층(33)은 1㎛ 이상, 구체적으로 1.5㎛ 이상일 수 있다. 결과적으로, 하부 절연층의 두께는 1 내지 2.5㎛ 범위로 제한될 수 있다. 상기 조건하에서, 하부 절연층(33)은 400nm 내지 720nm의 파장을 갖는 광에 대해 90% 이상의 반사율을 가질 수 있다.
한편, 후술되는 것처럼, 반사 구조물(50)은 하부 절연층(33)과 동일한 공정을 통해 형성될 수 있고, 그에 따라 동일한 물질층을 포함할 수 있다. 그러므로, 도 5에 개시된 하부 절연층(33)의 구조는 반사 구조물(50)에도 적용될 수 있다.
다시 도 1 내지 도 4를 참조하면, 제1 패드 금속층(35a), 제2 패드 금속층(35b) 및 연결부(35ab)가 상기 하부 절연층(33) 상에 배치될 수 있다. 후술되는 것처럼, 연결부(35ab)는 제1 패드 금속층(35a) 및 제2 패드 금속층(35b)과 같이 제1 도전형 반도체층(23) 및 제2 도전형 반도체층(27)에 전기적으로 접속되며, 이들과 동일한 공정을 통해 형성되므로, 제3 패드 금속층으로 지칭될 수 있다. 제1 패드 금속층(35a)은 발광셀(C1) 상부에 위치하며, 제2 패드 금속층(35b)은 발광셀(C2) 상부에 위치할 수 있다. 한편, 연결부(35ab)는 두 개의 발광셀들(C1, C2) 상부에 걸쳐서 위치하며, 발광셀들(C1, C2)을 전기적으로 직렬 연결할 수 있다. 이에 따라, 연결부(35ab)에 의해 2개의 발광셀들(C1, C2)이 직렬 연결되어 직렬 어레이가 형성될 수 있다.
구체적으로, 제1 패드 금속층(35a)은 발광셀(C1)의 상부 영역 내에 한정되어 위치하며, 메사(M1)의 측면 측에서 노출된 제1 도전형 반도체층(23)에 전기적으로 접속될 수 있다. 즉, 하부 절연층(33)의 제1 개구부(33a)는 메사(M1)의 측면 측에서 제1 도전형 반도체층(23)의 적어도 일부를 노출시킬 수 있고, 제1 패드 금속층(35a)은 상기 제1 개구부(33a)를 통해 제1 도전형 반도체층(23)에 전기적으로 접속될 수 있다. 앞서 언급된 것처럼, 메사(M1, M2)의 측면 측에서 노출되는 제1 도전형 반도체층(23)의 상면은 제1 높이를 갖는 영역(23a)과 제2 높이를 갖는 영역(23b)을 포함하는 단차진 구조를 가질 수 있다. 제1 개구부(33a)를 통해 제1 도전형 반도체층(23)의 제2 높이를 갖는 영역(23b)이 노출되므로, 제1 패드 금속층(35a)은 제2 높이를 갖는 영역(23b)에 접속될 수 있다. 따라서, 제1 패드 금속층(35a)의 단부가 제2 높이를 갖는 영역(23b) 내에 배치될 수 있다.
또한, 제2 패드 금속층(35b)은 발광셀(C2)의 상부 영역 내에, 나아가, 발광셀(C2)의 제2 도전형 반도체층(27)의 상부 영역 내에 한정되어 위치할 수 있다. 제2 패드 금속층(35b)은 하부 절연층(33)의 제2 개구부(33b)를 통해 발광셀(C2) 상의 오믹 반사층(31)에 전기적으로 접속할 수 있다. 한편, 제2 패드 금속층(35b)은 연결부(35ab)에 의해 둘러싸일 수 있으며, 따라서, 제2 패드 금속층(35b)과 연결부(35ab) 사이에 제2 패드 금속층(35b)을 둘러싸는 경계 영역이 형성될 수 있다. 이 경계 영역은 하부 절연층(33)을 노출시킬 수 있다.
연결부(35ab)(또는 제3 패드 금속층)는 발광셀들(C1, C2)을 전기적으로 연결할 수 있다. 연결부(35ab)는 발광셀(C1)의 오믹 반사층(31)에 전기적으로 접속되어 제2 도전형 반도체층(27)에 전기적으로 접속함과 아울러, 발광셀(C2)의 제1 도전형 반도체층(23)에 전기적으로 접속하여 이들 발광셀들(C1, C2)을 직렬 연결할 수 있다. 구체적으로, 도 3에 개시된 단면도를 참조하면, 연결부(35ab)는, 발광셀(C1)에서 하부 절연층(33)의 제2 개구부(33b)를 통해 노출된 오믹 반사층(31)에 전기적으로 접속할 수 있다. 또한, 연결부(35ab)는, 발광셀(C2)에서, 하부 절연층(33)의 제1 개구부(33a)를 통해 메사(M2)의 측면 측에서 노출된 제1 도전형 반도체층(23)에 전기적으로 접속할 수 있다. 이때, 앞서 언급된 것처럼 제1 개구부(33a)를 통해 제1 도전형 반도체층(23)의 제2 높이를 갖는 영역(23b)이 노출되므로, 연결부(35ab)의 단부는 제2 높이를 갖는 영역(23b) 내에 위치할 수 있다. 또한, 연결부(35ab)는 또한 발광셀들(C1, C2) 사이의 셀 분리 영역(ISO)을 덮을 수 있다.
한편, 도 1에 도시한 바와 같이, 연결부(35ab)는 셀 분리 영역(ISO)을 가로질러 발광셀들(C1, C2)를 직렬 연결한다. 이때, 셀 분리 영역(ISO) 상의 연결부(35ab)의 폭은 셀 분리 영역(ISO)의 폭보다 작으며, 연결부(35ab)는 셀 분리 영역(ISO) 전체를 덮지는 않는다. 따라서, 적어도 셀 분리 영역(ISO)의 양측 외곽부분들은 연결부(35ab)에 덮이지 않을 수 있다. 한편, 제1 패드 금속층(35a)은 오목부를 포함할 수 있으며, 연결부(35ab)는 돌출부를 포함할 수 있다. 연결부(35a)의 돌출부의 일부 영역은 발광셀(C1)을 향해 기울기를 가지면서 좁아지며, 상기 돌출부의 단부 영역은 제1 패드 금속층(35a)의 오목부 내에 한정되도록 배치될 수 있다. 이에 따라, 발광셀(C1)의 메사의 양측 가장자리와 발광셀(C2)의 메사의 양측 가장자리를 연속으로 잇는 가상의 선들 내에서 셀 분리 영역(ISO)의 일부는 연결부(35ab)에 의해 덮히지 않을 수 있다. 한편, 발광셀(C1) 상에 위치하는 단부는 메사 상에 배치될 수 있다.
제1 패드 금속층(35a), 제2 패드 금속층(35b) 및 연결부(35ab)는 하부 절연층(33)이 형성된 후에 동일 공정에서 동일 재료로 함께 형성될 수 있으며, 따라서 동일 레벨에 위치할 수 있다. 반드시 이에 한정되는 것은 아니나, 제1 패드 금속층(35a), 제2 패드 금속층(35b) 및 연결부(35ab)는 각각 하부 절연층(33) 상에 위치하는 부분을 포함할 수 있다.
제1 및 제2 패드 금속층(35a, 35b) 및 연결부(35ab)는 Al층과 같은 반사층을 포함할 수 있으며, 반사층은 Ti, Cr 또는 Ni 등의 접착층 상에 형성될 수 있다. 또한, 상기 반사층 상에 Ni, Cr, Au 등의 단층 또는 복합층 구조의 보호층이 형성될 수 있다. 제1 및 제2 패드 금속층(35a, 35b) 및 연결부(35ab)는 예컨대, Cr/Al/Ni/Ti/Ni/Ti/Au/Ti의 다층 구조를 가질 수 있다.
상부 절연층(37)은 제1 및 제2 패드 금속층(35a, 35b)과 연결부(35ab)를 덮을 수 있다. 또한, 상부 절연층(37)은 메사(M1, M2)의 둘레를 따라 하부 절연층(33)의 가장자리를 덮을 수 있다. 또한, 상부 절연층(37)은 메사(M1, M2)의 둘레를 따라 제1 패드 금속층(35a)과 연결부(35ab)의 측면 및 단부를 덮을 수 있다. 제1 패드 금속층(35a)의 단부 또는 연결부(35ab)의 단부가 하부 절연층(33)의 제1 개구부(33a)를 통해 제1 도전형 반도체층(23)의 제2 높이를 갖는 영역(23b)에 위치하므로, 이들을 덮는 상부 절연층(37)의 단부 또한 제1 도전형 반도체층(23)의 제2 높이를 갖는 영역(23b) 내에 위치할 수 있다. 상부 절연층(37)에 의해 수분 등의 침투가 차단되어 제1 패드 금속층(35a)과 연결부(35ab)의 손상이 방지될 수 있다.
한편, 상부 절연층(37)은 발광셀(C1) 상에서 제1 패드 금속층(35a)을 노출시키는 제1 개구부(37a)를 포함할 수 있다. 또한, 상부 절연층(37)은 발광셀(C2) 상에서 제2 패드 금속층(35b)을 노출시키는 제2 개구부(37b)를 포함할 수 있다. 이들 제1 및 제2 개구부들(37a, 37b)을 제외하면 발광셀들(C1, C2)의 다른 영역들이 상부 절연층(37)으로 덮일 수 있다. 특히, 연결부(35ab)의 상면 및 측면은 모두 상부 절연층(37)으로 덮여 밀봉될 수 있다.
상부 절연층(37)은 SiO2 또는 Si3N4의 단일층으로 형성될 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 상부 절연층(37)은 실리콘질화막과 실리콘산화막을 포함하는 다층 구조를 가질 수도 있으며, SiO2막, TiO2막, ZrO2막, MgF2막, 또는 Nb2O5막 등에서 굴절률이 서로 다른 층들을 교대로 적층한 분포브래그 반사기를 포함할 수도 있다.
반사 구조물(50)은 기판(21)의 가장자리와 인접한 위치에서, 메사 식각을 통해 노출된 제1 도전형 반도체층(23) 상에 배치될 수 있다. 도 2 및 도 3을 참조하면, 본 실시예에서와 같이, 반사 구조물(50)이 하부 절연층(33)과 동일한 물질층을 포함하고 동일한 공정을 통해 형성되는 경우, 반사 구조물(50)은 제1 도전형 반도체층(23)의 제1 높이를 갖는 영역(23a) 상에 배치될 수 있다. 또한, 반사 구조물(50)은 셀 분리 영역(ISO)에서 기판(21) 상에 배치될 수 있다.
한편, 반사 구조물(50)은 메사(M1, M2)의 측면에서 기판(21)의 가장자리를 따라 메사(M1, M2)를 둘러싸는 구조를 가질 수 있다. 도 1에 개시된 것처럼, 반사 구조물(50)은 일 실시예에 따라 기판(21)의 가장자리를 따라 메사(M1, M2)를 둘러싸는 띠 형태로 배치될 수 있다. 또는, 다른 실시예에 따라 반사 구조물(50)은 기판(21)의 가장자리를 따라 메사(M1, M2)를 둘러싸되, 복수의 아일랜드 형태로 배치될 수 있다.
반사 구조물(50)은 발광 다이오드 칩의 가장자리에 배치되어 기판(21)의 상면 측으로 진행하는 광을 광 출사면인 기판(21)의 하면으로 재 반사하여 발광 다이오드 칩의 발광 효율을 향상시킬 수 있다. 활성층(25)에서 생성되어 제1 도전형 반도체층(23)으로 진입한 광의 일부는 발광 다이오드 칩의 광 출사면(예를 들어, 기판(21)의 하면)으로 향하지 못하고, 메사(M1, M2) 주위의 제1 도전형 반도체층(23)의 상면으로 향할 수 있으며, 제1 도전형 반도체층(23)을 통해 방출된 광은 유용하게 사용되지 못하고 손실된다. 광은 제1 도전형 반도체층(23)과 기판(21)의 계면 또는 기판(21)의 하면이나 측면에서 반사되어, 광 출사면과 반대 방향에 위치하는 제1 도전형 반도체층(23)의 가장자리로 향할 수 있다. 따라서, 본 실시예와 같이 발광 다이오드 칩의 가장자리에 반사 구조물(50)이 배치되지 않은 경우, 제1 도전형 반도체층(23)의 가장자리로 향한 광은 손실되며, 결과적으로 발광 다이오드 칩의 발광 효율이 저하될 수 있다. 따라서, 본 실시예에서는 발광 다이오드 칩의 가장자리를 따라 제1 도전형 반도체층(21) 또는 기판(21)(예를 들어 셀 분리 영역(ISO)에서) 상에 반사 구조물(50)을 배치하여 손실되는 광을 줄일 수 있다.
한편, 도 2를 참조하면, 반사 구조물(50)의 측면은 기판(21)의 측면 및 제1 도전형 반도체층(23)의 측면과 나란하게 배치될 수 있다. 다만 이에 제한되는 것은 아니며, 반사 구조물(50)의 바깥 측면이 기판(21)의 측면 또는 제1 도전형 반도체층(23)의 측면으로부터 메사(M1, M2) 측으로 이격될 수도 있다.
한편, 반사 구조물(50)은 메사(M1, M2)의 측면으로부터 이격되어 제1 도전형 반도체층(23) 상에 배치될 수 있으며, 또한 반사 구조물(50)은 메사(M1, M2)의 측면을 덮는 측면 피복층(들)(40)과 이격되어 배치될 수 있다. 도 2 및 도 3을 참조하면, 메사(M1, M2)의 측면은 하부 절연층(33), 연결부(35ab)(또는 제1 패드 금속층(35a)), 상부 절연층(37) 등을 포함하는 측면 피복층(들)(40)에 의해 덮이게 된다. 측면 피복층(들)(40)은 메사(M1, M2)의 측면으로부터 연장되어 메사 식각에 의해 노출된 제1 도전형 반도체층(23)의 일부를 덮을 수 있다. 따라서, 패드 금속층(예를 들어, 제1 패드 금속층(35a) 또는 연결부(35ab))의 단부 및 상부 절연층(37)의 단부는 하부 절연층(33)의 단부와 반사 구조물(50)의 단부 사이에 위치하는 제1 도전형 반도체층(23)의 제2 높이를 갖는 영역(23b) 상에 배치될 수 있다. 이때, 반사 구조물(50)은 측면 피복층(들)(40)의 단부와 이격되게 배치된다. 예를 들어, 도 2 및 도 3에 도시되듯이 반사 구조물(50)은 제1 도전형 반도체층(23) 상에서 가장 인접하여 배치된 상부 절연층(37)의 단부로부터 횡방향으로 이격되어 배치될 수 있다. 또한, 도 4에 도시되듯이, 셀 분리 영역(ISO)에서 반사 구조물(50)은 기판(21) 상에 배치되며, 하부 절연층(33), 연결부(35ab) 및 상부 절연층(37)과도 이격될 수 있다. 이를 통해, 발광 다이오드 칩의 신뢰성이 향상될 수 있다. 즉, 단일 기판 상에 발광 다이오드 칩들이 형성되고, 레이저 등과 같은 절단 수단에 의해 개별 발광 다이오드 칩으로의 분할 공정이 수행될 수 있다. 레이저를 이용하여 발광 다이오드 칩들의 분할 공정이 수행되는 경우, 기판(21) 상의 스크라이빙 라인을 따라 레이저가 조사될 수 있다. 그 후 브레이킹 공정 시 기판(21) 및 제1 도전형 반도체층(23)이 분할되며, 이때, 스크라이빙 라인 상에 또는 그것에 인접하여 위치하는 반사 구조물(50)이 물리적 충격에 의해 손상될 수 있다. 반사 구조물(50)을 메사(M1, M2)의 측면 및 측면 피복층(들)(40)로부터 이격되게 배치함으로써, 반사 구조물(50)이 손상되는 경우, 예를 들어 뜯겨지는 경우에도, 측면 피복층(들)(40)이 함께 손상되는 것을 방지할 수 있다. 즉, 발광 다이오드 칩의 분할 공정 시, 반사 구조물(50)이 받을 수 있는 물리적 충격이 반사 구조물(50)에 한정되며, 그것에 인접하여 배치된 측면 피복층(들)(40)로 전이되는 것이 방지되며, 그 결과, 발광 다이오드 칩의 신뢰성 감소 및 수율 감소를 방지할 수 있다.
반사 구조물(50)은 하부 절연층(33)과 동일한 물질층을 포함할 수 있으며, 또한 동일한 공정을 통해 형성될 수 있다. 즉, 반사 구조물(50)은 도 5에 개시된 것과 같이 굴절률이 서로 다른 제1 재료층과 제2 재료층을 교대로 적층한 적층 구조를 갖는 분포 브래그 반사기를 포함할 수 있다. 또한, 반사 구조물(50)은 400nm 내지 720nm의 파장을 갖는 광에 대해 90% 이상의 반사율을 가질 수 있다.
다만, 반사 구조물(50)은 분포 브래그 반사기에 한정되는 것은 아니며, 금속 반사 구조물을 포함할 수도 있다. 반사 구조물(50)이 금속 반사 구조물을 포함하는 경우, 반사 구조물(50)은 제1, 2 패드 금속층(35a, 35b)(또는 연결부(35ab))과 동일할 물질층을 포함할 수 있으며, 동일한 공정을 통해 형성될 수 있다. 이와 관련된 내용은, 도 7에서 상세히 설명된다.
한편, 제1 범프 패드(39a)는, 발광셀(C1)에서, 상부 절연층(37)의 제1 개구부(37a)를 통해 노출된 제1 패드 금속층(35a)에 전기적으로 접촉할 수 있다. 제2 범프 패드(39b)는, 발광셀(C2)에서 상부 절연층(37)의 제2 개구부(37b)를 통해 노출된 제2 패드 금속층(35b)에 전기적으로 접촉한다.
제1 범프 패드(39a) 및 제2 범프 패드(39b)는 발광 다이오드를 서브마운트나 인쇄회로보드 등에 본딩되는 부분들로서 본딩에 적합한 재료로 형성된다. 예를 들어, 제1 및 제2 범프 패드들(39a, 39b)은 Au층 또는 AuSn층을 포함할 수 있다.
이상에서 2개의 발광셀들(C1, C2)을 갖는 발광 다이오드에 대해 설명하였지만, 발광셀들의 개수는 더 많을 수도 있고 더 적을 수도 있다. 또한, 이하에서 설명되는 발광 다이오드 제조 방법을 통해 발광 다이오드의 구조가 더욱 명확하게 이해될 수 있다.
도 6은 본 발명의 일 실시 예에 따른 반사 구조물의 형성 방법을 설명하기 위한 개략적인 단면도들이다. 특히, 반사 구조물이 하부 절연층과 동일한 물질층을 포함할 때, 도 6을 통해 반사 구조물과 그와 인접하여 위치하는 측면 피복층(들)의 구조 및 형성 과정을 이해할 수 있다. 예를 들어, 도 6은 도 1의 발광 다이오드 칩에 있어서, 절취선 A-A'상에 위치하는 발광 다이오드 칩의 측면 영역(α)의 형성 공정을 나타낼 수 있다.
도 6a를 참조하면, 먼저 기판(21) 상에 제1 도전형 반도체층(23), 활성층(25) 및 제2 도전형 반도체층(27)을 포함하는 반도체 적층 구조체(30)가 형성되며, 메사 식각을 통해 활성층(25) 및 제2 도전형 반도체층(27)을 포함하는 메사들이 형성될 수 있다. 메사들은 스크라이빙 라인(L)을 기준으로 그 양측에 형성될 수 있다.
메사 식각 공정 후, 메사 상에 오믹 반사층(31)이 형성되고, 그 후 메사, 오믹 반사층(31) 및 메사 식각을 통해 노출되는 제1 도전형 반도체층(23)을 덮는 하부 절연층(33)이 형성된다.
한편, 하부 절연층(33)의 일부가 식각될 수 있다. 예를 들어, 하부 절연층(33)은 건식 식각 공정을 통해 그 일부가 제거될 수 있다. 도 6b를 참조하면, 제1 도전형 반도체층(23)을 덮는 하부 절연층(33)의 일부가 제거되어 제1 개구부(33a)가 형성될 수 있다. 물론, 도 1에서와 같이 제2 개부구들(33b)의 형성을 위해 하부 절연층(33)이 제거되는 영역이 더 존재하지만, 여기서는 칩의 측면 영역의 형성 과정을 위주로 설명되므로 논외로 한다. 이때, 스크라이빙 라인(L) 상에 위치하는 하부 절연층(33)은 제거되지 않을 수 있다. 스크라이빙 라인(L) 상에 남겨진 하부 절연층(33)의 일부는 반사 구조물(50)으로 이용된다. 또한, 메사의 측면을 덮는 하부 절연층(33) 및 그로부터 제1 도전형 반도체층(23) 상으로 연장되는 하부 절연층(33)의 일부는 제거되지 않을 수 있다.
식각 공정을 통해 하부 절연층(33)이 제거될 때, 제1 개구부(33a)를 통해 노출되는 제1 도전형 반도체층(23)의 상면이 손상될 수 있다. 예를 들어, 하부 절연층(33)은 건식 식각 공정을 통해 제거되며, 이때, 건식 식각에 이용되는 가스에 의해 제1 개구부(33a)를 통해 노출되는 제1 도전형 반도체층(23)의 상면이 손상될 수 있다. 앞서 언급된 것처럼, 제1 패드 금속층(35a) 및/또는 연결부(35ab)가 제1 개구부(33a)를 통해 노출되는 제1 도전형 반도체층(23)에 접속되는데, 제1 패드 금속층(35a) 및/또는 연결부(35ab)가 손상된 제1 도전형 반도체층(23)에 접촉되는 경우 콘택 저항이 증가하게 된다. 따라서, 콘택 저항의 증가를 방지하기 위해 손상된 제1 도전형 반도체층(23)의 표면을 제거할 필요가 있다.
도 6c를 참조하면, 제1 개구부(33a)를 통해 노출되는 제1 도전형 반도체층(23) 표면이 식각되어 단차가 형성될 수 있다. 즉, 제1 도전형 반도체층(23)의 상면은 제1 높이를 갖는 영역(23a)과 제2 높이를 갖는 영역(23b)을 포함하는 단차진 구조를 포함할 수 있다. 이때, 제2 높이를 갖는 영역(23b)은 제1 도전형 반도체층(23)의 손상된 상면이 제거될 수 있는 정도의 소정의 깊이(d)를 가질 수 있다. 또한, 제2 높이를 갖는 영역(23b)은 제1 개구부(33a)의 위치에 대응될 수 있다. 즉, 본 실시예에서 하부 절연층(33)과 반사 구조물(50)이 동일한 공정을 통해 형성되는 것에 따라, 스크라이빙 라인(L) 상의 하부 절연층(33)이 제거되지 않으므로, 제1 개구부(33a)는 하부 절연층(33)의 단부와 반사 구조물(50)의 단부 사이에 배치될 수 있다. 그에 따라, 제2 높이를 갖는 영역(23b) 또한 하부 절연층(33)의 단부와 반사 구조물(50)의 단부 사이에 위치할 수 있다.
도 6d를 참조하면, 하부 절연층(33)을 덮는 제2 패드 금속층(35b) 및 연결부(35ab)가 형성될 수 있다. 연결부(35ab)는 하부 절연층(33)이 제거된 영역에서 노출되는 제1 도전형 반도체층(23)과 접속되도록 패터닝 된다. 즉, 연결부(35ab)는 하부 절연층(23)을 덮으며, 또한 제1 도전형 반도체층(23)의 제2 높이를 갖는 영역(23b) 내로 더 연장되어 제1 도전형 반도체층(23)의 일부를 덮을 수 있다. 비록 도 5d에서는 도시되지 않았지만, 제2 패드 금속층(35b) 및 연결부(35ab)와 함께 제1 패드 금속층(35a)도 형성될 수 있고, 칩의 측면 영역에서 제1 패드 금속층(35a)은 연결부(35ab)와 동일한 형상을 가질 수 있다.
제1 및 제2 패드 금속층(35a, 35b), 연결부(35ab) 상에 상부 절연층(37)이 형성될 수 있다. 또한, 상부 절연층(37)은 스크라이빙 라인(L) 상에 위치하는 반사 구조물(50)과, 연결부(35ab)의 단부와 반사 구조물(50) 사이에서 노출되는 제1 도전형 반도체층(23)을 덮도록 형성될 수 있다.
한편, 상부 절연층(37)이 식각되어 패터닝 될 수 있다. 도 6e를 참조하면, 일 실시예에 따라 스크라이빙 라인(L) 상에 위치하는 반사 구조물(50)을 덮는 상부 절연층(37)이 완전히 제거되고, 잔존하는 상부 절연층(37)과 반사 구조물(50)이 이격될 수 있다. 따라서, 상부 절연층(37)의 단부는 제1 도전형 반도체층(23)의 제2 높이를 갖는 영역(23b) 내에 위치하되, 반사 구조물(50)과 이격될 수 있다. 이때, 상부 절연층(37)과 함께 반사 구조물(50)의 상면의 일부가 제거될 수 있다.
레이저 등을 이용하여 스크라이빙 라인(L)을 따라, 그 양측에 위치하는 발광 다이오드 칩들이 개별 칩들로 분리될 수 있다. 예를 들어, 스크라이빙 라인(L)을 따라 기판(21) 및 제1 도전형 반도체층(23)에 레이저가 조사되고, 그 후 브레이킹 공정을 통해 개별 칩들로 분리 될 수 있다. 칩 분리 공정 시 스크라이빙 라인(L) 상에 위치하는 반사 구조물(50)이 물리적 충격을 받을 수 있다. 이때, 반사 구조물(50)이 받는 물리적 충격이 칩의 다른 구성, 예를 들어 반사 구조물(50)과 가장 인접하여 배치되는 상부 절연층(37)에 전달되는 것을 방지하기 위해, 반사 구조물(50)과 상부 절연층(37)은 이격된다.
한편, 도 6f를 참조하면, 본 발명의 다른 실시예에 따라, 반사 구조물(50)을 덮는 상부 절연층(37')을 제거할 때, 상부 절연층(37')의 일부가 남겨질 수 있다. 이에 따라, 상부 절연층(37)을 식각을 통해 제거하는 과정에서 그 아래 위치하는 반사 구조물(50)이 손상 또는 식각되는 것을 방지할 수 있다. 또한, 반사 구조물(50) 상에 잔존하는 상부 절연층(37)은 반사 구조물(50)을 보완하여 광 반사 효율을 높일 수 있다. 다만, 이 경우에도 연결부(35ab)를 덮는 상부 절연층(37)과 반사 구조물(50) 또는 반사 구조물(50) 상에 잔존하는 상부 절연층(37)은 서로 이격될 수 있다.
도 6은 발광 다이오드 칩 측면의 일부 영역(α)을 나타내지만, 이와 같은 구조는 발광 다이오드 칩 측면의 다른 영역에도 적용될 수 있다.
도 7은 본 발명의 또 다른 실시 예에 따른 반사 구조물의 형성 방법을 설명하기 위한 계략적인 단면도들이다. 본 실시 예에 따른 반사 구조물은 금속 반사층을 포함할 수 있다. 본 실시 예에 따른 반사 구조물의 형성 공정 및 발광 다이오드 칩의 분리 공정은 도 6에 개시된 것과 대체로 동일하며, 다만 반사 구조물이 패드 금속층과 동일한 물질층을 포함하는 차이가 있다. 이하 차이점을 중심으로 기술된다.
도 7a를 참조하면, 먼저 기판(21) 상에 반도체 적층 구조체(30)가 형성되며, 메사 식각을 통해 활성층(25) 및 제2 도전형 반도체층(27)을 포함하는 메사들이 형성될 수 있다. 메사들은 스크라이빙 라인(L)을 기준으로 그 양측에 형성될 수 있다. 메사 식각 공정 후, 메사 상에 오믹 반사층(31)이 형성되고, 그 후 메사, 오믹 반사층(31) 및 메사 식각을 통해 노출되는 제1 도전형 반도체층(23)을 덮는 하부 절연층(33)이 형성된다.
한편, 하부 절연층(33)의 일부가 식각될 수 있다. 하부 절연층(33)은 건식 식각 공정을 통해 그 일부가 제거될 수 있다. 도 7b를 참조하면, 제1 도전형 반도체층(23)을 덮는 하부 절연층(33)의 일부가 제거되어 제1 개구부(33a')가 형성된다. 이때, 도 6의 실시 예와는 달리, 스크라이빙 라인(L) 상에 위치하는 하부 절연층(33)도 제거된다. 즉, 도 6의 실시예에서는 하부 절연층(33)과 반사 구조물(50)이 동일한 물질층을 포함하는 것에 따라 동일한 공정을 통해 형성되었다. 그러나, 본 실시예에서는 반사 구조물(50')이 하부 절연층(33)과 다른 물질로 구성되므로 스크라이빙 라인(L) 상에 하부 절연층(33)을 남겨둘 필요가 없는 것이다. 따라서, 제1 개구부(33a')의 형상도 도 6의 실시예와는 다르게, 하부 절연층(33)의 단부으로부터 스크라이빙 라인(L)(칩 분리 이후에는 기판의 측면 또는 제1 도전형 반도체층의 측면)까지 형성된다.
식각 공정을 통해 하부 절연층(33)이 제거될 때, 제1 개구부(33a')를 통해 노출되는 제1 도전형 반도체층(23)의 상면이 손상될 수 있다. 예를 들어, 하부 절연층(33)은 건식 식각 공정을 통해 제거되며, 이때, 건식 식각에 이용되는 가스에 의해 제1 개구부(33a')를 통해 노출되는 제1 도전형 반도체층(23)의 상면이 손상될 수 있다.
도 7c를 참조하면, 제1 개구부(33a')를 통해 노출되는 제1 도전형 반도체층(23) 표면이 식각되어 단차가 형성될 수 있다. 즉, 제1 도전형 반도체층(23)의 상면은 제1 높이를 갖는 영역(23a') 및 제2 높이를 갖는 영역(23b')을 포함하는 단차진 구조를 가질 수 있다. 이때, 제2 높이를 갖는 영역(23b')의 위치는 제1 개구부(33a')의 위치에 대응될 수 있다.
도 7d를 참조하면, 하부 절연층(33) 및 제1 도전형 반도체층(23)을 덮는 금속층(35)이 형성된다. 금속층(35)은 Al층과 같은 반사층을 포함할 수 있으며, 반사층은 Ti, Cr 또는 Ni 등의 접착층 상에 형성될 수 있다. 또한, 상기 반사층 상에 Ni, Cr, Au 등의 단층 또는 복합층 구조의 보호층이 형성될 수 있다. 금속층(35)은 예컨대, Cr/Al/Ni/Ti/Ni/Ti/Au/Ti의 다층 구조를 가질 수 있다.
도 7d를 참조하면, 금속층(35)을 사진 및 식각을 통해 패터닝하여 제2 패드 금속층(35b), 연결부(35ab) 및 반사 구조물(50')을 형성할 수 있다. 즉, 본 실시예에서는 금속층(35)을 패터닝할 때, 스크라이빙 라인(L) 상에 위치하는 금속층(35)은 제거되지 않고, 잔존하는 금속층(35)은 반사 구조물(50')로 이용될 수 있다. 결과적으로, 반사 구조물(50')은 제1 도전형 반도체층(23)의 제2 높이를 갖는 영역(23b') 상에 위치할 수 있다.
도 7f를 참조하면, 제1 및 제2 패드 금속층(35a, 35b), 연결부(35ab) 상에 상부 절연층(37)이 형성되며 패터닝 될 수 있다. 이때, 상부 절연층(37)과 반사 구조물(50')은 이격될 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 오믹 반사층을 설명하기 위한 개략적인 단면도이다.
도 8을 참조하면, 본 실시예에 따른 오믹 반사층(31')은 오믹층(31'a), 절연층(31'b) 및 반사층(31'c)을 포함하는 점에서 앞서 설명한 오믹 반사층(31)과 차이가 있다다.
오믹층(31'a)은 제2 도전형 반도체층(27)과 오믹 콘택을 형성하는 층으로, ITO, ZnO와 같은 투명 산화물층을 포함할 수 있다. 절연층(31'b)은 오믹층(31'a) 상에 복수의 아일랜드 형태로 또는 복수의 홀들을 갖도록 배치되어 오믹층(31'a)을 노출시킨다. 절연층(31'b)은 SiO2와 같은 단일 물질로 구성될 수 있다. 또는 절연층(31'b)은 굴절률이 서로 다른 층들을 교대로 적층한 분포 브래그 반사기를 포함할 수도 있다. 반사층(31'c)은 오믹층(31'a) 및 절연층(31'b)을 덮으며, 절연층(31'b)을 통해 노출된 오믹층(31'a)과 접촉될 수 있다. 연결부(35ab) 또는 제2 패드 금속층(35b)은 반사층(31'c)에 접속되며, 이에 따라, 발광셀들(C1, C2)의 제2 도전형 반도체층(27)과 전기적으로 연결될 수 있다. 본 실시예의 오믹 반사층 구조에 따르면, 오믹층(31'a)과 반사층(31'c) 사이에서 절연층(31'b)이 전류 차단 역할을 하므로, 발광 다이오드의 전류 분산 성능이 개선될 수 있다. 반사층(31'c)은 반사율이 높은 금속, 예를 들어 Ag을 포함할 수 있고, 이에 따라 아일랜드 형태로 배치된 절연층(31'b) 사이에서 광을 반사 할 수 있으며, 또한, 절연층(31'b)을 투과한 광을 반사할 수 있다. 또한, 반사층(31'c)은 Ag의 확산을 차단하기 위한 장벽층을 더 포함하는 이중 구조를 가질 수 있다. 장벽층은 Ni과 같은 금속을 포함할 수 있다.
본 실시예에 따르면, 투명 산화물의 오믹층(31'a)과 금속 반사층(31'b) 사이에 절연층(31'b)을 배치함으로써 오믹 반사층(31')의 반사율을 증가시켜 발광 다이오드 칩의 발광 효율을 개선할 수 있다.
도 9는 본 발명의 다른 실시 예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 평면도를 나타내며, 도 10은 도 9의 절취선 D-D'를 따라 취해진 단면도를 나타낸다. 본 실시 예에 따른 발광 다이오드 칩은 도 1에 개시된 발광 다이오드 칩과 대부분의 구성이 동일, 유사하며 다만 단일의 발광셀이 복수의 메사들을 포함하고, 예비 절연층을 더 포함하고, 상기 메사들 상에 배치되는, 오믹 반사층, 제1 및 제2 패드 금속층, 범프 패드의 형상에 있어서 차이가 존재한다.
본 실시예에 따른 발광 다이오드 칩은 단일 기판 상에 배치되는 복수의 메사들(M1, M2, M3)을 포함한다. 메사들(M1, M2, M3)은 각각 활성층 및 제2 도전형 반도체층을 포함하되, 다만 메사들(M1, M2, M3) 아래에서 연속적으로 연결된 단일의 제1 도전형 반도체층을 공유한다. 메사들(M1, M2, M3)은 길이 방향을 따라 서로 평행하게 배치될 수 있다.
이에 따라, 오믹 반사층(31), 제1 및 제2 패드 금속층(35a, 35b)의 형상이 변형된다.
오믹 반사층(31)은 각 메사(M1, M2, M3) 상에 위치하여 각각의 제2 도전형 반도체층(27)에 오믹 접촉할 수 있다. 오믹 반사층들(31)은 각각 메사(M1, M2, M3) 상부 영역 내에 한정되며 서로 이격될 수 있다.
한편, 본 실시예에 따른 발광 다이오드 칩은 상기 오믹 반사층들(31) 주변의 메사(M1, M2, M3)를 덮는 예비 절연층(29)을 더 포함할 수 있다. 예비 절연층(29)은 예컨대 SiO2로 형성될 수 있으며, 메사(M1, M2, M3)의 측면을 덮고 나아가 제1 도전형 반도체층(23)의 일부 영역을 덮을 수 있다.
한편, 하부 절연층(33)이 메사(M1, M2, M3) 및 오믹 반사층들(31)을 덮을 수 있다. 하부 절연층(33)은 기판(21)의 가장자리를 따라 제1 도전형 반도체층(23)을 노출시키는 제1 개구부(33a1)들과 함께 메사들(M1, M2, M3) 사이에서 제1 도전형 반도체층(23)을 노출시키는 제1 개구부(33a2)들을 가질 수 있다.
하부 절연층(33)은 또한 각 메사(M1, M2, M3) 상에서 오믹 반사층(31)을 노출시키는 제2 개구부들(33b)을 가진다. 제2 개구부들(33b)의 형상은 도 9에 도시된 바와 같이 기다란 라운딩된 사각형 형상일 수도 있으나, 이에 한정되는 것은 아니며 다양한 형상을 가질 수 있다.
제1 패드 금속층(35a)은 메사들(M1, M2, M3)을 덮으며 제1 개구부(33a1, 33a2)들을 통해 제1 도전형 반도체층(23)에 전기적으로 접속된다. 제1 패드 금속층(35a)은 제1 개구부(33a1)을 통해 제1 도전형 반도체층(23)에 접촉하는 외부 접촉부(35a1) 및 메사들(M1, M2, M3) 사이에서 제1 개구부들(33a2)을 통해 제1 도전형 반도체층(23)에 접촉하는 내부 접촉부들(35a2)을 가질 수 있다.
한편, 제2 패드 금속층들(35b)이 메사들(M1, M2, M3) 상에 각각 배치된다. 각각의 제2 패드 금속층(35b)은 제1 패드 금속층(35a)으로 둘러싸일 수 있으며, 따라서, 각 메사(M1, M2, M3) 상에 링 형상의 경계(35')가 형성될 수 있다. 제2 패드 금속층들(35b)은 하부 절연층(33)의 제2 개구부들(33b)을 통해 각 메사(M1, M2, M3) 상의 오믹 반사층(31)에 전기적으로 접속된다.
상부 절연층(37)은 제1 패드 금속층(35a) 및 제2 패드 금속층(35b)을 덮으며, 제1 패드 금속층(35a)을 노출시키는 제1 개구부(37a)들 및 제2 패드 금속층(35b)을 노출시키는 제2 개구부(37b)들을 가진다. 각 메사(M1, M2, M3) 상의 제2 패드 금속층(35b)이 제2 개구부(37b)들을 통해 노출된다. 제1 개구부(37a)들 또한 각 메사(M1, M2, M3) 상에 배치될 수 있다.
한편, 제1 범프 패드(39a) 및 제2 범프 패드(39b)는 각각 메사들(M1, M2, M3)에 걸쳐서 형성될 수 있다. 제1 범프 패드(39a)는 상부 절연층(37)의 제1 개구부들(37a)을 통해 제1 패드 금속층(35a)에 접촉하고, 제2 범프 패드(39b)는 상부 절연층(37)의 제2 개구부들(37b)을 통해 제2 패드 금속층(35b)에 접촉한다. 제2 범프 패드(39b)는 또한 하부 절연층(33)의 제2 개구부들(33b)의 상부 영역을 덮을 수 있다.
본 실시예에 있어서, 하부 절연층(33)의 제2 개구부들(33b)과 상부 절연층(37)의 제2 개구부들(37b)은 다양하게 배치될 수 있다. 본 실시예에서, 이들 제2 개구부들(33b, 37b)는 각 메사(M1, M2, M3) 상에 동일한 개수로 배치되며, 제2 개구부(33b)와 제2 개구부(37b)가 위 아래에 배치되고, 전체적으로 거울면 대칭 구조를 갖는다.
본 실시 예에서도, 기판(21)의 가장자리를 따라 각 메사들(M1, M2, M3)의 측면에 측에서, 메사 식각을 통해 노출되는 제1 도전형 반도체층(23)의 상에 반사 구조물(50)이 배치된다. 반사 구조물(50)은 기판(21)의 가장자리에 인접하여 배치되는 메사들(M1, M2, M3)의 측면과 이격되며, 또한, 메사들(M1, M2, M3)의 측면을 덮는 측면 피복층(들)(40)과 이격된다. 도 10을 참조하면, 반사 구조물(50)은 메사들(M1, M2, M3)의 측면을 덮는 상부 절연층(37)의 단부와 이격되며, 반사 구조물(50)과 상부 절연층(37)의 단부 사이에서 노출되는 제1 도전형 반도체층(23)은 기판 측으로 파인 홈부(h)를 포함할 수 있다.
따라서, 본 실시 예에서도 도 1의 실시 예와 마찬가지로 반사 구조물(50)에 의해 발광 다이오드 칩의 측면에서 발생될 수 있는 광 손실을 방지되어 광 추출 효율이 향상되면서도, 칩 분리 공정 시 반사 구조물(50)과 인접한 다른 구성의 파손 위험성이 배제되어 높은 신뢰성을 유지할 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 평면도이다.
도 11을 참조하면, 본 실시예에 따른 발광 다이오드 칩은 도 1을 참조하여 설명한 발광 다이오드와 대체로 유사하나, 도 1의 실시예에서는 하나의 반사 구조물(50)이 복수의 메사들(M1, M2)을 둘러싸는 환형 형상을 갖는 것으로 도시되었지만, 본 실시예에서는 반사 구조물들(50a)이 메사들(M1, M2)에 대응하여 배치된 것에 차이가 있다. 즉, 반사 구조물들(50a)은 메사들(M1, M2) 사이의 영역에서 서로 이격된다. 특히, 반사 구조물(50a)은 셀 분리 영역(ISO)을 지나지 않으며, 반사 구조물들(50a) 사이의 이격거리는 셀 분리 영역(ISO)의 폭보다 클 수 있다.
반사 구조물(50a)은 발광 다이오드 칩을 분할하는 과정에서 일부에 들뜸, 깨짐이나 크랙 등과 같은 결함이 발생할 수 있다. 도 1과 같이 하나의 반사 구조물(50)이 형성된 경우, 일부에 발생된 반사 구조물의 들뜸, 깨짐이나 크랙에 의해 전체 발광셀들(C1, C2)에 악영향을 줄 수 있다. 특히, 반사 구조물(50)의 일부 영역에서 들뜸이 발생할 경우, 고온고습 조건하에서 전체 반사 구조물(50)이 떨어져 버릴 수도 있다.
이에 반해, 반사 구조물들(50a)을 서로 이격시켜 배치함으로써 하나의 반사 구조물(50a)에 결함이 생겨도 다른 반사 구조물(50a)을 안전하게 유지할 수 있어 발광 다이오드 칩의 신뢰성을 향상시킬 수 있다.
또한, 반사 구조물(50a)이 단차가 큰 셀 분리 영역(ISO)을 지나지 않도록 배치됨으로써 반사 구조물(50a)에 결함이 발생되는 것을 더욱 방지할 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 평면도이다.
도 12를 참조하면, 본 실시예에 따른 발광 다이오드 칩은 도 9를 참조하여 설명한 발광 다이오드 칩과 대체로 유사하나, 복수의 반사 구조물들(50b)이 메사들(M1, M2, M3)에 대응하여 서로 이격되어 배치된 것에 차이가 있다.
본 실시예에서, 셀 분리 영역(ISO)에 의해 발광셀들이 서로 분리된 것은 아니지만, 반사 구조물들(50b)을 메사들(M1, M2, M3)에 대응하여 배치함으로써 반사 구조물(50b)의 일부 영역에서 발생된 결함에 의해 메사들(M1, M2, M3) 전체에 악영향을 주는 것을 방지할 수 있어 발광 다이오드 칩의 신뢰성을 향상시킬 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 평면도이다.
도 13을 참조하면, 본 실시예에 따른 발광 다이오드 칩은 도 11을 참조하여 설명한 발광 다이오드 칩과 대체로 유사하나, 발광셀들(C1, C2, C3, C4)이 매트릭스 형상으로 배열된 것에 차이가 있다. 반사 구조물들(50c)은 메사들(M1, M2, M3, M4)에 대응하여 서로 이격 배치된다. 특히, 반사 구조물들(50c)은 발광셀들(C1, C2, C3, C4)을 분리하는 셀 분리 영역(ISO) 주위에서 서로 이격될 수 있으며, 셀 분리 영역(IS)으로부터도 이격된다. 반사 구조물들(50c) 사이의 이격 거리는 셀 분리 영역(ISO)의 폭보다 더 클 수 있다.
본 실시예에서 복수의 발광셀들(C1, C2, C3, C4)이 셀 분리 영역(ISO)에 의해 서로 분리된 것으로 도시 및 설명하였다. 그렇지만, 도 12를 참조하여 설명한 바와 같이, 셀 분리 영역(ISO)이 없이 단일의 제1 도전형 반도체층(23) 상에 복수의 메사들(M1, M2, M3, M4)이 형성된 경우에도 메사들에 대응하여 복수의 반사 구조물들(50c)이 서로 이격되어 배치될 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 단면도이다.
도 14를 참조하면, 본 실시예에 따른 발광 다이오드 칩은 앞서 설명한 실시예들의 발광 다이오드 칩들과 대체로 유사하나, 예비 절연층(29)이 생략되고, 전류 블록층(132)을 더 포함하는 것에 차이가 있고, 아울러, 오믹 반사층(131), 하부 절연층(133) 및 상부 절연층(137)이 변형되었으며, 반사 구조물(150)의 위치에 차이가 있다. 본 실시예의 발광 다이오드 칩은 또한 제1 패드 금속층(35a), 제2 패드 금속층(35b), 연결부(35ab), 제1 범프 패드(39a) 및 제2 범프 패드(39b)를 포함할 수 있으며, 이들은 앞서 설명한 실시예들과 유사하므로 중복을 피하기 위해 상세한 설명은 생략한다.
우선, 오믹 반사층(131)은 투명 오믹층(131a) 및 금속 반사층(131b)을 포함한다. 투명 오믹층(131a)은 제2 도전형 반도체층(27)에 오믹 콘택한다. 투명 오믹층(131a)은 활성층(25)에서 생성된 광을 투과하며, 예를 들어, ITO나 ZnO와 같은 도전성 산화물층 또는 투명 금속층으로 형성될 수 있다. 한편, 금속 반사층(131a)은 활성층(25)에서 생성된 광을 반사시키는 금속 물질, 예컨대, Ag 또는 Al을 포함할 수 있다.
전류 블록층(132)은 투명 오믹층(131a)과 금속 반사층(131b) 사이에 위치하며, 투명 오믹층(131a)을 노출시키는 개구부들(132a)을 갖는다. 금속 반사층(131b)는 개구부들(132a)을 통해 투명 오믹층(131a)에 접속한다. 전류 블로층(132)은 실리콘 산화물 또는 실리콘 질화물의 단일층 또는 다중층으로 형성될 수 있다.
도시한 바와 같이, 전류 블록층(132)은 제2 도전형 반도체층(27)의 상면으로부터 연장하여 메사의 측면을 덮을 수 있으며, 제1 도전형 반도체층(23)의 상면 일부를 덮을 수 있다.
전류 블록층(132)은 금속 반사층(131b)의 전체면이 투명 오믹층(131a)에 접속하는 것을 방지하여 전류 분산을 도울 수 있다. 또한, 전류 블록층(132)이 제2 도전형 반도체층(27) 및 활성층(25)의 측면을 덮어, 금속 반사층(131b)에 의해 전기적 단락이 발생하는 것을 방지할 수 있다.
한편, 전류 블록층(132)은 반사 구조물(150)으로부터 이격된다. 따라서, 기판(21)을 분할하는 동안 전류 블록층(132)에 손상이 발생되는 것을 방지할 수 있으며, 이에 따라, 발광 다이오드 칩의 신뢰성을 향상시킬 수 있다.
한편, 앞의 실시예들에서 반사 구조물(50)은 제1 도전형 반도체층(23) 상에 위치하는 것으로 설명하였지만, 본 실시예에서, 반사 구조물(150)은 기판(21) 상에 위치한다. 즉, 반사 구조물(150)은 제1 도전형 반도체층(23)을 제거하여 노출된 기판(21)의 표면 상에 형성될 수 있다. 반사 구조물(150)은 기판(21)의 가장자리를 따라 연속적으로 배치될 수도 있다. 그러나 본 실시예는 이에 한정되는 것은 아니며, 도 11 내지 도 13을 참조하여 설명한 바와 같이, 복수의 이격된 반사 구조물들(150)이 기판(21)의 가장자리를 따라 배치될 수도 있다.
하부 절연층(133)은 반사 구조물(150)로부터 이격되며, 나아가, 도시한 바와 같이, 하부 절연층(133)의 가장자리는 전류 블록층(132) 상에 위치할 수도 있다. 즉, 본 실시예에서, 하부 절연층(133)은 메사의 측면을 덮지 않고 메사 상에 한정되어 위치할 수 있다.
현편, 상부 절연층(137)은 앞서 설명한 실시예들의 상부 절연층(37)과 유사하나, 본 실시예에서, 상부 절연층(137)은 연속적으로 연장하여 반사 구조물(150)을 덮는 것에 차이가 있다. 상부 절연층(137)은 실리콘 산화물 또는 실리콘 질화물의 단일층 또는 다중층으로 형성될 수 있다. 상부 절연층(137)은 메사 상의 영역으로부터 연속적으로 연장하여 반사 구조물(150)을 덮을 수 있으며, 제1 도전형 반도체층(23)과 반사 구조물(150) 사이 영역에 노출된 기판(21)을 덮을 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니며, 앞서 설명한 실시예들과 마찬가지로 상부 절연층(137)이 반사 구조물(150)로부터 이격될 수도 있다.
도 15는 본 발명의 일 실시예에 따른 발광 다이오드를 적용한 조명 장치를 설명하기 위한 분해 사시도이다.
도 15를 참조하면, 본 실시예에 따른 조명 장치는, 확산 커버(1010), 발광 소자 모듈(1020) 및 바디부(1030)를 포함한다. 바디부(1030)는 발광 소자 모듈(1020)을 수용할 수 있고, 확산 커버(1010)는 발광 소자 모듈(1020)의 상부를 커버할 수 있도록 바디부(1030) 상에 배치될 수 있다.
바디부(1030)는 발광 소자 모듈(1020)을 수용 및 지지하여, 발광 소자 모듈(1020)에 전기적 전원을 공급할 수 있는 형태이면 제한되지 않는다. 예를 들어, 도시된 바와 같이, 바디부(1030)는 바디 케이스(1031), 전원 공급 장치(1033), 전원 케이스(1035), 및 전원 접속부(1037)를 포함할 수 있다.
전원 공급 장치(1033)는 전원 케이스(1035) 내에 수용되어 발광 소자 모듈(1020)과 전기적으로 연결되며, 적어도 하나의 IC칩을 포함할 수 있다. 상기 IC칩은 발광 소자 모듈(1020)로 공급되는 전원의 특성을 조절, 변환 또는 제어할 수 있다. 전원 케이스(1035)는 전원 공급 장치(1033)를 수용하여 지지할 수 있고, 전원 공급 장치(1033)가 그 내부에 고정된 전원 케이스(1035)는 바디 케이스(1031)의 내부에 위치할 수 있다. 전원 접속부(115)는 전원 케이스(1035)의 하단에 배치되어, 전원 케이스(1035)와 결속될 수 있다. 이에 따라, 전원 접속부(1037)는 전원 케이스(1035) 내부의 전원 공급 장치(1033)와 전기적으로 연결되어, 외부 전원이 전원 공급 장치(1033)에 공급될 수 있는 통로 역할을 할 수 있다.
발광 소자 모듈(1020)은 기판(1023) 및 기판(1023) 상에 배치된 발광 소자(1021)를 포함한다. 발광 소자 모듈(1020)은 바디 케이스(1031) 상부에 마련되어 전원 공급 장치(1033)에 전기적으로 연결될 수 있다.
기판(1023)은 발광 소자(1021)를 지지할 수 있는 기판이면 제한되지 않으며, 예를 들어, 배선을 포함하는 인쇄회로기판일 수 있다. 기판(1023)은 바디 케이스(1031)에 안정적으로 고정될 수 있도록, 바디 케이스(1031) 상부의 고정부에 대응하는 형태를 가질 수 있다. 발광 소자(1021)는 상술한 본 발명의 실시예들에 따른 발광 다이오드들 중 적어도 하나를 포함할 수 있다.
확산 커버(1010)는 발광 소자(1021) 상에 배치되되, 바디 케이스(1031)에 고정되어 발광 소자(1021)를 커버할 수 있다. 확산 커버(1010)는 투광성 재질을 가질 수 있으며, 확산 커버(1010)의 형태 및 광 투과성을 조절하여 조명 장치의 지향 특성을 조절할 수 있다. 따라서 확산 커버(1010)는 조명 장치의 이용 목적 및 적용 태양에 따라 다양한 형태로 변형될 수 있다.
도 16은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 적용한 디스플레이 장치를 설명하기 위한 단면도이다.
본 실시예의 디스플레이 장치는 표시패널(2110), 표시패널(2110)에 광을 제공하는 백라이트 유닛 및, 상기 표시패널(2110)의 하부 가장자리를 지지하는 패널 가이드를 포함한다.
표시패널(2110)은 특별히 한정되지 않고, 예컨대, 액정층을 포함하는 액정표시패널일 수 있다. 표시패널(2110)의 가장자리에는 상기 게이트 라인으로 구동신호를 공급하는 게이트 구동 PCB가 더 위치할 수 있다. 여기서, 게이트 구동 PCB는 별도의 PCB에 구성되지 않고, 박막 트랜지스터 기판상에 형성될 수도 있다.
백라이트 유닛은 적어도 하나의 기판 및 복수의 발광 소자(2160)를 포함하는 광원 모듈을 포함한다. 나아가, 백라이트 유닛은 바텀커버(2180), 반사 시트(2170), 확산 플레이트(2131) 및 광학 시트들(2130)을 더 포함할 수 있다.
바텀커버(2180)는 상부로 개구되어, 기판, 발광 소자(2160), 반사 시트(2170), 확산 플레이트(2131) 및 광학 시트들(2130)을 수납할 수 있다. 또한, 바텀커버(2180)는 패널 가이드와 결합될 수 있다. 기판은 반사 시트(2170)의 하부에 위치하여, 반사 시트(2170)에 둘러싸인 형태로 배치될 수 있다. 다만, 이에 한정되지 않고, 반사 물질이 표면에 코팅된 경우에는 반사 시트(2170) 상에 위치할 수도 있다. 또한, 기판은 복수로 형성되어, 복수의 기판들이 나란히 배치된 형태로 배치될 수 있으나, 이에 한정되지 않고, 단일의 기판으로 형성될 수도 있다.
발광 소자(2160)는 상술한 본 발명의 실시예들에 따른 발광 다이오드를 포함할 수 있다. 발광 소자(2160)들은 기판 상에 일정한 패턴으로 규칙적으로 배열될 수 있다. 또한, 각각의 발광 소자(2160) 상에는 렌즈(2210)가 배치되어, 복수의 발광 소자(2160)들로부터 방출되는 광을 균일성을 향상시킬 수 있다.
확산 플레이트(2131) 및 광학 시트들(2130)은 발광 소자(2160) 상에 위치한다. 발광 소자(2160)로부터 방출된 광은 확산 플레이트(2131) 및 광학 시트들(2130)을 거쳐 면 광원 형태로 표시패널(2110)로 공급될 수 있다.
이와 같이, 본 발명의 실시예들에 따른 발광 소자는 본 실시예와 같은 직하형 디스플레이 장치에 적용될 수 있다.
도 17은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 적용한 디스플레이 장치를 설명하기 위한 단면도이다.
본 실시예에 따른 백라이트 유닛이 구비된 디스플레이 장치는 영상이 디스플레이되는 표시패널(3210), 표시패널(3210)의 배면에 배치되어 광을 조사하는 백라이트 유닛을 포함한다. 나아가, 상기 디스플레이 장치는, 표시패널(3210)을 지지하고 백라이트 유닛이 수납되는 프레임(240) 및 상기 표시패널(3210)을 감싸는 커버(3240, 3280)를 포함한다.
표시패널(3210)은 특별히 한정되지 않고, 예컨대, 액정층을 포함하는 액정표시패널일 수 있다. 표시패널(3210)의 가장자리에는 상기 게이트 라인으로 구동신호를 공급하는 게이트 구동 PCB가 더 위치할 수 있다. 여기서, 게이트 구동 PCB는 별도의 PCB에 구성되지 않고, 박막 트랜지스터 기판상에 형성될 수도 있다. 표시패널(3210)은 그 상하부에 위치하는 커버(3240, 3280)에 의해 고정되며, 하부에 위치하는 커버(3280)는 백라이트 유닛과 결속될 수 있다.
표시패널(3210)에 광을 제공하는 백라이트 유닛은 상면의 일부가 개구된 하부 커버(3270), 하부 커버(3270)의 내부 일 측에 배치된 광원 모듈 및 상기 광원 모듈과 나란하게 위치되어 점광을 면광으로 변환하는 도광판(3250)을 포함한다. 또한, 본 실시예의 백라이트 유닛은 도광판(3250) 상에 위치되어 광을 확산 및 집광시키는 광학 시트들(3230), 도광판(3250)의 하부에 배치되어 도광판(3250)의 하부방향으로 진행하는 광을 표시패널(3210) 방향으로 반사시키는 반사시트(3260)를 더 포함할 수 있다.
광원 모듈은 기판(3220) 및 상기 기판(3220)의 일면에 일정 간격으로 이격되어 배치된 복수의 발광 소자(3110)를 포함한다. 기판(3220)은 발광 소자(3110)를 지지하고 발광 소자(3110)에 전기적으로 연결된 것이면 제한되지 않으며, 예컨대, 인쇄회로기판일 수 있다. 발광 소자(3110)는 상술한 본 발명의 실시예들에 따른 발광 다이오드를 적어도 하나 포함할 수 있다. 광원 모듈로부터 방출된 광은 도광판(3250)으로 입사되어 광학 시트들(3230)을 통해 표시패널(3210)로 공급된다. 도광판(3250) 및 광학 시트들(3230)을 통해, 발광 소자(3110)들로부터 방출된 점 광원이 면 광원으로 변형될 수 있다.
이와 같이, 본 발명의 실시예들에 따른 발광 소자는 본 실시예와 같은 에지형 디스플레이 장치에 적용될 수 있다.
도 18은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 헤드 램프에 적용한 예를 설명하기 위한 단면도이다.
도 18을 참조하면, 상기 헤드 램프는, 램프 바디(4070), 기판(4020), 발광 소자(4010) 및 커버 렌즈(4050)를 포함한다. 나아가, 상기 헤드 램프는, 방열부(4030), 지지랙(4060) 및 연결 부재(4040)를 더 포함할 수 있다.
기판(4020)은 지지랙(4060)에 의해 고정되어 램프 바디(4070) 상에 이격 배치된다. 기판(4020)은 발광 소자(4010)를 지지할 수 있는 기판이면 제한되지 않으며, 예컨대, 인쇄회로기판과 같은 도전 패턴을 갖는 기판일 수 있다. 발광 소자(4010)는 기판(4020) 상에 위치하며, 기판(4020)에 의해 지지 및 고정될 수 있다. 또한, 기판(4020)의 도전 패턴을 통해 발광 소자(4010)는 외부의 전원과 전기적으로 연결될 수 있다. 또한, 발광 소자(4010)는 상술한 본 발명의 실시예들에 따른 발광 다이오드를 적어도 하나 포함할 수 있다.
커버 렌즈(4050)는 발광 소자(4010)로부터 방출되는 광이 이동하는 경로 상에 위치한다. 예컨대, 도시된 바와 같이, 커버 렌즈(4050)는 연결 부재(4040)에 의해 발광 소자(4010)로부터 이격되어 배치될 수 있고, 발광 소자(4010)로부터 방출된 광을 제공하고자 하는 방향에 배치될 수 있다. 커버 렌즈(4050)에 의해 헤드 램프로부터 외부로 방출되는 광의 지향각 및/또는 색상이 조절될 수 있다. 한편, 연결 부재(4040)는 커버 렌즈(4050)를 기판(4020)과 고정시킴과 아울러, 발광 소자(4010)를 둘러싸도록 배치되어 발광 경로(4045)를 제공하는 광 가이드 역할을 할 수도 있다. 이때, 연결 부재(4040)는 광 반사성 물질로 형성되거나, 광 반사성 물질로 코팅될 수 있다. 한편, 방열부(4030)는 방열핀(4031) 및/또는 방열팬(4033)을 포함할 수 있고, 발광 소자(4010) 구동 시 발생하는 열을 외부로 방출시킨다.
이와 같이, 본 발명의 실시예들에 따른 발광 소자는 본 실시예와 같은 헤드 램프, 특히, 차량용 헤드 램프에 적용될 수 있다.
이상에서, 본 발명의 다양한 실시예들에 대해 설명하였으나, 본 발명은 이들 실시예들에 한정되는 것은 아니다. 또한, 하나의 실시예에 대해서 설명한 사항이나 구성요소는 본 발명의 기술적 사상을 벗어나지 않는 한, 다른 실시예에도 적용될 수 있다.

Claims (25)

  1. 기판;
    상기 기판상에 위치하는 제1 도전형 반도체층;
    활성층 및 제2 도전형 반도체층을 포함하되, 상기 제1 도전형 반도체층의 가장자리를 따라 상기 제1 도전형 반도체층의 상면을 노출하도록 상기 제1 도전형 반도체층의 일부 영역 상에 위치하는 메사;
    상기 메사의 측면을 덮는 측면 피복층(들); 및
    상기 노출된 제1 도전형 반도체층 상에 위치하는 반사 구조물을 포함하고,
    상기 메사의 측면 측에서 노출된 제1 도전형 반도체층의 상면은 제1 높이를 갖는 영역과 상기 제1 높이보다 낮은 제2 높이를 갖는 영역을 갖도록 단차진 발광 다이오드 칩.
  2. 청구항 1에 있어서,
    상기 반사 구조물은 상기 제1 도전형 반도체층의 가장자리를 따라 상기 메사를 둘러싸는 발광 다이오드 칩.
  3. 삭제
  4. 청구항 1에 있어서,
    상기 메사의 측면을 덮는 측면 피복층(들)은,
    상기 메사를 덮는 하부 절연층;
    상기 하부 절연층을 덮되, 상기 노출된 제1 도전형 반도체층에 접속되는 패드 금속층; 및
    상기 패드 금속층을 덮는 상부 절연층을 포함하는 발광 다이오드 칩.
  5. 청구항 4에 있어서,
    상기 제2 높이를 갖는 영역은 상기 하부 절연층의 단부와 상기 반사 구조물의 단부 사이에 위치하는 발광 다이오드 칩.
  6. 청구항 5에 있어서,
    상기 하부 절연층을 덮는 패드 금속층의 단부 및 상기 패드 금속층을 덮는 상부 절연층의 단부는 상기 제2 높이를 갖는 영역 내에 위치하고,
    상기 반사 구조물은 상기 패드 금속층의 단부 및 상부 절연층의 단부와 이격되는 발광 다이오드 칩.
  7. 청구항 4에 있어서,
    상기 제2 높이를 갖는 영역은 상기 하부 절연층의 단부와 상기 기판의 측면 사이에 위치하는 발광 다이오드 칩.
  8. 청구항 7에 있어서,
    상기 반사 구조물은 상기 제2 높이를 갖는 영역 내에 위치하며, 상기 패드 금속층의 단부 및 상부 절연층의 단부와 이격되는 발광 다이오드 칩.
  9. 청구항 4에 있어서,
    상기 반사 구조물과 상기 하부 절연층은 동일한 물질층을 포함하는 발광 다이오드 칩.
  10. 청구항 9에 있어서,
    상기 반사 구조물은 분포 브래그 반사기를 포함하는 발광 다이오 칩.
  11. 청구항 4에 있어서,
    상기 반사 구조물과 상기 패드 금속층은 동일한 물질층을 포함하는 발광 다이오드 칩.
  12. 청구항 4에 있어서,
    상기 메사의 제2 도전형 반도체층에 오믹 컨택하는 오믹 반사층; 및
    상기 패드 금속층과 전기적으로 연결되는 범프 패드를 더 포함하는 발광 다이오드 칩.
  13. 청구항 12에 있어서,
    상기 오믹 반사층은,
    제2 도전형 반도체층 상에 위치하는 오믹층;
    상기 오믹층 상에서 아일랜드 형태로 배치되는 반사층; 및
    상기 반사층을 덮되, 상기 아일랜드 형태로 배치된 반사층 사이에서 상기 오믹층에 접촉하는 커버층을 포함하는 발광 다이오드 칩.
  14. 청구항 13에 있어서,
    상기 오믹층 상에 아일랜드 형태로 배치되는 반사층은 절연 물질을 포함하는 발광 다이오드 칩.
  15. 청구항 14에 있어서,
    상기 반사층은 SiO2층 또는 분포 브래그 반사기를 포함하는 발광 다이오드 칩.
  16. 청구항 13에 있어서,
    상기 커버층은 Ag층 및 상기 Ag층을 덮는 Ni층을 포함하는 발광 다이오드 칩.
  17. 청구항 1에 있어서,
    상기 기판은 광 투과성 기판인 발광 다이오드 칩.
  18. 청구항 1에 있어서,
    상기 제1 도전형 반도체층 상에 배치된 복수의 메사들; 및
    상기 메사들에 대응하여 서로 이격된 복수의 반사 구조물들을 포함하는 발광 다이오드 칩.
  19. 청구항 1에 있어서,
    상기 기판 상에 셀 분리 영역에 의해 이격된 복수의 발광셀들; 및
    상기 발광셀들에 대응하여 서로 이격된 복수의 반사 구조물들을 포함하되,
    각각의 발광셀은,
    상기 기판상에 위치하는 상기 제1 도전형 반도체층;
    상기 활성층; 및
    상기 제2 도전형 반도체층을 포함하고,
    상기 복수의 반사 구조물들은 각각 상기 제1 도전형 반도체층들 상에 위치하는 상기 반사 구조물을 포함하며,
    상기 복수의 반사 구조물들은 상기 셀 분리 영역으로부터 이격된 발광 다이오드 칩.
  20. 청구항 1에 있어서,
    상기 반사 구조물은 복수의 아일랜드 형태로 배치된 발광 다이오드 칩.
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
KR1020180107215A 2017-09-28 2018-09-07 발광 다이오드 칩 KR102601417B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
EP24154569.8A EP4340049A3 (en) 2017-09-28 2018-09-14 Light emitting diode chip
PCT/KR2018/010858 WO2019066339A1 (ko) 2017-09-28 2018-09-14 발광 다이오드 칩
CN201880005643.1A CN110168755B (zh) 2017-09-28 2018-09-14 发光二极管芯片
EP18860374.0A EP3675186A4 (en) 2017-09-28 2018-09-14 LED CHIP
US16/823,734 US11515451B2 (en) 2017-09-28 2020-03-19 Light emitting device
US17/987,711 US20230079200A1 (en) 2017-09-28 2022-11-15 Light emitting device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170126242 2017-09-28
KR20170126242 2017-09-28

Publications (2)

Publication Number Publication Date
KR20190037105A KR20190037105A (ko) 2019-04-05
KR102601417B1 true KR102601417B1 (ko) 2023-11-14

Family

ID=66104039

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180107215A KR102601417B1 (ko) 2017-09-28 2018-09-07 발광 다이오드 칩

Country Status (4)

Country Link
US (1) US11515451B2 (ko)
EP (1) EP3675186A4 (ko)
KR (1) KR102601417B1 (ko)
CN (1) CN110168755B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017123154A1 (de) * 2017-10-05 2019-04-11 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Bauelements und optoelektronisches Bauelement
KR102577238B1 (ko) * 2018-09-21 2023-09-12 삼성전자주식회사 반도체 소자 제조 방법
CN112687775B (zh) * 2019-10-18 2021-11-16 厦门三安光电有限公司 一种发光二极管
CN111430518A (zh) * 2019-12-13 2020-07-17 深圳第三代半导体研究院 一种Micro-LED芯片及其制造方法
TW202143507A (zh) 2020-05-04 2021-11-16 晶元光電股份有限公司 發光元件
WO2022222042A1 (zh) * 2021-04-20 2022-10-27 厦门三安光电有限公司 发光二极管芯片
JP7339559B2 (ja) * 2021-05-20 2023-09-06 日亜化学工業株式会社 発光素子
CN113363363B (zh) * 2021-06-02 2022-09-16 厦门三安光电有限公司 半导体发光二极管及其制备方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007019776A1 (de) * 2007-04-26 2008-10-30 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement und Verfahren zur Herstellung einer Mehrzahl optoelektronischer Bauelemente
US9425357B2 (en) 2007-05-31 2016-08-23 Nthdegree Technologies Worldwide Inc. Diode for a printable composition
EP2605295A3 (en) * 2011-12-13 2015-11-11 LG Innotek Co., Ltd. Ultraviolet light emitting device
KR101961825B1 (ko) * 2011-12-13 2019-03-25 엘지이노텍 주식회사 자외선 발광 소자
KR101936258B1 (ko) 2012-06-08 2019-01-08 엘지이노텍 주식회사 발광소자, 발광소자 패키지 및 라이트 유닛
KR102013363B1 (ko) * 2012-11-09 2019-08-22 서울바이오시스 주식회사 발광 소자 및 그것을 제조하는 방법
CN110600593B (zh) * 2012-12-06 2023-01-03 首尔伟傲世有限公司 发光二极管
KR102081103B1 (ko) 2012-12-21 2020-02-25 엘지디스플레이 주식회사 콘택홀 형성방법 및 박막트랜지스터 어레이 기판의 제조방법
US20160155901A1 (en) * 2013-07-18 2016-06-02 Koninklijke Philips N.V. Highly reflective flip chip led die
KR102220501B1 (ko) 2014-02-04 2021-02-25 엘지이노텍 주식회사 발광 소자 패키지
KR20150138977A (ko) * 2014-05-30 2015-12-11 한국전자통신연구원 발광 소자 및 그의 제조방법
KR20170039490A (ko) * 2015-10-01 2017-04-11 서울바이오시스 주식회사 발광 소자 및 그 제조 방법
US10147848B2 (en) * 2015-10-01 2018-12-04 Sensor Electronic Technology, Inc. Contact configuration for optoelectronic device
KR20170052854A (ko) * 2015-11-05 2017-05-15 서울바이오시스 주식회사 자외선 발광 소자
KR102481646B1 (ko) 2015-11-12 2022-12-29 삼성전자주식회사 반도체 발광소자 패키지
KR102546307B1 (ko) 2015-12-02 2023-06-21 삼성전자주식회사 발광 소자 및 이를 포함하는 표시 장치
US10892390B2 (en) * 2016-02-05 2021-01-12 Lg Innotek Co., Ltd. Light-emitting element and light-emitting element package including the same

Also Published As

Publication number Publication date
EP3675186A1 (en) 2020-07-01
CN110168755A (zh) 2019-08-23
US20200220049A1 (en) 2020-07-09
KR20190037105A (ko) 2019-04-05
US11515451B2 (en) 2022-11-29
EP3675186A4 (en) 2021-06-02
CN110168755B (zh) 2023-07-07

Similar Documents

Publication Publication Date Title
KR102601417B1 (ko) 발광 다이오드 칩
CN111063780B (zh) 高可靠性发光二极管
KR102550007B1 (ko) 복수의 발광셀들을 가지는 발광 다이오드
KR102382037B1 (ko) 고 신뢰성의 발광 다이오드
CN109643746B (zh) 芯片级封装发光二极管
US20230079200A1 (en) Light emitting device
KR20180106720A (ko) 분포 브래그 반사기 적층체를 구비하는 발광 다이오드
KR20200112410A (ko) 발광 다이오드
KR20180072279A (ko) 개선된 방열 성능을 가지는 발광 다이오드
KR102601419B1 (ko) 고 신뢰성 발광 다이오드
KR102571402B1 (ko) 칩 스케일 패키지 발광 다이오드
KR20170124898A (ko) 복수의 발광셀들을 갖는 발광 다이오드 및 그것을 갖는 발광 소자
KR102610626B1 (ko) 솔더 범프를 갖는 발광 다이오드
KR102440223B1 (ko) 칩 스케일 패키지 발광 다이오드
KR20180104479A (ko) 고 신뢰성 발광 다이오드
KR20230096836A (ko) 발광 다이오드

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant