KR102600002B1 - 반도체 발광 소자 - Google Patents

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Abstract

본 발명의 일 실시예는, 제1 도전형 반도체층; 제2 도전형 반도체층; 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 개재되고, 교대로 적층되어 다중 양자 우물 구조를 이루는 적어도 하나 이상의 양자 우물층과 양자 장벽층을 포함하는 활성층; 상기 제1 도전형 반도체층과 상기 활성층의 사이에, 상기 활성층과 접하며 배치되며, 상기 제1 도전형 반도체층에서 멀어질수록 밴드 갭 에너지가 감소하는 보더층; 및 상기 활성층과 상기 보더층의 사이에 배치되며, 상기 양자 장벽층의 밴드 갭 에너지와 동일한 밴드 갭 에너지를 갖는 성장 차단층;을 포함하는 것을 특징으로 하는 반도체 발광 소자를 제공한다.

Description

반도체 발광 소자{SEMICONDUCTOR LIGHT EMITTING DEVICE}
본 발명은 반도체 발광 소자에 관한 것이다.
반도체 발광 소자는 전류가 가해지면 제1 및 제2 도전형 반도체의 접합 부분에서 전자와 정공의 재결합에 기하여, 다양한 색상의 빛을 발생시킬 수 있는 반도체 장치이다. 이러한 반도체 발광 소자는 필라멘트에 기초한 발광 소자에 비해 긴 수명, 낮은 전원, 우수한 초기 구동 특성 등의 여러 장점을 갖기 때문에 그 수요가 지속적으로 증가하고 있다. 특히, 최근에는, 청색 계열의 단파장 영역의 빛을 발광할 수 있는 Ⅲ족 질화물 반도체가 각광을 받고 있다.
이러한 반도체 발광 소자의 경우, 일반적으로, 제1 및 제2 도전형 반도체층 사이에 활성층이 배치된 구조가 이용된다. 활성층을 성장시킬 때 입자의 뭉침 현상 등 활성층의 막질 저하가 생긴다면 발광 소자의 광 특성이 저하될 수 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 반도체 발광 소자의 활성층의 막질 저하를 억제하여 결과적으로 반도체 발광 소자의 광 특성을 향상시키고 드룹(droop) 현상 등을 개선하고자 하는 것이다.
본 발명의 일 실시예는, 제1 도전형 반도체층; 제2 도전형 반도체층; 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 개재되고, 교대로 적층되어 다중 양자 우물 구조를 이루는 적어도 하나 이상의 양자 우물층과 양자 장벽층을 포함하는 활성층; 상기 제1 도전형 반도체층과 상기 활성층의 사이에, 상기 활성층과 접하며 배치되며, 상기 제1 도전형 반도체층에서 멀어질수록 밴드 갭 에너지가 감소하는 보더층(border layer); 및 상기 활성층과 상기 보더층의 사이에 배치되며, 상기 양자 장벽층의 밴드 갭 에너지와 동일한 밴드 갭 에너지를 갖는 성장 차단층;을 포함하는 것을 특징으로 하는 반도체 발광 소자를 제공한다.
본 발명의 일 실시예는, 기판; 상기 기판 상에 적층된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층; 상기 제1 도전형 반도체층 및 상기 활성층의 사이에 배치되며, 상기 제1 도전형 반도체층에서 멀어질수록 밴드 갭 에너지가 감소하고, AlxInyGa1 -x- yN (0.01≤x≤0.1, 0≤y≤0.1)으로 이루어진 보더층; 및 상기 보더층과 상기 제1 도전형 반도체층의 사이에 배치되며, AlxGa1 - xN (0≤x<1)으로 이루어진 성장 차단층;을 포함하는 반도체 발광소자를 제공한다.
본 발명의 기술적 사상에 따른 반도체 발광 소자는, 활성층의 막질 저하가 억제되어 휘도 등의 광특성이 향상되는 효과가 있다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 발광 소자의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 발광 소자의 활성층 주변의 에너지 밴드 다이어그램이다.
도 3 내지 도 5는 각각 일 실시예의 변형예에 따른 반도체 발광 소자의 활성층 주변의 에너지 밴드 다이어그램이다.
도 6은 비교예 1의 휘도를 100%로 하였을 때, 실시예 1 내지 3 및 비교예 2 내지 3의 휘도를 상대적으로 비교한 도표이다.
도 7은 여기 파워(excitation power)의 변화에 따른 시간-경과 피크 쉬프트(time-lapsed peak shift)의 값의 변화를 각각 실시예 1, 실시예 2 및 비교예 1에 대하여 나타낸 도표이다.
도 1은 본 발명의 일 실시예에 따른 반도체 발광 소자의 단면도이다.
도 1을 참조하면, 반도체 발광소자(10)는 기판(11) 상에 순차적으로 배치된 제1 도전형 반도체층(13), 다중 양자 우물 구조인 활성층(16)및 제2 도전형 반도체층(17), 상기 기판(11)과 활성층(16)의 사이에 배치된 보더층(14) 및, 상기 보더층(14)과 활성층(16)의 사이에 배치된 성장 차단층(15)을 포함할 수 있다.
상기 기판(11)은 사파이어, SiC, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN 등의 물질로 이루어진 반도체 성장용 기판을 사용할 수 있다. 이 경우, 사파이어는 육각-롬보형(Hexa-Rhombo R3c) 대칭성을 갖는 결정체로서 c축 및 a축 방향의 격자상수가 각각 13.000Å과 4.758Å C(0001)면, A(11-20)면, R(1-102)면 등을 가질 수 있다. 이 경우, 상기 C면은 비교적 질화물 박막의 성장이 용이하며, 고온에서 안정하기 때문에 질화물 성장용 기판으로 주로 사용될 수 있다.
상기 기판(11)은 서로 대향하는 면을 가질 수 있으며, 대향하는 면 중 적어도 하나에는 요철구조가 형성될 수 있다. 상기 요철구조는 상기 기판(11)의 일부를 식각함으로써 제공될 수 있으며, 이와 달리 상기 기판(11)과 다른 이종 물질층을 형성함으로써 제공될 수도 있다.
상기 기판(11)과 상기 제1 도전형 반도체층(13)사이에는 버퍼층(12)을 배치시킬 수 있다. 상기 버퍼층(12)은 AlxInyGa1-x- yN (0≤x≤1, 0≤y≤1)일수 있다. 예를 들어, 상기 버퍼층(12)은 AlN, AlGaN, InGaN일 수 있다. 필요에 따라, 복수의 층을 조합하거나, 조성을 점진적으로 변화시켜 사용할 수도 있다. 상기 버퍼층(12)은 제1 도전형 반도체층(13)과 기판(11) 사이에 개재되어 제1 도전형 반도체층(13)에 작용하는 응력을 완화하여 결정성을 향상시킬 수 있다.
상기 제1 도전형 반도체층(13)은 n형 AlxInyGa1-x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체일 수 있으며, n형 불순물은 Si일 수 있다. 상기 제2 도전형 반도체층(17)은 p형 AlxInyGa1-x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체층일 수 있으며, p형 불순물은 Mg일 수 있다. 예를 들어, 상기 제1 도전형 반도체층(13)은 n형 GaN을 포함할 수 있으며, 상기 제2 도전형 반도체층(17)은 p형 GaN을 포함할 수 있다. 또한, 상기 제2 도전형 반도체층(17)은 단층 구조로 구현될 수도 있으나, 필요에 따라 서로 다른 조성을 갖는 다층 구조를 가질 수 있다.
상기 활성층(16)은 양자 우물층(16a)과 양자 장벽층(16b)이 서로 교대로 적층된 다중 양자우물(MQW) 구조일 수 있다. 예를 들어, 상기 양자 우물층(16a)과 양자 장벽층(16b)은 서로 다른 조성을 갖는 AlxInyGa1-x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)로 이루어질 수 있다. 상기 양자 우물층(16a)은 인듐(In)과 같이 휘발성이 강한 원소를 함유할 수 있다. 특정 예에서, 상기 양자 우물층(16a)은 InxGa1 - xN (0<x≤1)이며, 상기 양자 장벽층(16b)은 GaN 또는 AlGaN일 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 발광 소자의 활성층(16) 주변의 에너지 밴드 다이어그램이다. 도 2를 참조하면, 제1 도전형 반도체층(13)과 제2 도전형 반도체층(17) 사이에, 5개의 양자 우물층(16a), 상기 양자 우물층(16a)보다 큰 밴드 갭 에너지를 가지는 5개의 양자 장벽층(16b), 제1 도전형 반도체층(13)과 접하는 보더층(border layer, 14)) 및 보더층(14)과 양자 우물층(16a)의 사이에 배치된 성장 차단층(15)에 대한 에너지 밴드 다이어그램이 도시되어 있다. 그러나, 본 발명은 도시된 양자 우물층(16a) 및 양자 장벽층(16b)의 개수에 한정되는 것은 아니며 더 많은 수 또는 적은 수의 양자 우물층(16a) 및 양자 장벽층(16b)을 가질 수 있다.
상기 보더층(14)은 상기 제1 도전형 반도체층(13)과 상기 활성층(16)의 사이에 상기 활성층과 접하도록 배치되되, 일 방향으로 밴드 갭 에너지가 감소하도록 배치될 수 있다. 구체적으로, 상기 보더층(14)은 상기 제1 도전형 반도체층(13)에서 멀어질수록 밴드 갭 에너지가 감소하도록 배치될 수 있다. 상기 보더층(14)은 AlxInyGa1-x-yN (0≤x≤0.1, 0.01≤y≤0.1)으로 이루어질 수 있다. 예를 들어, 상기 보더층(14)은 InGaN일 수 있다. 여기서, 인듐의 조성비가 0.01 미만이면 인듐의 뭉침 현상이 억제되지 않으며, 인듐의 조성비가 0.1 초과이면 밴드 갭 에너지가 과도하게 낮아지므로 양자 장벽층(16b)의 전자 구속력 저하로 인하여 발광 효율이 감소할 수 있다. 상기 보더층(14)은 2 내지 3nm의 두께로 형성될 수 있다.
앞서 설명한 바와 같이, 활성층을 InGaN으로 이루어진 양자 우물층(16a)과 GaN 또는 AlGaN으로 이루어진 상기 양자 장벽층(16b)을 교대로 적층하여 형성할 경우에, InGaN을 구성하는 InN 및 GaN의 분해 온도가 서로 큰 차이를 가지기 때문에, InGaN이 InN 및 GaN으로 상분리되는 경향이 있다. 또한, 800℃ 이하의 저온에서 형성되는 InGaN으로 이루어진 양자 우물층(16a) 위에 곧바로 1000℃ 이상의 고온에서 형성되는 GaN으로 이루어진 양자 장벽층(16b)을 성장시키면, 열에 의해 양자 우물층(16a)에 인입(incorporated)되었던 인듐이 응집(agglomeration)되어 인듐 조성이 불균일해지며(인듐의 국지화), 이는 양자 우물층(16a)의 점결함으로 작용할 수 있다. 따라서, 양자 우물층(16a) 상에 형성되는 양자 장벽층(16b)의 결정성이 저하될 수 있다. 이러한 점결함은 활성층(16) 내에 누설전류(leakage current)를 발생시켜, 반도체 발광소자의 정격특성 및 광출력을 저하시키는 문제점을 발생시킬 수 있다. 본 발명은, 활성층(16)을 형성하기 전에, 인듐이 추가된 보더층(14)을 배치함으로써, 활성층(16)의 막질 저하를 방지할 수 있다.
상기 보더층(14)은 도펀트를 추가함으로써, 밴드 갭 에너지가 일 방향으로 갈수록 감소하도록 배치될 수 있으며, 도펀트를 추가하는 방법은 연속적인 방법 또는 불연속적인 방법으로 수행할 수 있다.
연속적인 방법은 도펀트가 추가되는 시간 동안 계속하여 도펀트를 추가하는 방법이다. 예를 들어, 제1 도전형 반도체층(13)으로부터 멀어질수록 도펀트의 양을 점진적으로(gradually) 증가시키거나 또는 점진적으로 감소시킬 수 있다. 나아가, 도펀트의 양을 증가시키다가 감소시키거나, 감소시키다가 증가시킬 수도 있다.
불연속적인 방법은 도펀트가 추가되는 시간 동안 단속적으로 도펀트를 추가하는 방법이다. 예를 들어, 제1 도전형 반도체층(13)으로부터 멀어질수록 도펀트를 일정 시간 동안만 계단식으로(stepwise) 투입하되, 그 양을 증가시키거나 감소시킬 수 있다. 나아가, 도펀트의 양을 증가시키다가 감소시키거나, 감소시키다가 증가시킬 수도 있다.
보더층(14) 내에서의 도펀트의 농도 구배 내지 밴드갭 에너지의 프로파일은 도펀트가 추가되는 양의 프로파일과 일치하지 않을 수 있다. 예를 들어, 보더층(14) 내에서의 밴드갭 에너지의 프로파일은, 도 2에 도시된 밴드갭 에너지의 프로파일처럼 각지지 않고(not angulated), 매끈한(smoothed) 것일 수 있다. 이는 도펀트가 양자 우물층(16a)에 포함되는 원소 중 하나이면, 양자 우물층(16a)의 성장 과정 중 열에 의한 확산 또는 농도 구배에 의한 확산으로 인하여 도펀트와 동일한 양자 우물층(16a) 내의 원소가 보더층(14)으로 확산될 수 있기 때문이다.
이러한 도펀트는 양자 우물층(16a)에 포함되는 원소 중 적어도 어느 하나일 수 있다. 이 때, 보더층(14)에 추가되는 도펀트의 농도는 양자 우물층(16a)에 포함되는 원소의 농도보다 작을 수 있다.
예를 들어, 양자 우물층(16a)은 InGaN 층이고 양자 장벽층(16b)은 GaN 층일 때, 보더층(14)에 추가되는 도펀트는 양자 우물층(16a)에 포함되는 원소 중 인듐일 수 있다. 보더층(14)에 추가되는 인듐의 조성비는 양자 우물층(16a)에 포함되어 있는 인듐의 조성비보다 작을 수 있다. 이렇게 되면 보더층(14)의 밴드 갭 에너지는 양자 우물층(16a)의 밴드 갭 에너지보다 커지게 되어, 광을 방출하지 않을 수 있다.
또한, 보더층(14)은 일 영역에 n형 도전형 불순물이 도핑된 영역(14a)을 더 포함할 수 있다.
양자 장벽층(16b)은 전압 강하로 인하여 양자 장벽층(16b)의 높이가 낮아질 수 있는데, 이를 보완하기 위하여 확산거리가 짧은 n형 도전형 불순물을 양자 장벽층(16b)에 주입할 수 있다. n형 도전형 불순물의 주입에 의하여 양자 장벽층(16b)의 전압 강하가 감소하고 양자 우물 구조의 전자 구속력이 높아질 수 있다.
동일한 원리에 의하여, 보더층(14)에 n형 도전형 불순물을 주입하면 보더층의 전압 강하를 방지하여 더 많은 전자를 주입할 수 있게 되므로 광출력이 더 높아질 수 있다.
보더층(14)에 더 포함되는 n형 도전형 불순물은 실리콘(Si)일 수 있다.
이때, 실리콘의 농도는 7 × 1017/㎤ 내지 1018/㎤일 수 있다. 실리콘의 농도가 상기 범위 밖에 있는 경우, 전자의 주입 효율이 감소하여 광출력이 저하될 수 있다. 또한, 보더층(14) 중 n형 도전형 불순물이 도핑된 영역(14a)은 보더층(14) 의 50% 이상일 수 있다.
상기 성장 차단층(15)은 상기 활성층(16)과 상기 보더층(14)의 사이에, 상기 보더층(14)과 접하도록 배치될 수 있다. 상기 성장 차단층(15)은 상기 양자 장벽층(16b)의 밴드 갭 에너지와 동일한 밴드 갭 에너지를 갖도록 배치될 수 있으며, AlxGa1-xN (0≤x<1)로 이루어질 수 있다.
상기 성장 차단층(15)은 상기 양자 장벽층(16b)보다 얇은 두께로 형성될 수 있으며, 구체적으로, 양자 장벽층(16b)이 4nm의 두께일 때, 성장 차단층(15)은 0.5nm 내지 2.0nm의 두께로 형성될 수 있다. 성장 차단층(15)이 0.5nm 미만의 두께를 가질 경우에는, MOCVD 내에서 실질적으로 하나의 층으로 형성되지 못하여 보더층(14)의 성장을 차단하기 어렵다. 반면에, 성장 차단층(15)이 2.0nm를 초과하는 두께를 가질 경우에는, 활성층(16)을 성장하기 전에 인듐을 첨가하여 활성층(16)의 인듐 조성이 불균일해지는 것을 방지하는 효과가 제한될 수 있다.
상기 성장 차단층(15)은 보더층(14)과 활성층(16)의 사이에 배치되어, 보더층(14)과 활성층(16)이 하나의 반도체층으로 성장되는 활성층(16)의 막질 저하가 발생하는 것을 방지할 수 있다. 구체적으로, 상기 성장 차단층(15)은 보더층(14)과 활성층(16)의 양자 우물층(16a)에 접하도록 배치될 수 있다. 일반적으로, InGaN은 800℃ 이하의 저온에서 형성되어, 두께가 두꺼워질수록 막질이 저하되는 경향을 보인다. 따라서, InGaN으로 이루어진 보더층(14)과 양자 우물층(16a)을 접하도록 배치하면, 하나의 InGaN층으로 형성되어 막질 저하가 발생할 수 있다. 성장 차단층(15)은 보더층(14)과 양자 우물층(16a)의 사이에 배치되어, 보더층(14)과 양자 우물층(16a)이 하나의 InGaN층으로 형성되는 것을 방지함으로써, 양자 우물층(16a)의 막질 저하를 방지할 수 있다.
상기 보더층(14)과 상기 성장 차단층(15)은 각각 복수개의 층으로 구성될 수 있으며, 상기 복수개의 성장 차단층 중 적어도 하나는, 상기 복수의 보더층의 사이에 개재되도록 배치되어, 보더층(14)의 두께가 두꺼워져 막질 저하가 발생하는 것을 방지하게 할 수도 있다.
도 3은 본 발명의 일 실시예의 변형예로서, 도 2와 달리, 보더층(24)의 밴드 갭 에너지가 계단식(stepwise)으로 배치된 경우이다. 이하에서, 도 2와 중복되는 설명은 생략한다.
도 3을 참조하면, 변형예는 보더층(24)의 밴드 에너지 갭이 제1 도전형 반도체층(13)으로부터 멀어질수록 감소하도록, 보더층(24)에 추가되는 도펀트의 양을 증가시키되, 제1 도전형 반도체층(13)으로부터 멀어질수록 투입되는 도펀트의 양을 계단식으로 증가시켜, 밴드 에너지 갭의 프로파일이 계단식으로 감소되도록 한 경우이다.
이때, 보더층(24)의 일 영역에는 n형 도전형 불순물이 도핑된 영역(24a)을 더 포함할 수 있다.
도 4는 본 발명의 일 실시예의 변형예로서, 도 2와 달리, 보더층 내에 성장 차단층이 배치되도록 구성한 경우이다. 도 2와 중복되는 설명은 생략한다.
도 4를 참조하면, 변형예는 보더층 및 성장 차단층이 각각 제1 및 제2 보더층(34a, 34b) 및 제1 및 제2 성장 차단층(35a, 35b)을 포함하되, 제1 성장 차단층(35a)이 제1 및 제2 보더층(34a 34b)의 사이에 배치되어, 보더층의 두께가 두꺼워져 막질 저하가 발생하는 것을 방지하게 할 수 있다.
이때, 제1 및 제2 보더층(34a 34b) 중 적어도 하나에는 n형 도전형 불순물이 도핑될 수 있다.
도 5는 본 발명의 일 실시예의 변형예로서, 도 3과 달리, 보더층 내에 성장 차단층이 배치되도록 구성한 경우이다. 도 3과 중복되는 설명은 생략한다.
도 5를 참조하면, 변형예는 보더층 및 성장 차단층이 각각 제1 및 제2 보더층(44a, 44b) 및 제1 및 제2 성장 차단층(45a, 45b)을 포함하되, 제1 성장 차단층(45a)이 제1 및 제2 보더층(44a 44b)의 사이에 배치되어, 보더층의 두께가 두꺼워져 막질 저하가 발생하는 것을 방지하게 할 수 있다.
이때, 제1 및 제2 보더층(44a 44b) 중 적어도 하나에는 n형 도전형 불순물이 도핑될 수 있다.
아래 표 1은 실시예 1 내지 3 및 비교예 1 내지 3의 양자 우물 구조의 페어(pair) 수를 나타내는 표이다. 실시예 1 내지 3은 보더층을 추가한 것이고, 비교예 1 내지 3은 각각 실시예 1 내지 3과 동일한 구조를 갖되 보더층을 추가하지 않은 것이다.
비교예 1 비교예 2 비교예 3 실시예 1 실시예2 실시예 3
페어수 5 6 7 5 6 7
<실험예 1>
도 6은 비교예 1의 휘도를 100%로 하였을 때, 실시예 1 내지 3 및 비교예 1 내지 3의 휘도를 상대적으로 비교한 도표이다.
도 6을 참조하면, 동일한 페어 수를 갖는 비교예와 실시예를 서로 대조할 때, 인듐을 추가한 본 발명의 실시예 들의 휘도가 더욱 향상된 것을 확인할 수 있다. 이때, 이러한 휘도 향상은 양자 우물 구조의 페어 수가 증가할수록 더욱 커지는 경향을 보였다. 따라서, 보더층에 인듐을 추가하여 광특성이 개선되는 효과는 양자 우물 구조의 페어 수가 증가할수록 더욱 향상되는 것을 확인할 수 있었다.
<실험예 2>
아래 표 2는 실시예 1, 2 및 비교예 1, 2의 내부 양자 효율(Internal Quantum Efficiency, IQE)을 인가된 전류에 따라 나타낸 것이다.
인가전류 (mA)
65 120 410
실시예 1의 IQE(%) 89.9 86.2 71.9
실시예 2의 IQE(%) 89.9 86.9 74.3
비교예 1의 IQE(%) 90.0 86.6 72.3
비교예 2의 IQE(%) 87.6 84.5 69.6
표 2를 참조하면, 페어 수가 5개인 실시예 1 및 비교예 1의 IQE는 큰 차이가 없지만, 페어 수가 6개인 실시예 2 및 비교예 2에서 IQE는 실시예 2가 비교예 2보다 크게 나타났다. 따라서, 페어 수가 6개 이상일 때, 보더층에 인듐을 추가하면 IQE의 값이 더욱 증가하는 것을 확인할 수 있었다.
<실험예 3>
아래 표 3은 실시예 1, 2 및 비교예 1, 2의 드룹(droop) 현상을 인가된 전류에 따라 비교하여 나타낸 것이다.
인가전류 (mA)
65 120 410
실시예 1의 드룹(%) 3.9 7.9 23.1
실시예 2의 드룹(%) 2.3 5.6 19.2
비교예 1의 드룹(%) 2.1 5.7 21.3
비교예 2의 드룹(%) 1.6 5.1 21.8
표 3을 참조하면, 인가 전류가 65, 120 mA일 때는 실시예들의 드룹이 비교예 들보다 개선되지 않았으나, 인가 전류가 410 mA 일 때는 실시예 1의 드룹은 비교예 1의 드룹보다 개선되지 않았지만 실시예 2의 드룹은 비교예 2의 드룹보다 개선되었다. 따라서, 페어 수가 6개 이상이고 인가 전류가 높을 때, 보더층에 인듐을 추가하면 드룹 현상이 개선되는 것을 확인할 수 있었다.
<실험예 4>
아래 표 4는 도 7을 참조하여 실시예 1, 실시예 2 및 비교예 1의 △El값을 비교하여 나타낸 것이다. 도 7은, 여기 파워의 변화에 따른 시간-경과 피크 쉬프트의 값의 변화를 각각 실시예 1, 실시예 2 및 비교예 1에 대하여 나타낸 도표이다.
인듐의 국지화(localization)는 시간-경과 피크 쉬프트(time-lapsed peak shift) 실험을 하여 얻어지는 여기 파워-독립 쉬프트(excitation power-independent shift, △El)의 값을 측정함으로 인하여 간접적으로 그 정도를 확인할 수 있다.
△El은 인듐의 포텐셜 변동(potential fluctuation)에 의하여 야기되는 캐리어 국지화 영향(carrier localization effect) 때문에 생긴다. 따라서, △El의 값이 작을수록 인듐의 국지화가 상대적으로 적다고 할 수 있다.
보더층(14)에 충분한 인듐이 추가된 경우, 활성층의 인듐 뭉침 현상, 즉, 인듐 국지화 현상이 줄어들게 된다. 활성층의 인듐 국지화 현상을 저하하기 위하여, 여기 파워-독립 쉬프트(△El)의 값은 5 meV 이하일 수 있다.
△El(meV)
실시예 1 2.1
실시예 2 4.4
비교예 1 10.5
표 4를 참조하면, 실시예 1 내지 2의 △El 값이 비교예 1의 △El 값보다 작았다. 따라서, 보더층에 인듐을 추가하였을 때 인듐의 뭉침 현상이 억제되어 활성층의 막질 저하를 방지됨을 확인할 수 있었다.
<실험예 5>
아래 표 5는 비교예 1의 휘도를 100%로 하였을 때, 실시예 1 및 실시예 4의 휘도를 비교하여 나타낸 것이다. 앞서 설명한 바와 같이 실시예 1은 보더층만 추가한 반면에, 실시예 4는 보더층 및 성장 차단층을 추가한 것이다.
휘도(상대값)
실시예 1 1.017
실시예 4 1.013
비교예 1 1
표 5를 참조하면, 보더층 및 성장 차단층을 추가한 실시예 4의 휘도가 보더층만 추가한 실시예 1에 비하여 0.4% 상승하였으며, 비교예 1에 비하여 1.7% 상승한 것을 알 수 있다.
다시 도 1을 참조하면, 상기 반도체 발광소자(10)는, 상기 제1 도전형 반도체층(13)에 배치된 제1 전극(19a)과, 상기 제2 도전형 반도체층(17) 상에 순차적으로 배치된 오믹콘택층(18)과 제2 전극(19b)을 포함할 수 있다.
상기 제1 전극(19a)과 오믹콘택층(18)은 이에 한정되지 않지만, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있으며, 단일층 또는 2층 이상의 구조로 채용될 수 있다. 상기 제1 전극(19a)은 콘택 전극층으로서 Cr/Au을 포함할 수 있다. 상기 제1 전극(19a)은 콘택 전극층 상에 패드 전극층을 더 포함할 수 있다. 상기 패드 전극층은 Au, Sn 또는 Au/Sn층일 수 있다.
상기 오믹콘택층(18)은 칩 구조에 따라 다양하게 구현될 수 있다. 예를 들어 플립칩 구조인 경우에, 상기 오믹콘택층(18)은 Ag을 포함할 수 있다. 이와 반대로 배치되는 구조인 경우에, 상기 오믹콘택층(18)은 투광성 전극으로 이루어질 수 있다. 상기 투광성 전극은 투명 전도성 산화물층 또는 질화물층 중 어느 하나일 수 있다. 예를 들어, ITO(Indium Tin Oxide), ZITO(Zinc-doped Indium Tin Oxide), ZIO(Zinc Indium Oxide), GIO(Gallium Indium Oxide), ZTO(Zinc TinOxide), FTO(Fluorine-doped Tin Oxide), AZO(Aluminium-doped Zinc Oxide), GZO(Gallium-doped Zinc Oxide), In4Sn3O12 및 Zn(1-x)MgxO(Zinc Magnesium Oxide, 0≤x≤1)로부터 선택된 적어도 하나일 수 있다. 필요에 따라, 상기 오믹콘택층(18)은 그래핀(graphene)을 포함할 수도 있다. 상기 제2 전극(19b)은 Au, Sn 또는 Au/Sn을 포함할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10: 반도체 발광 소자 11: 기판
13: 제1 도전형 반도체층 14: 보더층
15: 성장 차단층 16: 활성층
17: 제2 도전형 반도체층 16a: 양자 우물층
16b: 양자 장벽층 17: 제2 도전형 반도체층
18: 투명 전극층 19a: 제1 전극
19b: 제2 전극

Claims (10)

  1. 제1 도전형 반도체층;
    제2 도전형 반도체층;
    상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 개재되고, 교대로 적층되어 다중 양자 우물 구조를 이루는 적어도 하나 이상의 양자 우물층과 양자 장벽층을 포함하는 활성층;
    상기 제1 도전형 반도체층과 상기 활성층의 사이에, 상기 활성층과 접하며 배치되며, 상기 제1 도전형 반도체층에서 멀어질수록 밴드 갭 에너지가 감소하는 보더층(border layer); 및
    상기 활성층과 상기 보더층의 사이에 배치되며, 상기 양자 장벽층의 밴드 갭 에너지와 동일한 밴드 갭 에너지를 갖는 성장 차단층;을 포함하고,
    상기 보더층은, n형 도전형 불순물이 도핑되는 제1 영역 및 상기 성장 차단층과 접하며, n형 도전형 불순물이 도핑되지 않는 제2 영역을 포함하는 것을 특징으로 하는 반도체 발광 소자.
  2. 제1항에 있어서,
    상기 성장 차단층은 AlxGa1 - xN (0≤x<1)으로 이루어진 것을 특징으로 하는 반도체 발광소자.
  3. 제1항에 있어서,
    상기 성장 차단층은 0.5nm 내지 2.0nm의 두께인 것을 특징으로 하는 반도체 발광소자.
  4. 제1항에 있어서,
    상기 보더층 및 상기 성장 차단층은 각각 복수개의 층으로 구성되며, 상기 복수개의 성장 차단층 중 적어도 하나는, 상기 복수개의 보더층의 사이에 배치된 것을 특징으로 하는 반도체 발광소자.
  5. 제1항에 있어서,
    상기 보더층은 AlxInyGa1 -x- yN (0≤x≤0.1, 0.01≤y≤0.1)의 조성식을 갖는 것을 특징으로 하는 반도체 발광 소자.
  6. 제1항에 있어서,
    상기 보더층은 도펀트를 포함하며,
    상기 도펀트는 상기 양자 우물층에 포함되는 원소 중 적어도 하나인 것을 특징으로 하는 반도체 발광 소자.
  7. 제6항에 있어서,
    상기 도펀트의 농도는 상기 양자 우물층에 포함되는 상기 원소의 농도보다 작은 것을 특징으로 하는 반도체 발광 소자.
  8. 제6항에 있어서,
    상기 도펀트는 인듐(In)인 것을 특징으로 하는 반도체 발광 소자.
  9. 기판;
    상기 기판 상에 적층된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층;
    상기 제1 도전형 반도체층 및 상기 활성층의 사이에 배치되며, 상기 제1 도전형 반도체층에서 멀어질수록 밴드 갭 에너지가 감소하고, AlxInyGa1-x-yN (0.01≤x≤0.1, 0≤y≤0.1)으로 이루어진 보더층; 및
    상기 보더층과 상기 제1 도전형 반도체층의 사이에 배치되며, AlxGa1-xN (0≤x<1)으로 이루어진 성장 차단층;을 포함하고,
    상기 활성층은, 복수의 양자 장벽층과 복수의 양자 우물층이 교대로 적층된 구조를 가지며,
    상기 성장 차단층의 두께는 상기 양자 장벽층의 두께보다 얇은 반도체 발광소자.
  10. 제9항에 있어서,
    상기 성장 차단층의 밴드 갭 에너지는 상기 양자 장벽층의 밴드 갭 에너지와 동일한 것을 특징으로 하는 반도체 발광소자.
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