KR102589528B1 - 리드프레임재 및 그 제조 방법, 및 그를 사용한 반도체 패키지 - Google Patents

리드프레임재 및 그 제조 방법, 및 그를 사용한 반도체 패키지 Download PDF

Info

Publication number
KR102589528B1
KR102589528B1 KR1020207020344A KR20207020344A KR102589528B1 KR 102589528 B1 KR102589528 B1 KR 102589528B1 KR 1020207020344 A KR1020207020344 A KR 1020207020344A KR 20207020344 A KR20207020344 A KR 20207020344A KR 102589528 B1 KR102589528 B1 KR 102589528B1
Authority
KR
South Korea
Prior art keywords
lead frame
frame material
roughened layer
layer
grain boundaries
Prior art date
Application number
KR1020207020344A
Other languages
English (en)
Other versions
KR20200135288A (ko
Inventor
타츠야 나카츠가와
마코토 하시모토
쿠니오 시바타
Original Assignee
후루카와 덴키 고교 가부시키가이샤
후루카와 세이미쓰 긴조쿠 고교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후루카와 덴키 고교 가부시키가이샤, 후루카와 세이미쓰 긴조쿠 고교 가부시키가이샤 filed Critical 후루카와 덴키 고교 가부시키가이샤
Publication of KR20200135288A publication Critical patent/KR20200135288A/ko
Application granted granted Critical
Publication of KR102589528B1 publication Critical patent/KR102589528B1/ko

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/60—Electroplating characterised by the structure or texture of the layers
    • C25D5/615—Microstructure of the layers, e.g. mixed structure
    • C25D5/617—Crystalline layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • C—CHEMISTRY; METALLURGY
    • C05—FERTILISERS; MANUFACTURE THEREOF
    • C05D—INORGANIC FERTILISERS NOT COVERED BY SUBCLASSES C05B, C05C; FERTILISERS PRODUCING CARBON DIOXIDE
    • C05D7/00—Fertilisers producing carbon dioxide
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/10—Electroplating with more than one layer of the same or of different metals
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/10—Electroplating with more than one layer of the same or of different metals
    • C25D5/12—Electroplating with more than one layer of the same or of different metals at least one layer being of nickel or chromium
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/16—Electroplating with layers of varying thickness
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/60—Electroplating characterised by the structure or texture of the layers
    • C25D5/605—Surface topography of the layers, e.g. rough, dendritic or nodular layers
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Electrochemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Electroplating Methods And Accessories (AREA)

Abstract

본 발명의 리드프레임재는 도전성 기체와 상기 도전성 기체 중 적어도 편면에 형성되는 조화층을 갖고, 상기 리드프레임재의 단면에서 보아, 상기 도전성 기체의 표면에 평행하게 소정 길이로 측정한 상기 조화층의 표면에 존재하는 결정립계의 수는 20개/㎛ 이하이고, 고온 고습 환경하에서 장시간에 걸쳐 사용된 경우라도 수지 밀착성이 뛰어나다.

Description

리드프레임재 및 그 제조 방법, 및 그를 사용한 반도체 패키지
본 발명은 리드프레임재 및 그 제조 방법, 및 그를 사용한 반도체 패키지에 관한 것이다.
전자기기나 전기기기 등에는 많은 수지 봉지형 반도체 장치가 편입되어 있다. 수지 봉지형 반도체 장치는 와이어 등에 의해서 서로 전기적으로 접속된 반도체 소자와 리드프레임재가 몰드 수지로 봉지되어 이루어지는 것이다. 이러한 수지 봉지형 반도체 장치에서, 리드프레임재에는 접합성, 내열성, 봉지성 등의 기능 부여를 위해서, Au, Ag, Sn 등의 외장 도금이 실시되어 있는 경우가 많다.
최근에는, 조립 공정의 간략화 및 비용 절감을 위해서, 미리 리드프레임재의 표면에 프린트 기판에의 땜납 등에 의한 실장에서, 땜납과의 습윤성을 높이는 사양의 도금(예를 들면, Ni/Pd/Au)을 실시하고 있는 리드프레임재(Pre-Plated Frame, 이하 PPF라 생략 기재함)가 사용되고 있다(예를 들면, 특허문헌 1 참조).
또한, 수지 봉지형 반도체 장치에서 리드프레임재와 몰드 수지의 밀착성을 높이기 위해서, 리드프레임재의 도금 표면을 조화(粗化) 기술이 제안되고 있다(예를 들면, 특허문헌 2, 특허문헌 3 참조).
이러한 도금 표면을 조화하는 기술은 리드프레임재의 도금 표면을 조화함으로써, (1) 리드프레임재와 몰드 수지의 접착 면적이 커지는 효과, (2) 몰드 수지가 조화된 도금막 표면의 요철에 달라붙기 쉬워지는 효과(즉, 앵커 효과) 등을 기대하는 것이다.
이것들에 의해서, 몰드 수지의 리드프레임재에의 밀착성이 향상되어, 리드프레임재와 몰드 수지 사이의 박리를 방지하는 것이 가능해져서, 수지 봉지형 반도체 장치의 신뢰성이 향상하고 있다.
일본특허공보 제2543619호 일본특허공보 제3228789호 일본특허공보 특개평 10-27873호
상기와 같은 도금 표면의 조화에 의해서, 리드프레임재의 수지 밀착성은 확실히 종래보다 향상되었다. 그렇지만, 최근 요구되는 고신뢰성의 수준, 예를 들면 온도 85℃, 습도 85%의 고온 고습의 환경하에서 168시간의 노출 시험을 실시한 후에, 리드프레임재와 수지 사이에 간극이 생겨버리는 케이스가 조금씩 보이는 것을 알 수 있었다. 이는 종래에는 그다지 많이 사용되지 않았던 QFN(Quad Flat Non-Leaded Package) 타입 및 SOP(Small Outline Package) 타입 등의 패키지가 많이 이용되게 되어, 보다 밀착성에 대한 요구 레벨이 높아졌기 때문이라고 생각된다. 이와 같이, 리드프레임재의 수지 밀착성에는 아직도 개선의 여지가 있다는 것을 알았다.
본 발명의 목적은 고온 고습 환경하에서 장시간에 걸쳐 사용된 경우라도, 수지 밀착성이 우수한 리드프레임재 및 그 제조 방법, 및 그를 사용한 반도체 패키지를 제공하는 것이다.
본 발명의 요지 구성은 이하와 같다.
[1] 도전성 기체와 상기 도전성 기체 중 적어도 편면에 형성되는 조화층을 갖는 리드프레임재로서, 상기 리드프레임재의 단면에서 보아, 상기 도전성 기체의 표면에 평행하게 소정 길이로 측정한 상기 조화층의 표면에 존재하는 결정립계의 수는 20개/㎛ 이하인 것을 특징으로 하는 리드프레임재.
[2] 상기 리드프레임재의 단면에서 보아, 상기 조화층의 높이는 0.1㎛ 이상 5.0㎛ 이하의 범위 내인 것을 특징으로 하는, 상기 [1]에 기재된 리드프레임재.
[3] 상기 리드프레임재의 최표면의 비표면적은 120% 이상인 것을 특징으로 하는, 상기 [1] 또는 [2]에 기재된 리드프레임재.
[4] 상기 리드프레임재의 단면에서 보아, 상기 조화층 내에 존재하는 상기 조화층의 전결정립계에 차지하는 Σ5 이하의 대응입계의 비율은 90.0% 이상인 것을 특징으로 하는, 상기 [1]∼[3] 중 어느 하나에 기재된 리드프레임재.
[5] 상기 도전성 기체는 구리, 구리 합금, 철, 철 합금, 알루미늄 및 알루미늄 합금의 군으로부터 선택되는 금속 또는 합금으로 이루어지는 것을 특징으로 하는, 상기 [1]∼[4] 중 어느 하나에 기재된 리드프레임재.
[6] 상기 조화층은 구리 및 니켈 중 적어도 한쪽 원소를 포함하는 것을 특징으로 하는, 상기 [1]∼[5] 중 어느 하나에 기재된 리드프레임재.
[7] 상기 조화층 상에 형성되고, 상기 조화층과 다른 조성을 가지며, 니켈, 팔라듐, 로듐, 루테늄, 백금, 이리듐, 금, 은 및 주석의 군으로부터 선택되는 1종 이상의 원소를 포함한 1개 이상의 층을 추가로 갖는 것을 특징으로 하는, 상기 [1]∼[6] 중 어느 하나에 기재된 리드프레임재.
[8] 상기 [1]∼[7] 중 어느 하나에 기재된 리드프레임재의 제조 방법으로서, 상기 조화층은 전기 도금에 의해서 형성되는 것을 특징으로 하는 리드프레임재의 제조 방법.
[9] 상기 [1]∼[7] 중 어느 하나에 기재된 리드프레임재를 사용한 반도체 패키지.
본 발명에 따르면, 고온 고습 환경하에서 장시간에 걸쳐 사용된 경우라도, 수지 밀착성이 우수한 리드프레임재 및 그 제조 방법, 및 그를 사용한 반도체 패키지를 제공할 수 있다.
도 1은 본 발명과 관련되는 리드프레임재를 모식적으로 나타낸 것으로서, 조화층의 표면에 존재하는 결정립계를 세는 방법을 설명하기 위한 도면이다.
도 2는 본 발명과 관련되는 리드프레임재를 모식적으로 나타낸 것으로서, 조화층의 높이를 설명하기 위한 도면이다.
이하, 본 발명을 실시형태에 근거하여 상세하게 설명한다.
본 발명자들은 상기 문제점에 대해서 예의 연구 개발을 진행한 결과, 표면을 조화한 층(이하, 조화층이라고도 함)의 표면에 존재하는 조화층의 결정립계가 많을수록 고온 고습 시험 후에 수지의 박리가 발생하기 쉬운 것에 착안하였다. 그리고, 리드프레임재의 단면에서 조화층의 표면에 존재하는 결정립계의 수를 소정수 이하로 제어함으로써, 고온 고습 시험 후에도 수지의 쉐어 강도를 높게 유지할 수 있는 것을 찾아내서, 그 결과, 종래보다 수지 밀착성이 높은 리드프레임재를 얻는 것에 성공하였다. 본 발명은 이러한 식견에 근거하여 완성하기에 이른 것이다.
본 발명과 관련되는 리드프레임재는 도전성 기체와 상기 도전성 기체 중 적어도 편면에 형성되는 조화층을 갖는다. 그리고, 상기 리드프레임재의 단면에서 보아, 상기 도전성 기체의 표면에 평행하게 소정 길이로 측정한 상기 조화층의 표면에 존재하는 결정립계의 수는 20개/㎛ 이하이다.
도전성 기체는 구리(Cu), 철(Fe) 또는 알루미늄(Al)을 포함한다. 도전성 기체로서는, 도전성이나 방열성이 우수하기 때문에, 구리, 구리 합금, 철, 철 합금, 알루미늄 및 알루미늄 합금의 군으로부터 선택되는 금속 또는 합금으로 이루어지는 것이 바람직하다.
예를 들면, 구리 합금의 예로서, CDA(Copper Development Association) 게재 합금인 C18045(Cu-0.3Cr-0.25Sn-0.5Zn), C19400(Cu-2.3Fe-0.03P-0.15Zn)을 들 수 있다. 또한, 철 합금의 예로서, 42합금(Fe-42Ni)을 들 수 있다. 또한, 각 원소의 앞의 숫자는 합금 내의 질량%를 나타낸다. 이들 합금이나 금속은 각각 도전율 등의 특성이 다르기 때문에, 리드프레임재에 요구되는 특성에 따라서 적절히 선택된다.
도전성 기체의 두께는 특별히 한정되지 않지만, 예를 들면 0.03㎜이상 1.00㎜ 이하, 바람직하게는 0.03㎜이상 0.30㎜ 이하의 범위 내이다.
도전성 기체 중 적어도 편면에는 조화층이 형성된다. 도전성 기체의 편면이란, 도전성 기체의 상면 또는 하면이다. 예를 들면, 조화층은 도전성 기체의 상면만 혹은 하면에만 형성되어도 좋고, 상면과 하면에 형성되어도 좋다.
도 1은 본 발명과 관련되는 리드프레임재를 모식적으로 나타낸 것으로서, 조화층의 표면에 존재하는 결정립계를 세는 방법을 설명하기 위한 도면이다. 또한, 도 1은 리드프레임재의 단면도이지만, 결정립계를 설명하기 위해서 편의상 사선 해칭을 실시하지 않았다.
도 1에 나타내는 바와 같이, 리드프레임재(10)의 단면에서 보아, 도전성 기체(20)의 표면에 평행하게 소정 길이(L)로 측정한 조화층(30)의 표면에 존재하는 결정립계의 수는 20개/㎛ 이하이다.
구체적으로, 조화층(30)의 표면에 존재하는 결정립계(32)의 수를 세는 방법은 다음과 같다. 조화층(30)의 결정립계(32)는 조화층(30) 내에서 실선으로 나타내고 있다. 조화층(30)의 표면에 존재하는 결정립계는 도 1에 나타내는 바와 같이, 리드프레임재(10)의 단면에서 볼 때, 조화층(30)의 내부에 존재하는 결정립계(32)를 나타내는 실선이 조화층(30)의 표면(윤곽선)까지 연재하여 교차하는 점(교점)으로서 나타나고, 조화층(30)의 내부에 존재하는 결정립계(32)와, 조화층(30)의 표면(윤곽선)과의 교점 위치에 표지로서 하얀 동그라미표로 나타내고 있다. 그리고, 도전성 기체(20)의 표면에 평행인 방향의 소정 길이(L)의 범위 내에서 하얀 동그라미표의 수, 즉, 조화층(30)의 내부에 존재하는 결정립계(32)를 나타내는 실선과, 조화층(30)의 표면과의 교점수가 소정 길이(L)로 측정한 조화층(30)의 표면에 존재하는 조화층(30)의 결정립계(32)의 수이다. 도 1에 나타내는 리드프레임재(10)에서는, 소정 길이(L)로 측정한 조화층(30)의 표면에 존재하는 결정립계(32)의 수는 소정 길이(L)가 1㎛인 경우, 17개/㎛이다.
리드프레임재(10)의 표면에 몰드 수지를 밀착시켰을 때, 조화층(30)의 표면에 존재하는 결정립계(32)가 기점이 되어, 몰드 수지에 크랙이 생기는 경우나, 몰드 수지가 리드프레임재로부터 박리되는 경우가 있다. 그 때문에, 조화층(30)의 표면에 존재하는 결정립계(32)의 수가 적을수록, 이러한 크랙의 발생이나 수지 밀착성 저하가 억제된다. 상기한 조화층(30)의 표면에 존재하는 결정립계(32)의 수(개수 밀도)는 20개/㎛ 이하, 바람직하게는 18개/㎛ 이하, 보다 바람직하게는 15개/㎛ 이하이며, 상기 결정립계(32)의 수가 20개/㎛ 이하이면, 크랙의 발생이나 수지 밀착성 저하가 충분히 억제된다.
조화층(30)의 표면에 존재하는 조화층(30)의 결정립계(32)는 예를 들면, FIB-SIM(집속 이온 빔-주사형 이온 현미경)을 이용하여 리드프레임재(10)의 단면을 관찰함으로써 측정할 수 있다.
조화층(30)은 구리 및 니켈(Ni) 중 적어도 한쪽 원소를 포함한다. 조화층(30)으로서는, 수지 밀착성이 우수한 조화 형상을 형성하기 위해서, 구리, 구리 합금, 니켈, 니켈 합금, 구리 니켈 합금의 군으로부터 선택되는 금속 또는 합금으로 이루어지는 것이 바람직하다.
도 2는 본 발명과 관련되는 리드프레임재(10)를 모식적으로 나타낸 것으로서, 조화층(30)의 높이를 설명하기 위한 도면이다. 도 1과 마찬가지로, 도 2는 리드프레임재(10)의 단면도이지만, 조화층(30)의 높이를 설명하기 위해서, 편의상 사선 해칭을 실시하지 않았다.
리드프레임재(10)의 단면에서 보아, 조화층(30)의 높이는 바람직하게는 0.1㎛ 이상 5.0㎛ 이하, 보다 바람직하게는 0.1㎛ 이상 3.0㎛ 이하의 범위 내이다. 조화층(30)의 높이가 0.1㎛ 이상이면, 수지에 대한 앵커 효과가 증가함과 동시에 조화층(30)의 비표면적이 증가하기 때문에, 수지 밀착성이 증가한다. 또한, 조화층(30)의 높이가 5.0㎛ 이하이면, 조화층의 일부가 탈락하는 소위 가루 떨어짐을 억제할 수 있기 때문에, 제조 시에 가루가 떨어진 조화 재료를 제거하는 유지관리 빈도를 낮춰서, 생산성을 향상하는 것이 가능해진다. 조화층(30)의 높이가 상기 범위 내이면, 상기 효과가 충분히 향상한다.
구체적으로, 조화층(30)의 높이는 다음과 같다. 도 2에 나타내는 바와 같이, 우선, 조화층(30)의 凸볼록부(40a)의 양측 밑동부(41a, 41b) 및 凸볼록부(40a)의 정점부(42)를 이어서 삼각형을 그린다. 다음으로, 이 삼각형에 대하여, 밑동부(41a, 41b)를 잇는 선을 저변(B) 및 정점부(42)를 정점으로 하여 삼각형의 높이(H)를 측정한다. 즉, 정점부(42)로부터 저변(B)에 대하여 수직선을 긋고, 이 수직선의 길이(삼각형의 높이(H))를 측정한다. 그리고, 소정 수의 凸볼록부(40a)에 대하여, 삼각형의 높이(H)를 측정하여, 그 측정치의 평균치를 조화층(30)의 높이로 한다.
여기서, 조화층(30)의 凸볼록부(40a)의 한쪽 측의 밑동부(41a)는 도 2에 나타내는 리드프레임재(10)의 단면에서 보아, 凸볼록부(40a)에 인접하는 凸볼록부(40b)와 凸볼록부(40a)의 사이에 있는 조화층(30)의 표면 부분 중, 가장 낮은 표면 위치(최하점 위치)이다. 또한, 凸볼록부(40a)의 다른쪽 측의 밑동부(41b)는 凸볼록부(40a)를 끼고 凸볼록부(40b)와는 반대 측에 위치하는 凸볼록부(40c)와 凸볼록부(40a)의 사이에 있는 조화층(30)의 표면 부분 중, 가장 낮은 표면 위치(최하점 위치)이다. 또한, 凸볼록부(40a)의 정점(42)은 凸볼록부(40a)에서 가장 높은 위치이다.
凸볼록부(40b) 및 凸볼록부(40c)의 높이 측정 방법에 대하여서도, 상기 凸볼록부(40a)의 방법과 동일하다.
조화층(30)의 높이는 예를 들면, 주사형 전자현미경(SEM)을 이용하여 리드프레임재(10)의 단면을 관찰함으로써 측정할 수 있다.
또한, 리드프레임재(10)의 최표면의 비표면적은 바람직하게는 120% 이상, 보다 바람직하게는 140% 이상이다. 비표면적이란, 2차원 표면적에 대한 3차원 표면적의 백분율((3차원 표면적/2차원 표면적)×100(%))의 값이다. 리드프레임재(10)의 최표면(최표층)의 비표면적이 클수록 수지와의 접촉 면적이 증가하기 때문에, 수지 밀착성이 향상한다. 리드프레임재의 최표면의 비표면적이 120% 이상이면, 수지 밀착성은 충분히 크다.
리드프레임재(10)의 최표면의 비표면적은 예를 들면, 3차원 백색광 간섭형 현미경을 이용하여 표면을 관찰하고, 2차원 표면적에 대한 3차원 표면적의 백분율(%)을 산출함으로써 얻을 수 있다.
또한, 리드프레임재(10)의 단면에서 보아, 조화층(30) 중에 존재하는 전결정립계에 차지하는 Σ5 이하의 대응입계의 비율은 바람직하게는 90.0% 이상, 보다 바람직하게는 92.0% 이상이다. 상기 Σ5 이하의 대응입계의 비율이 클수록, 고온 고습 환경하에 장시간 방치시킨 후의 리드 프레임의 수지 밀착성 저하가 억제된다. 상기 Σ5 이하의 대응입계의 비율이 90.0% 이상이면, 수지 밀착성 저하가 충분히 억제된다.
대응입계란, 기하학적으로 정합성이 높은 특수한 입계로서, 대응 격자점 밀도의 역수로서 정의되는 Σ값이 작을수록 이 정합성이 보다 높은 것을 의미한다.
본 발명자들은 각종 실험 결과, Σ값이 5이하인 대응입계의 비율이 90.0% 이상이 될 때, 리드프레임재의 내열 시험 전후, 즉, 고온 고습 환경하에 방치 전후의 수지 밀착성이 양호하게 유지되는 것을 찾아냈다. 여기서, Σ값이 큰 입계는 고에너지 구조이기 때문에 입계 열화 현상이 생기기 쉽고, 가열에 의해서 입계에서의 박리가 발생하기 쉽다고 상정되며, Σ값이 작은 입계를 형성함으로써, 가열 후에도 수지 밀착성이 양호하게 유지되는 것이라고 생각하였다. 그 때문에, 고온 고습 환경하에 방치된 후의 수지 밀착성의 저하 억제 관점에서, 대응입계의 Σ값은 낮을수록 바람직하다. 또한, Σ5 이하의 대응입계의 비율이 높을수록 상기 효과가 높아진다.
리드프레임재의 단면, 즉, 조화층의 단면에서 대응입계의 해석에는 전자선 후방 산란 회절법(EBSD: Electron Back Scatter Diffraction)을 이용할 수 있다. EBSD는 SEM 내에서 시료에 전자선을 조사했을 때에 생기는 반사 전자 키쿠치선 회절(키쿠치상)을 이용한 결정 방위 해석 기술인 것이다.
또한, 리드프레임재(10)는 조화층(30) 상에 형성되고, 조화층(30)과 다른 조성을 가지며, 니켈, 팔라듐(Pd), 로듐(Rh), 루테늄(Ru), 백금(Pt), 이리듐(Ir), 금(Au), 은(Ag) 및 주석(Sn)의 군으로부터 선택되는 1종 이상의 원소를 포함한 1개 이상의 층(도시하지 않음)을 추가로 가질 수 있다.
조화층(30) 상에 형성되는 층이 1개인 경우, 이 층, 즉, 리드 프레임의 최표층은 표면층이다. 표면층을 구성하는 물질은 리드프레임재의 요구 특성에 따라서 적절히 선택된다. 표면층은 금, 은 및 주석의 군으로부터 선택되는 1종 이상의 원소를 포함한 금속 또는 합금으로 이루어진다. 표면층은 땜납 습윤성이 우수하기 때문에, 금 코발트 합금, 금, 은 또는 주석으로 이루어지는 것이 바람직하다.
표면층의 두께는 특별히 한정되지 않지만, 두께가 너무 크면, 조화층(30)의 높이에서 기인한 조화층(30)의 요철을 매워버려, 수지 밀착성의 향상 효과가 저하될 가능성이 있기 때문에, 표면층의 두께 상한은 3.00㎛ 이하가 바람직하다. 더욱이, 표면층을 구성하는 재료가 금 등의 귀금속을 주로 할 경우에는, 재료 비용이 증가하기 때문에, 귀금속을 사용할 경우의 표면층의 두께 상한은 1.00㎛ 이하가 바람직하다.
조화층(30) 상에 형성되는 층이 복수일 경우, 최표층은 표면층이고, 표면층과 조화층(30)의 사이에 형성되는 층은 중간층이다. 중간층은 1층이어도 2층 이상이어도 좋다. 예를 들면, 중간층이 2층인 경우, 조화층 측의 층이 중간 하층이고, 표면층 측의 층이 중간 상층이다. 중간층은 조화층(30)과 표면층의 밀착성을 향상시킴과 동시에, 도전성 기체(10)나 조화층(30)의 열에 의한 확산이나 산화를 억제한다.
중간층은 니켈, 팔라듐, 로듐, 루테늄, 백금 및 이리듐의 군으로부터 선택되는 1종 이상의 원소를 포함하는 금속 또는 합금으로 이루어진다.
중간층은 필요 특성에 따라서 원소나 두께를 선택하면 되며, 중간층이 1층인 경우, 내열성이 요구되는 것이라면 니켈의 두께가 0.02㎛ 이상 2.50㎛ 이하, 보다 바람직하게는 0.08㎛ 이상 2.00㎛ 이하의 범위 내에서 형성하는 것이 바람직하다. 표면층이나 조화층과의 밀착성 등이 요구되는 것이라면, 팔라듐, 로듐, 루테늄, 백금, 이리듐의 두께가 0.014㎛ 이상 0.100㎛ 이하의 범위 내에서 형성하는 것이 바람직하다. 중간층이 2층일 경우, 중간층의 원소와 두께는 상기 조합에 의해서 결정하면 좋다. 또한, 중간층이 3층 이상으로 구성되어 있을 경우에는 가공성이나 조화 형상의 유지 관점에서 합계 두께가 2.5㎛ 이하의 범위를 넘지 않도록 형성하는 것이 바람직하다.
표면층 및 중간층의 두께는 형광 X선 막후계 등의 막후계에 의해서 측정할 수 있다.
리드프레임재의 용도에 따라서, 표면층 및 중간층의 유무 및 중간층의 수는 적절히 선택된다.
리드프레임재의 제조 방법으로서는, 각 층을 도금, 클래드, 증착, 스패터 등의 피막 형성법으로 형성할 수 있으며, 생산성이나 조화층의 표면에 존재하는 결정립계의 수의 제어성으로부터, 각 층, 특히 조화층을 전기 도금법으로 형성하는 것이 바람직하다. 전기 도금액의 조성 및 도금 조건은 적절히 정할 수 있다. 또한, 리드프레임재의 제조에 필요한 원료의 사용량을 억제하기 위해서, 편면 도금이나 두께차 도금도 유효한 수단이다.
전기 도금법으로 형성한 조화층(전기 도금층)의 표면에 존재하는 결정립계의 수(개수 밀도)를 제어하는 방법으로서는, 예를 들면, 전기 도금에 의한 조화층 형성에서, 전석 시의 결정 성장을 제어하는 것을 들 수 있다. 결정립계의 수를 상기 범위 내로 하기 위해서는, 조화 형성(전기 도금) 시의 전압을 5V 이상 10V 이하가 되도록 적절히 조정하면 좋다. 또한, 전석 시의 결정 성장을 제어하기 위해서, 도전성 기체 주위의 도금액의 유속이 중요해진다. 도금액의 유속이 높으면 작은 결정립이 많이 성장되어버리기 때문에 적절히 조정하면 좋다. 다만 유속을 정량적으로 측정하는 것은 어려우며, 교반자를 사용하여 도금욕을 교반하면서 전기 도금법으로 조화층을 형성할 경우에는, 교반자의 회전수를 적절히 조정하면 좋다. 조화층의 형성 방법으로서 기타 도금 조건으로서는, 전류 밀도, 도금액 중의 도전성 염의 농도, 욕온 등을 적절히 변경하는 것이 특히 유효하다.
리드프레임재는 반도체 소자를 지지 고정하여, 외부와 전기, 신호 교환을 실시하기 위한 접속 단자로서 예를 들면, 반도체 패키지에 사용된다. 실장되는 반도체 소자에 의해서, 리드프레임재는 트랜지스터나 커패시터, LED 등에 적합하게 사용된다.
이상 설명한 실시형태에 의하면, 리드프레임재는 조화층의 표면에 존재하는 결정립계의 수가 소정값 이하로 제어되어 있기 때문에, 고온 고습 환경하에서 장시간에 걸쳐 사용된 경우라도 수지 밀착성이 양호하다.
이상, 실시형태에 대해서 설명하였지만, 본 발명은 상기 실시형태에 한정되는 것이 아니라, 본 발명의 개념 및 특허청구의 범위에 포함되는 모든 양태를 포함하며, 본 발명의 범위 내에서 각종 개변할 수 있다.
[실시예]
다음으로, 실시예 및 비교예에 대해서 설명하지만, 본 발명은 이들 실시예에 한정되는 것은 아니다.
(실시예 1∼19, 비교예 1∼5)
표 1에 나타내는 종류이고 판 두께를 갖는 도전성 기체에 대하여, 이하에 나타내는 조건에서 전처리로서 음극 전해 탈지 및 산세(酸洗)를 실시한 후, 표 1 및 이하에 나타내는 조건의 전기 도금법으로, 조화층을 도전성 기체 상에 형성하였다. 계속해서, 중간층(중간 하층이나 중간 상층)이나 표면층을 형성할 경우에는, 표 1 및 이하에 나타내는 조건의 전기 도금법으로, 표 1에 나타내는 두께가 되도록 중간층이나 표면층을 조화층 상에 형성하였다. 이렇게 하여, 리드프레임재를 얻었다.
전처리 조건은 이하와 같다.
[음극 전해 탈지]
액 조성
수산화나트륨: 60g/L
액온: 60℃
전류 밀도: 2.5A/d㎡
처리 시간: 60초
[산세]
액 조성
10% 황산
액온: 실온
처리 시간: 30초
조화층의 형성은 내경 80㎜의 통 모양의 도금 전해조에 5㎜, 길이 30㎜의 교반자를 투입하여, 1L의 도금액을 넣고, 마그네틱 교반기에서 회전수 0∼800r.p.m.으로 변화시켜 교반 상태를 조정하였다. 조화층의 형성 조건은 이하에 나타냄과 동시에, 조화 도금 시의 전압(V) 및 교반자의 회전수(r.p.m.)에 대해서는 표 1에 나타낸다.
[조화 Cu 도금]
액 조성
황산구리: 구리 농도로서 5∼10g/L
황산: 30∼120g/L
몰리브덴산 암모늄: Mo 금속으로서 0.1∼5.0g/L
액온: 20∼60℃
전류 밀도: 10∼60A/d㎡
[조화 Ni 도금]
액 조성
유산 니켈: 10∼50g/L
붕산: 10∼30g/L
염화나트륨: 30∼g/L
25% 암모니아수: 10∼30mL/L
욕온: 50℃
전류 밀도: 4∼10A/d㎡
중간층의 형성 조건은 이하와 같다.
[Ni 도금]
액 조성
술파민산 니켈: 300∼500g/L
염화니켈: 20∼40g/L
붕산: 20∼40g/L
액온: 50℃
전류 밀도: 6∼10A/d㎡
[Pd 도금]
액 조성
디클로로테트라암민팔라듐: 1∼50g/L
술파민산 암모늄: 0.1∼300g/L
글리콜산: 0.001∼100g/L
인산 암모늄: 0.1∼50g/L
염화암모늄: 0.1∼300g/L
액온: 30∼70℃
전류 밀도: 0.2∼50A/d㎡
[Rh 도금]
액 조성
황산 로듐: 2∼10g/L
황산: 50∼90g/L
액온: 50℃
전류 밀도: 0.1∼5A/d㎡
[Ru 도금]
액 조성
니트로소 염화루테늄: 2∼20g/L
술파민산: 10∼30g/L
액온: 60℃
전류 밀도: 0.1∼50A/d㎡
표면층의 형성 조건은 이하와 같다.
[Au 스트라이크 도금]
액 조성
시안화금칼륨: 1∼5g/L
구연산: 10∼60g/L
구연산 칼륨: 50∼100g/L
액온: 40℃
전류 밀도: 0.1∼1A/d㎡
[AuCo 도금]
액 조성
시안화금칼륨: 6∼20g/L
구연산: 60∼120g/L
인산 수소이칼륨: 10∼30g/L
탄산 코발트: 0.1∼2g/L
액온: 40℃
전류 밀도: 0.1∼5A/d㎡
[Au 도금]
액 조성
시안화금칼륨: 8∼20g/L
구연산: 10∼100g/L
인산 수소이칼륨: 10∼150g/L
액온: 60℃
전류 밀도: 0.1∼10A/d㎡
[Ag 스트라이크 도금]
액 조성
시안화은칼륨: 1∼5g/L
시안화칼륨: 50∼150g/L
액온: 30℃
전류 밀도: 1∼5A/d㎡
[Ag 도금]
액 조성
시안화은: 10∼100g/L
시안화칼륨: 20∼150g/L
액온: 30℃
전류 밀도: 0.1∼5A/d㎡
[Sn 도금]
액 조성
황산 주석: 20∼120g/L
황산: 30∼150g/L
크레졸 술폰산: 10∼100g/L
액온: 20℃
전류 밀도: 0.1∼6A/d㎡
[Cu 도금]
액 조성
황산구리: 200g/L
황산: 50g/L
액온: 40℃
전류 밀도: 5A/d㎡
Au 스트라이크 도금은 실시예 3∼15 및 비교예 3∼4에서 실시하고, Au 도금은 실시예 15 및 비교예 5에서 실시하였다. 또한, Ag 스트라이크 도금 및 Ag 도금은 실시예 16∼17에서 실시하였다. 더욱이, Sn 도금은 실시예 18∼19에서 실시하였다. 실시예 1은 Cu 도금의 조화층, 실시예 2는 Ni 도금의 조화층을 형성하고, 중간층 및 표면층의 형성은 실시하지 않았다. 비교예 1은 조화층 및 중간층을 형성하지 않고, Cu 도금의 표면층만 형성을 실시하였다. 비교예 2는 Cu 도금의 조화층을 형성하고, 중간층 및 표면층의 형성은 실시하지 않았다. 비교예 5는 조화층을 형성하지 않고, 중간층 및 표면층의 도금을 실시하였다.
<평가 방법>
다음으로, 각 층 및 리드프레임재의 특성과 평가에 대해서, 이하와 같이 하여 실시하였다. 결과를 표 1 및 표 2에 나타낸다. 또한, 각 층의 특성에 대해서는, 리드프레임재의 제작 중에 수시 측정하였다.
(결정립계의 수)
FIB-SIM(집속 이온 빔-주사형 이온 현미경)에 의해서 제작한 리드프레임재의 조화층을 단면 관찰하였다. 단면 관찰에서, 도전성 기체의 표면에 평행하게 소정 길이(L)를 4㎛로서 측정하였을 때의, 조화층의 표면에 존재하는 조화층의 결정립계의 수를 계측하여, 상기 1㎛의 길이당 결정립계의 수(개/㎛)를 산출하였다.
(중간층 및 표면층의 두께)
중간층 및 표면층의 두께는 JIS H8501:1999에 준거한 형광 X선식 시험 방법에 따라 측정하였다. 구체적으로는, 형광 X선 막후계(SFT9400, 에스아이아이·나노테크놀로지사제)를 이용하여 콜리메이터 지름 0.5㎜로 하여, 각 층의 임의의 10개소를 측정하고, 이들 측정치의 평균치를 산출함으로써, 중간층 및 표면층의 두께를 얻었다. 또한, 표면층이 구리인 경우, JIS H8501:1999에 준거한 전해식 시험 방법에 따라 두께를 측정하였다. 구체적으로는, 전해식 막후계(CT-4, 주식회사 덴소쿠제)를 이용하여 1㎠의 영역(임의의 5개소)에 대하여 각각 측정하고, 평균치(n=5)를 산출하여, 표면층의 두께를 얻었다. 또한, 전해식 시험 방법에서 사용한 전기 분해액은 주식회사 덴소쿠제 K52로 하였다.
(조화층의 높이)
제작한 리드프레임재의 단면을 마이크로톰 가공하여, SEM을 이용하여 20000배로 관찰하였다. 조화층의 관찰상 중에서 무작위로 선택한 10개의 凸볼록부의 높이를 측정하여, 이들 측정치의 평균치를 조화층의 높이로 하였다. 단면 SEM 화상으로부터 10개의 凸볼록부를 관찰할 수 없는 경우에는, 촬영 개소가 다른 단면 SEM 화상을 2∼3매 사용하여 凸볼록부를 관찰하였다.
(리드프레임재의 최표면의 비표면적)
리드프레임재의 최표면의 비표면적은 3차원 백색광 간섭형 현미경(ContourGT-K, BRUKER사제)을 이용하여 2차원 표면적에 대한 3차원 표면적의 백분율((3차원 표면적/2차원 표면적)×100(%))을 측정(측정 조건은 측정 배율 10배, 하이레조 CCD 카메라를 사용하여, 측정 후에 특별한 필터를 걸르지 않고 수치화하였다)하여, 그 평균치(n=5)를 비표면적(%)으로 하였다.
(대응 입계)
조화층의 단면에서 대응입계의 해석에는 EBSD를 이용하였다. 또한, EBSD 측정에서는, 선명한 키쿠치선 회절상을 얻기 위해서, 측정면에 부착한 이물을 제거함과 동시에 측정면을 경면 완성할 필요가 있다. 그 때문에, 측정 시료를 수지매 후에 CP(이온 빔 단면 가공장치) 가공을 실시하여, 조화층 단면의 연마 가공을 하여, 관찰면을 얻었다.
EBSD 측정은 6㎛×16㎛의 범위를 25㎚의 단계에서 스캔하여, 조화층만을 해석할 수 있도록 조화층의 두께에 따라서 높이 방향을 크롭하였다. 해석용 소프트웨어(Orientation Imaging Microscopy v5, EDAX/TSL사(현 AMETEK사)제)를 이용하여 조화층의 단면을 해석하였다. 미리 관찰 범위 내의 수지의 영향을 배제하기 위해서, 0.1㎛ 이하의 그레인 사이즈의 데이터를 제거하여, 조화층만을 추출한 데이터로써 Σ1∼Σ49까지의 대응 입계(Coincidence Site Lattice: CSL)를 산출하였다. 또한, 측정 대상에서, 서로 이웃하는 픽셀의 방위차(어긋남)가 15° 이상인 경우에 입계로서 판단하고 있다. 표 1에는 대응입계로서 조화층 내에 존재하는 조화층의 전결정립계에 차지하는 Σ5 이하의 대응입계의 비율을 나타냈다.
(수지 밀착성)
트랜스퍼 몰드 시험 장치(Model FTS, 코타키세이키사제)를 이용하여 제작한 리드프레임재의 표면 상에 직경 2.6㎜의 접촉면을 갖는 수지로 이루어지는 푸린형 시험편을 사출 성형하였다. 리드프레임재의 최표면에 밀착시킨 시험편에 대하여 전단력을 측정하는 시험을 실시하여, 리드프레임재와 시험편의 수지 밀착성을 평가하였다. 평가 시험에 사용한 수지 및 장치를 하기에 나타낸다.
수지: 스미콘 G630L(상품명), 스미토모 벡라이트사제
장치: 4000Plus(상품명), 노드슨·어드밴스드·테크놀로지사제
또한, 평가 시험의 측정 조건을 이하에 나타낸다.
로드 셀: S50KG
측정 레인지: 50kg
테스트 스피드: 100㎛/s
테스트 높이: 200㎛
평가 시험 회수: 12회
우선, 리드프레임재에 밀착되어 있는 시험편에 대하여, 상기 측정 조건으로 전단력을 측정하고, 그 평균치(n=12)를 고온 고습 시험 전의 수지 밀착 강도로 하였다. 다음으로, 시험편을 밀착시킨 리드프레임재를 고온 고습 시험(85℃, 85%RH, 168시간)에 투입한 후, 상기 측정 조건으로 전단력을 측정하여, 그 평균치(n=12)를 고온 고습 시험 후의 수지 밀착 강도로 하였다. 그리고, 고온 고습 시험 전 및 시험 후의 수지 밀착 강도에 대하여, 각각 10kgf/㎟ 이상을 「A」(우수), 7kgf/㎟ 이상 10kgf/㎟ 미만을 「B」(양호), 0kgf/㎟ 이상 7kgf/㎟ 미만을 「C」(불가)로 순위매김하였다. A 및 B랭킹이 합격이다. 또한, 고온 고습 시험 전후에서 수지 밀착 강도의 저하 비율(수지 밀착 강도의 저하 억제성)에 대하여, (고온 고습 시험 후의 수지 밀착 강도/고온 고습 시험 전의 수지 밀착 강도)×100(%)의 값이 80% 이상을 「A」(우수), 70% 이상 80% 미만을 「B」(양호), 70% 미만을 「C」(불가)로 순위매김하였다. A 및 B랭킹이 합격이다.
다음으로, 고온 고습 시험 후의 리드프레임재와 수지로 이루어지는 시험편과의 박리 계면 상태를 육안 관찰하였다. 그리고, 리드프레임재 상에 수지가 잔존하고 있는 경우를 「○」, 리드프레임재 상에 수지가 잔존하지 않는 경우를 「×」로 하였다.
실시예 1∼19에서는, 리드프레임재 상에 수지가 잔존하는 상태가 관찰되었다. 이는 조화층을 수지 밀착성에 적합한 상태에서 형성함으로써, 리드프레임재와 수지의 밀착 강도가 상승하여, 종래와 같은 리드프레임재와 수지의 계면 박리가 일어나지 않아 수지 파괴가 발생한 것이라고 추정된다. 조화 도금 조건으로서 5∼10V, 교반자 회전수를 100∼250r.p.m.인 최적 조건에서 전석 시의 결정 성장을 제어함으로써, 종래보다 수지 밀착성을 향상한 리드프레임재를 제조할 수 있었다.
한편, 비교예 1∼5의 리드프레임재에서는, 특히 고온 고습 시험 후의 수지 밀착성이 불합격이고, 고온 고습 시험 후의 전단 시에 리드프레임재와 수지(시험편)의 계면으로부터 박리가 생겨서 리드프레임재 상에 수지는 관찰되지 않았다.
10: 리드프레임재
20: 도전성 기체
30: 조화층
32: 결정립계
40a, 40b, 40c: 凸볼록부
41a, 41b: 凸볼록부의 밑동부
B: 삼각형의 저변
H: 삼각형의 높이
L: 소정 길이

Claims (9)

  1. 도전성 기체와 상기 도전성 기체 중 적어도 편면에 형성되는 조화층을 갖는 리드프레임재로서,
    상기 리드프레임재의 단면에서 보아, 상기 도전성 기체의 표면에 평행하게 소정 길이로 측정한 상기 조화층의 표면에 존재하는 결정립계의 수는 20개/㎛ 이하인 것을 특징으로 하는 리드프레임재.
  2. 제1항에 있어서,
    상기 리드프레임재의 단면에서 보아, 상기 조화층의 높이는 0.1㎛ 이상 5.0㎛ 이하의 범위 내인 것을 특징으로 하는 리드프레임재.
  3. 제1항에 있어서,
    상기 리드프레임재의 최표면의 비표면적은 120% 이상인 것을 특징으로 하는 리드프레임재.
  4. 제1항에 있어서,
    상기 리드프레임재의 단면에서 보아, 상기 조화층 내에 존재하는 상기 조화층의 전결정립계에 차지하는 Σ5 이하의 대응입계의 비율은 90.0% 이상인 것을 특징으로 하는 리드프레임재.
  5. 제1항에 있어서,
    상기 도전성 기체는 구리, 구리 합금, 철, 철 합금, 알루미늄 및 알루미늄 합금의 군으로부터 선택되는 금속 또는 합금으로 이루어지는 것을 특징으로 하는 리드프레임재.
  6. 제1항에 있어서,
    상기 조화층은 구리 및 니켈 중 적어도 한쪽 원소를 포함하는 것을 특징으로 하는 리드프레임재.
  7. 제1항에 있어서,
    상기 조화층 상에 형성되고, 상기 조화층과 다른 조성을 가지며, 니켈, 팔라듐, 로듐, 루테늄, 백금, 이리듐, 금, 은 및 주석의 군으로부터 선택되는 1종 이상의 원소를 포함한 1개 이상의 층을 추가로 갖는 것을 특징으로 하는 리드프레임재.
  8. 제1항 내지 제7항 중 어느 한 항에 기재된 리드프레임재의 제조 방법으로서, 상기 조화층은 전기 도금에 의해서 형성되는 것을 특징으로 하는 리드프레임재의 제조 방법.
  9. 제1항 내지 제7항 중 어느 한 항에 기재된 리드프레임재를 사용한 반도체 패키지.
KR1020207020344A 2018-03-23 2019-03-19 리드프레임재 및 그 제조 방법, 및 그를 사용한 반도체 패키지 KR102589528B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2018-055486 2018-03-23
JP2018055486 2018-03-23
PCT/JP2019/011407 WO2019181924A1 (ja) 2018-03-23 2019-03-19 リードフレーム材およびその製造方法、ならびにそれを用いた半導体パッケージ

Publications (2)

Publication Number Publication Date
KR20200135288A KR20200135288A (ko) 2020-12-02
KR102589528B1 true KR102589528B1 (ko) 2023-10-13

Family

ID=67986214

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020207020344A KR102589528B1 (ko) 2018-03-23 2019-03-19 리드프레임재 및 그 제조 방법, 및 그를 사용한 반도체 패키지

Country Status (5)

Country Link
JP (1) JP6667728B2 (ko)
KR (1) KR102589528B1 (ko)
CN (1) CN111557043B (ko)
TW (1) TWI788542B (ko)
WO (1) WO2019181924A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024154767A1 (ja) * 2023-01-19 2024-07-25 奥野製薬工業株式会社 銅皮膜

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009111203A (ja) * 2007-10-31 2009-05-21 Nikko Kinzoku Kk 圧延銅箔及びフレキシブルプリント配線板
JP2011082389A (ja) * 2009-10-08 2011-04-21 Shindengen Electric Mfg Co Ltd 半導体パッケージ及びその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2543619Y2 (ja) 1991-08-27 1997-08-13 中部電力株式会社 移動台車の押付装置
JPH06252311A (ja) * 1993-03-01 1994-09-09 Mitsubishi Electric Corp リードフレーム及びその製造方法、該リードフレームを使用した半導体装置
JPH1027873A (ja) 1996-07-11 1998-01-27 Nippon Koujiyundo Kagaku Kk 半導体装置用リードフレーム
KR100322975B1 (ko) * 1997-02-03 2002-02-02 소네하라 다카시 리드 프레임재
KR100819800B1 (ko) * 2005-04-15 2008-04-07 삼성테크윈 주식회사 반도체 패키지용 리드 프레임
JP4628263B2 (ja) * 2005-12-05 2011-02-09 新光電気工業株式会社 パッケージ部品及びその製造方法ならびに半導体パッケージ
JP5700834B2 (ja) * 2011-12-09 2015-04-15 株式会社神戸製鋼所 酸化膜密着性に優れた高強度銅合金板
JP5863174B2 (ja) * 2012-03-01 2016-02-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6034233B2 (ja) * 2013-04-08 2016-11-30 古河電気工業株式会社 光半導体装置用リードフレームとその製造方法、および光半導体装置
JP6398596B2 (ja) * 2013-10-22 2018-10-03 住友金属鉱山株式会社 ２層フレキシブル配線用基板及びそれを用いたフレキシブル配線板
JP5766318B2 (ja) * 2014-02-17 2015-08-19 株式会社三井ハイテック リードフレーム
WO2016174998A1 (ja) * 2015-04-28 2016-11-03 三井金属鉱業株式会社 粗化処理銅箔及びプリント配線板
JP6789965B2 (ja) * 2015-11-05 2020-11-25 古河電気工業株式会社 リードフレーム材およびその製造方法
JPWO2017179447A1 (ja) * 2016-04-12 2018-04-19 古河電気工業株式会社 リードフレーム材およびその製造方法
JP3228789U (ja) 2020-08-03 2020-11-12 一広株式会社 冷感マスク

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009111203A (ja) * 2007-10-31 2009-05-21 Nikko Kinzoku Kk 圧延銅箔及びフレキシブルプリント配線板
JP2011082389A (ja) * 2009-10-08 2011-04-21 Shindengen Electric Mfg Co Ltd 半導体パッケージ及びその製造方法

Also Published As

Publication number Publication date
TWI788542B (zh) 2023-01-01
CN111557043B (zh) 2024-09-17
TW201940743A (zh) 2019-10-16
CN111557043A (zh) 2020-08-18
JPWO2019181924A1 (ja) 2020-04-30
KR20200135288A (ko) 2020-12-02
JP6667728B2 (ja) 2020-03-18
WO2019181924A1 (ja) 2019-09-26

Similar Documents

Publication Publication Date Title
TWI699458B (zh) 引線框架材及其製造方法
TW200536031A (en) Fretting and whisker resistant coating system and method
JP6479265B2 (ja) リードフレーム材およびその製造方法ならびに半導体パッケージ
WO2017179447A1 (ja) リードフレーム材およびその製造方法
KR100422026B1 (ko) 리플로우도금부재의제조방법,그방법으로얻어진리플로우도금부재
KR102589528B1 (ko) 리드프레임재 및 그 제조 방법, 및 그를 사용한 반도체 패키지
KR101464074B1 (ko) Sn 도금재
JP6086531B2 (ja) 銀めっき材
KR102565186B1 (ko) 도전성 재료, 성형품 및 전자 부품
KR101838370B1 (ko) 전자 부품용 Sn 도금재
KR20240033205A (ko) 리드 프레임재와 그 제조 방법 및 반도체 패키지
TWI557750B (zh) Electrical contact material and manufacturing method thereof
KR102497060B1 (ko) 도전성 재료, 성형품 및 전자 부품
JP7172583B2 (ja) コネクタ用端子材
JP7366480B1 (ja) リードフレーム材およびその製造方法、ならびにリードフレーム材を用いた半導体パッケージ
KR20130142630A (ko) 커켄달 보이드의 생성 억제 효과가 우수한 치아조직을 갖는 솔더 접합 구조 및 그 제조 방법
WO2023286697A1 (ja) リードフレーム材およびその製造方法、ならびに半導体パッケージ
WO2023189418A1 (ja) 電気接点材料、ならびにこれを用いた接点、端子およびコネクタ
JP6967993B2 (ja) 電気接点材料およびそれを用いたスイッチ
JP2023147501A (ja) 電気接点材料、ならびにこれを用いた接点、端子およびコネクタ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant