KR102580947B1 - 추출된 모델 파라미터를 이용하여 집적 회로를 설계하기 위한 컴퓨팅 시스템 및 이를 이용한 집적 회로의 제조 방법 - Google Patents

Abstract

본 개시는 반도체 소자가 형성된 집적 회로의 제조 방법을 개시한다. 본 개시의 기술적 사상에 따른 제조 방법은, 복수의 모델 파라미터들이 포함된 모델 파라미터 파일을 이용하여, 수신된 공정 변수에 따른 상기 반도체 소자의 전기적 특성을 시뮬레이션하는 단계, 시뮬레이션 결과에 기초하여 레이아웃 데이터를 생성하는 단계, 및 레이아웃 데이터에 기초한 레이아웃에 따라 집적 회로를 제조하는 단계를 포함하고, 복수의 모델 파라미터들은 상기 공정 변수에 대한 함수의 형태로 상기 모델 파라미터 파일에 저장될 수 있다.

Description

추출된 모델 파라미터를 이용하여 집적 회로를 설계하기 위한 컴퓨팅 시스템 및 이를 이용한 집적 회로의 제조 방법{System For Designing A Integrated Circuit Using Extracted Model Parameter And Manufacturing A Integrated Circuit Using The Same}

본 개시의 기술적 사상은 추출된 모델 파라미터에 기초하여, 반도체 소자의 특성을 해석하여 집적 회로를 설계하는 컴퓨팅 시스템 및 이를 이용한 집적 회로의 제조 방법에 관한 것이다.

반도체가 고집적화, 및 미세화됨에 따라, 반도체 소자를 설계하고 제조하는 각 단계의 요인들이 복합적으로 작용하여, 반도체 소자에서 의도치 않은 다양한 전기적 특성이 발생하였다. 따라서, 반도체 공정 및 소자의 한계를 극복하고 현상에 대한 이해 및 실험 비용 절감을 위해 물리적 시뮬레이션에 기반을 둔 TCAD(Technology Computer Aided Design) 공정-소자 시뮬레이션 환경에 대한 반도체 업계의 수요가 더욱 증대되고 있다. 또한, 반도체 소자의 정확한 제품 사양(specification) 제공을 위해서는 반도체 소자의 특성을 예측하여 시뮬레이션할 필요가 있다.

본 개시의 기술적 사상이 해결하고자 하는 과제는 반도체 소자를 제조하기 위한 서로 다른 공정 요건들을 반영하여, 집적 회로에 포함된 반도체 소자의 전기적 특성을 보다 정확히 예측할 수 있는 집적 회로를 설계하는 컴퓨팅 시스템 및 이를 이용한 집적 회로의 제조 방법에 관한 것이다.

본 개시의 기술적 사상에 따른 반도체 소자가 형성된 집적 회로의 제조 방법은, 복수의 모델 파라미터들이 포함된 모델 파라미터 파일을 이용하여, 수신된 공정 변수에 따른 상기 반도체 소자의 전기적 특성을 시뮬레이션하는 단계, 시뮬레이션 결과에 기초하여 레이아웃 데이터를 생성하는 단계, 및 레이아웃 데이터에 기초한 레이아웃에 따라 상기 집적 회로를 제조하는 단계를 포함하고, 복수의 모델 파라미터들은 공정 변수에 대한 함수의 형태로 모델 파라미터 파일에 저장될 수 있다.

본 개시의 기술적 사상에 따른 반도체 소자가 형성된 집적 회로의 제조 방법은, 집적 회로에 포함된 반도체 소자를 모델링한 복수의 모델 파라미터들을 포함하는 모델 파라미터 파일을 생성하는 단계, 모델 파라미터 파일을 이용하여, 수신된 공정 변수에 따른 반도체 소자의 전기적 특성을 시뮬레이션하는 단계, 시뮬레이션 결과에 기초하여 레이아웃 데이터를 생성하는 단계, 및 레이아웃 데이터에 기초한 레이아웃에 따라 집적 회로를 제조하는 단계를 포함하고, 모델 파라미터 파일을 생성하는 단계는, 제1 반도체 소자의 제1 내부 요건에 대응되는 제1 반도체 소자의 제1 특성 데이터를 수신하고, 제2 반도체 소자의 제2 내부 요건에 대응되는 제2 반도체 소자의 제2 특성 데이터를 수신하는 단계, 제1 내부 요건, 제2 내부 요건, 제1 특성 데이터의 값 및 제2 특성 데이터의 값에 기초하여, 제1 내부 요건에 대응되는 복수의 제1 지점 모델 파라미터들, 및 제2 내부 요건에 대응되는 복수의 제2 지점 모델 파라미터들을 추출하는 단계, 및 복수의 제1 지점 모델 파라미터들 및 상기 복수의 제2 지점 모델 파라미터들에 기초하여, 제1 내부 요건 및 제2 내부 요건 사이의 구간에 대응되는 구간 모델 파라미터들을 추출하는 단계를 포함할 수 있다.

본 개시의 기술적 사상에 따른 집적 회로의 설계를 위한 컴퓨팅 시스템은, 집적 회로에 포함된 반도체 소자의 특성을 추출하는 회로 시뮬레이션 프로그램 및 복수의 모델 파라미터들이 포함된 모델 파라미터 파일이 저장된 메모리, 및 메모리에 액세스 가능하고, 회로 시뮬레이션 프로그램을 실행하는 프로세서를 포함하고, 회로 시뮬레이션 프로그램은 공정 변수에 대한 정보를 수신하고, 모델 파라미터 파일로부터 상기 수신된 공정 변수의 값에 대응되는 모델 파라미터를 결정하고, 결정된 모델 파라미터에 기초하여 반도체 소자의 전기적 특성을 포함하는 특성 데이터를 출력하고, 복수의 모델 파라미터들은 상수로 구성된 복수의 지점 모델 파라미터들 및 공정 변수에 대한 함수의 형태로 구성된 복수의 구간 모델 파라미터들을 포함할 수 있다.

본 개시의 기술적 사상에 따르면, 반도체 소자를 제조하기 위한 서로 다른 공정 요건들 사이의 공정 요건 범위에 대응되는 보다 정확한 모델 파라미터가 제공되므로, 집적 회로에 포함된 반도체 소자의 전기적 특성을 보다 정확히 예측할 수 있다.

또한, 본 개시의 기술적 사상에 따르면, 반도체 소자 자체의 내부 요건 만 아니라 로컬 레이아웃 효과(Local Layout Effect, LLE) 및 산포 효과(Statistical Effect) 등과 같은 반도체 소자의 외부 요건을 반영한 모델 파라미터가 제공되므로, 반도체 소자의 특성을 보다 정확하게 예측할 수 있다.

또한, 본 개시의 기술적 사상에 따르면, 반도체 소자를 제조하기 위한 서로 다른 공정 요건들 사이의 공정 요건 범위에 대응되는 모델 파라미터를 추출하기 위해 회귀 방정식을 이용하므로, 모델 파라미터가 추출되는 데에 걸리는 시간이 감소될 수 있다.

도 1은 본 개시의 일 실시예에 따른 집적 회로의 제조 방법을 설명하기 위한 순서도이다.
도 2는 본 개시의 일 실시예에 따른 집적 회로를 설계하기 위한 컴퓨팅 시스템을 나타내는 블록도이다.
도 3은 본 개시의 일 실시예에 따른 컴퓨팅 시스템에 저장된 회로 시뮬레이션 프로그램을 설명하기 위한 도면이다.
도 4는 본 개시의 일 실시예에 따른 집적 회로의 제조 방법을 설명하기 위한 순서도이다.
도 5는 본 개시의 일 실시예에 따른 집적 회로의 제조 방법을 설명하기 위한 순서도이다.
도 6은 본 개시의 일 실시예에 따른 집적 회로의 제조 방법을 설명하기 위한 순서도이다.
도 7은 집적 회로에 포함되는 반도체 소자의 내부 요건들을 설명하기 위한 도면이다.
도 8은 도 7의 제1 반도체 소자의 내부 요건 및 제8 반도체 소자의 내부 요건을 설명하기 위한 도면이다.
도 9a 내지 도 9c는 도 5의 지점 모델 파라미터들이 추출되는 단계 및 구간 모델 파라미터들이 추출되는 단계를 설명하기 위한 도면이다.
도 10은 반도체 소자의 내부 요건이 변함에 따라 반도체 소자의 전기적 특성이 변화하는 것을 설명하기 위한 그래프이다.
도 11a는 본 개시의 일 실시예에 따른 컴퓨팅 시스템에 저장된 회로 시뮬레이션 프로그램을 설명하기 위한 도면이다.
도 11b는 본 개시의 일 실시예에 따른 집적 회로의 제조 방법을 설명하기 위한 순서도이다.
도 12a 및 도 12b는 외부 요건들을 설명하기 위한 도면이다.
도 13은 외부 요건들의 차이에 따른 반도체 소자의 전기적 특성의 변화를 설명하기 위한 그래프이다.
도 14는 반도체 소자의 외부 요건이 변함에 따라 예측되는 반도체 소자의 전기적 특성이 변화하는 것을 설명하기 위한 그래프이다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.

도 1은 본 개시의 일 실시예에 따른 집적 회로의 제조 방법을 설명하기 위한 순서도이다.

도 1을 참조하면, 집적 회로의 제조 방법은 모델 파라미터 파일을 생성(S10), 집적 회로의 설계 공정(S20) 및 집적 회로의 제조 공정(S30)으로 구분될 수 있다. 집적 회로의 설계(S20)는 집적 회로에 대한 레이아웃을 디자인하는 단계로서, 집적 회로를 설계하기 위한 툴에서 수행될 수 있다. 이 때, 집적 회로를 설계하기 위한 툴은 프로세서에서 수행되는 복수의 명령어들을 포함하는 프로그램일 수 있다. 이에 따라, 집적 회로의 설계(S20)는 집적 회로 설계를 위한 컴퓨터 구현(computer implemented) 방법이라고 지칭할 수 있다. 한편, 집적 회로의 제조 공정(S30)은 디자인된 레이아웃을 기초로 집적 회로를 제조하는 단계로서, 반도체 공정 모듈에서 수행될 수 있다. 이하에서는, 집적 회로의 설계(S20) 및 집적 회로의 제조 공정(S30)에 포함된 각 단계에 대해 상술하기로 한다.

단계 S10에서, 집적 회로에 포함될 반도체 소자를 모델링 하여 모델 파라미터 파일을 생성할 수 있다. 예를 들어, 반도체 소자의 적어도 하나의 공정 변수와 반도체 소자의 전기적 특성의 관계를 나타내는 모델 파라미터들을 추출함으로써, 모델 파라미터 파일을 생성할 수 있다. 단계 S10에 대해서는, 도 5에서 후술하겠다.

단계 S20에서, 모델 파라미터 파일을 이용하여 집적 회로에 포함되는 반도체 소자 및 상기 반도체 소자들이 연결된 회로의 전기적 특성들을 시뮬레이션(S210)하고, 시뮬레이션 결과에 기초하여 레이아웃 데이터를 생성(S220)할 수 있다. 예를 들어, 레이아웃 데이터를 생성하는 단계(S220)에서는 합성 동작 및 집적 회로를 정의하는 표준 셀들을 배치 및 라우팅하는 P&R(Place & Routing)동작이 수행될 수 있고, 합성 동작 및 P&R 동작에서 모델 파라미터 파일에 기초하여 시뮬레이션된 결과가 반영될 수 있다. 단계 S210에서, 모델 파라미터 파일에 기초하여 집적 회로에 포함되는 반도체 소자들의 전기적 특성들을 시뮬레이션하는 단계에 대해서는 도 4에서 후술하겠다.

"합성 동작"은 집적 회로에 대한 입력 데이터를, 로직 게이트로 이루어진 하드웨어 형태로 변환함으로써 넷리스트(netlist)를 생성하는 동작으로서, "로직(logic) 합성"이라고 지칭할 수 있다. 상기 입력 데이터는 집적 회로의 동작(behavior)에 대한 추상적 형태, 예를 들어, RTL(Register Transfer Level)에서 정의된 데이터일 수 있다. 상기 넷리스트는 표준 셀 라이브러리를 이용하여 RTL 코드로부터 생성될 수 있고, 게이트 레벨의 넷리스트일 수 있다. 일 실시예에서, RTL 코드는 합성 툴에 입력 파일로써 제공될 수 있고, 넷리스트는 합성 툴에서 출력 파일로써 출력될 수 있다. 넷리스트는 복수의 표준 셀들 및 표준 셀들의 연결관계에 대한 정보를 포함할 수 있다.

"P&R 동작"은 집적 회로를 정의하는 표준 셀들을 배치 및 라우팅(P&R)하고, 집적 회로에 대한 레이아웃 데이터를 생성하는 동작일 수 있다. 예를 들어, 레이아웃 데이터는 GDS(Graphic Design System)II 형식의 데이터일 수 있다.

단계 S310에서, 레이아웃 데이터를 기초로 마스크가 생성될 수 있다. 먼저 레이아웃 데이터를 기초로 OPC(Optical Proximity Correction)가 수행될 수 있다. 이 때, OPC는 광 근접 효과에 따른 오차를 반영하여 레이아웃을 변경하는 공정을 지칭한다. 이어서, OPC 수행 결과에 따라 변경된 레이아웃에 따라 마스크가 제조될 수 있다. 이때, OPC를 반영한 레이아웃, 예를 들어, OPC가 반영된 GDS(Graphic Data System)II를 이용하여 마스크가 제조될 수 있다.

단계 S320에서, 마스크를 이용하여 집적 회로가 구현된 반도체 장치가 제조될 수 있다. 복수의 마스크들을 이용하여 웨이퍼 등과 같은 반도체 기판 상에 다양한 반도체 공정을 진행하여 집적 회로가 구현된 반도체 장치가 형성될 수 있다. 예를 들어, 마스크를 이용하는 공정은 리소그라피 공정을 통한 패터닝 공정을 의미할 수 있다. 이러한 패터닝 공정을 통해 반도체 기판이나 물질층 상에 원하는 패턴이 형성될 수 있다. 이 때, 반도체 공정은 증착 공정, 식각 공정, 이온 공정, 세정 공정 등을 포함할 수 있다. 또한, 반도체 공정은 반도체 소자를 PCB 상에 실장하고 밀봉재로 밀봉하는 패키징 공정을 포함할 수도 있고, 반도체 소자나 패키지에 대해 테스트를 하는 테스트 공정을 포함할 수도 있다.

도 2는 본 개시의 일 실시예에 따른 집적 회로를 설계하기 위한 컴퓨팅 시스템을 나타내는 블록도이다.

도 2를 참조하면, 집적 회로의 설계를 위한 컴퓨팅 시스템(이하 '집적 회로 설계 시스템'이라고 지칭함)(10)은 프로세서(11), 메모리(13), 입출력 장치(15), 저장 장치(17) 및 버스(19)를 포함할 수 있다. 예를 들어, 집적 회로 설계 시스템(10)은 도 1의 단계 S20을 수행할 수 있다. 본 개시에 따른 실시예에서, 집적 회로 설계 시스템(10)은 일체화된 디바이스로 구현될 수 있고, 이에 따라, 집적 회로 설계 장치라고 지칭할 수도 있다. 집적 회로 설계 시스템(10)은 반도체 장치의 집적 회로를 설계하기 위한 전용 장치로 제공될 수도 있지만, 다양한 시뮬레이션 툴이나 설계 툴들을 구동하기 위한 컴퓨터일 수도 있다. 집적 회로 설계 시스템(10)은 데스크탑 컴퓨터, 워크스테이션, 서버 등과 같이 고정형 컴퓨팅 시스템일 수도 있고, 랩탑 컴퓨터 등과 같이 휴대형 컴퓨팅 시스템일 수도 있다.

프로세서(11)는 집적 회로를 설계하기 위한 다양한 동작들 중 적어도 하나를 수행하는 명령어들을 실행하도록 구성될 수 있다. 프로세서(11)는 버스(19)를 통해 메모리(13), 입출력 장치(15) 및 저장 장치(17)와 통신할 수 있다. 프로세서(11)는 메모리(13)에 로드된 응용 프로그램들(Application Program)을 실행할 수 있다. 예를 들어, 프로세서(11)는 메모리(13)에 로드된 회로 시뮬레이션 프로그램(100)을 실행할 수 있고, 회로 시뮬레이션 프로그램(100)은 반도체 소자 및 상기 반도체 소자가 포함된 회로의 전기적 특성을 추출할 수 있다.

메모리(13)는 집적 회로의 설계를 위한 레이아웃 디자인, 및 디자인된 레이아웃에 따른 시뮬레이션을 수행하기 위한 명령어들을 포함하는 프로그램을 저장할 수 있다. 일 실시예에서, 메모리(13)는 집적 회로를 구성하는 반도체 소자 및 상기 반도체 소자가 포함된 회로의 전기적 특성을 추출하는 회로 시뮬레이션 프로그램(100) 및 모델 파라미터 파일(200)이 로딩될 수 있다. 예를 들어, 반도체 소자의 전기적 특성은 트랜지스터의 문턱 전압, 트랜지스터의 온-전류, 및 트랜지스터의 전류-전압 특성 등을 포함할 수 있다.

메모리(13)는 이외에도 시뮬레이션 툴 등의 다양한 툴들을 더 저장할 수 있다. 메모리(13)는 SRAM(Static Random Access Memory)이나 DRAM(Dynamic RAM)과 같은 휘발성 메모리이거나, PRAM(Phase-change RAM), MRAM(Magnetic RAM), ReRAM(Resistive RAM), FRAM(Ferroelectrics RAM), 플래시 메모리 등의 비휘발성 메모리일 수 있다.

입출력 장치(15)는 사용자 인터페이스 장치들로부터의 사용자 입력 및 출력을 제어할 수 있다. 예를 들어, 입출력 장치(15)는 키보드, 마우스, 터치패드 등과 같은 입력 장치를 구비하여, 집적 회로 설계 데이터를 입력 받을 수 있다. 예를 들어, 입출력 장치(15)는 디스플레이, 스피커 등과 같은 출력 장치를 구비하여, 레이아웃 데이터 및 시뮬레이션 결과 등을 표시할 수 있다.

저장 장치(17)는 회로 시뮬레이션 프로그램(100) 등의 프로그램 및 모델 파라미터 파일(200)을 저장할 수 있으며, 프로그램이 프로세서(11)에 의해서 실행되기 이전에 저장 장치(17)로부터 프로그램 또는 그것의 적어도 일부가 메모리(13)로 로딩될 수 있다. 저장 장치(17)는 또한 프로세서(11)에 의해서 처리될 데이터 또는 프로세서(11)에 의해 처리된 데이터를 저장할 수 있다. 예를 들어, 저장 장치(17)는 회로 시뮬레이션 프로그램(100)에 의해 처리될 데이터예를 들어, 도 1의 S10 단계에서 생성된 모델 파라미터 파일(200) 등 및 회로 시뮬레이션 프로그램(100)에 의해 생성된 반도체 소자의 특성 데이터를 저장할 수 있다. 회로 시뮬레이션 프로그램(100)은 저장 장치(17)에 저장된 모델 파라미터 파일의 모델 파라미터에 대한 정보에 기초하여, 집적 회로에 포함된 반도체 소자의 전기적 특성을 추출할 수 있다.

저장 장치(17)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리, PRAM, RRAM, MRAM, FRAM 등과 같은 비휘발성 메모리를 포함할 수도 있고, 메모리 카드(MMC, eMMC, SD, MicroSD 등), SSD(Solid State Drive), HDD(Hard Disk Drive), 자기 테이프, 광학 디스크, 자기 디스크와 같은 저장 매체를 포함할 수도 있다. 또한, 저장 장치(17)는 집적 회로 설계를 위한 컴퓨팅 시스템(10)으로부터 탈착 가능할 수도 있다.

버스(19)는 컴퓨터 시스템의 내부에서 네트워크를 제공하기 위한 시스템 버스(System Bus)일 수 있다. 버스(19)를 통해서 프로세서(11), 메모리(13), 입출력 장치(15), 및 저장 장치(17)가 전기적으로 연결되고 상호 데이터를 교환할 수 있다. 하지만, 버스(19)의 구성은 상술한 설명에만 국한되지 않으며, 효율적인 관리를 위한 중재 수단들을 더 포함할 수 있다.

도 3은 본 개시의 일 실시예에 따른 컴퓨팅 시스템에 저장된 회로 시뮬레이션 프로그램을 설명하기 위한 도면이다. 도 2에 도시된 바와 같이, 메모리(13)는 회로 시뮬레이션 프로그램(100)을 저장할 수 있고, 회로 시뮬레이션 프로그램(100)은 프로세서(11)로 하여금 집적 회로에 포함된 반도체 소자의 전기적 특성을 추출할 수 있도록 할 수 있다. 즉, 회로 시뮬레이션 프로그램(100)은 프로세서(11)에 의해서 실행 가능한 복수의 명령어들을 포함할 수 있고, 회로 시뮬레이션 프로그램(100)에 포함된 복수의 명령어들은 프로세서(11)로 하여금 반도체 소자의 전기적 특성을 추출하기 위한 동작들을 수행하도록 할 수 있다. 이 때, 회로 시뮬레이션 프로그램(100)은 도 1의 S10 단계에서 생성된 모델 파라미터 파일(200)을 이용함으로써, 반도체 소자의 전기적 특성을 추출할 수 있다.

도 3을 참조하면, 회로 시뮬레이션 프로그램(100)은 이 복수의 프로시저들(110, 120), 즉, 국제 표준으로 규격된 코어 모델 모듈(110) 및 모델 인터페이스(120)를 포함할 수 있다. 프로시저(procedure)는 특정 태스크를 수행하기 위한 일련의 명령어들을 지칭할 수 있다. 프로시저는 함수(function), 루틴(routine), 서브루틴(subroutine), 서브프로그램(subprogram) 등으로도 지칭될 수 있다. 프로시저들 각각은 외부로부터 제공된 데이터(예를 들어, PV1, PV2, 및 모델 파라미터 파일(200)) 또는 다른 프로시저가 생성한 데이터를 처리할 수 있다. 본 명세서에서, 도 1의 프로세서(11)가 프로시저(예를 들어, 110 또는 120)를 실행함으로써 동작을 수행하는 것은, 프로시저(예를 들어, 110 또는 120)가 상기 동작을 수행하는 것으로도 표현될 수 있다.

코어 모델 모듈(110)은 복수의 모델 파라미터 셋들을 모델 파라미터 파일(200)로부터 획득할 수 있다. 예를 들어, 복수의 모델 파라미터 셋들은 제1 내지 제k 모델 파라미터 셋을 포함할 수 있고, k는 5이상의 정수일 수 있다. 다만, 본 개시에 따른 코어 모델 모듈(110)에 포함된 모델 파라미터 셋의 수는 5보다 작을 수 있다.

도시된 복수의 모델 파라미터 셋들은 반도체 소자의 전기적 특성 중 적어도 하나의 특성에 대응될 수 있다. 예를 들어, 도 3에서는 설명을 위해 트랜지스터의 문턱 전압의 크기를 시뮬레이션 하기 위한 복수의 모델 파라미터 셋들을 도시하였다고 가정하는 경우, 트랜지스터의 문턱 전압의 크기가 아닌 다른 특성에 대해서, 코어 모델 모듈(110)은 도시된 복수의 모델 파라미터 셋들 이외의 모델 파라미터 셋을 더 포함할 수도 있다.

제1 내지 제k 모델 파라미터 셋 각각은 제1 공정 변수의 값(PV1) 및 제2 공정 변수의 값(PV2)에 대응되는 복수의 모델 파라미터들(P1~Pn)을 포함할 수 있다. 이 때, n은 4이상의 정수일 수 있으나, 본 개시는 이에 한정되지 않으며, 회로 모델의 종류 또는 제1 공정 변수의 값(PV1) 및 제2 공정 변수의 값(PV2)에 따라 도출되는 반도체 소자의 전기적 특성의 모사 필요 범위에 따라 복수의 모델 파라미터들(P1~Pn)의 수가 달라질 수 있다.

제1 내지 제k 모델 파라미터 셋 각각에 포함된 복수의 모델 파라미터들(P1~Pn)은 상수로 표현될 수 있다. 예를 들어, 제1 모델 파라미터 셋은 복수의 제1 상수들(C11~C1n)을 포함할 수 있고, 제2 모델 파라미터 셋은 복수의 제2 상수들(C21~C2n)을 포함할 수 있고, 제k 모델 파라미터 셋은 복수의 제1 상수들(Ck1~Ckn)을 포함할 수 있다. 이 때, 제1 공정 변수의 값(PV1) 및 제2 공정 변수의 값(PV2) 중 적어도 하나가 변화함에 따라 대응되는 모델 파라미터 셋이 달라질 수 있고, 제1 공정 변수의 값(PV1) 및 제2 공정 변수의 값(PV2)에 대응되는 복수의 모델 파라미터들(P1~Pn)의 값이 달라질 수 있다.

공정 변수는 반도체 소자 자체의 물리적/구조적 특징들을 의미할 수 있다. 예를 들어, 공정 변수는 게이트 라인의 길이, 액티브 영역의 폭, 채널 길이, 소자 폭, 도핑 프로파일, 산화막 두께, 산화막 유전율, 채널 길이 변조 상수, 반도체 소자가 구동되는 온도 등을 포함할 수 있다. 이하에서는 설명의 편의를 위해, 제1 공정 변수는 트랜지스터의 게이트 라인의 길이, 제2 공정 변수는 트랜지스터의 액티브 영역의 폭이라고 가정하겠다. 트랜지스터의 게이트 라인의 길이 및 트랜지스터의 액티브 영역의 폭 중 적어도 하나의 값이 달라지면, 이에 대응되는 복수의 모델 파라미터들(P1~Pn)의 값이 달라질 수 있다.

도 3에서는 제1 공정 변수 및 제2 공정 변수, 총 2개의 공정 변수에 따라 달라지는 모델 파라미터의 값에 대해 설명하였으나, 본 개시는 이에 한정되지 않으며, 모델 파라미터 값을 구함으로 인해 얻고자 하는 반도체 소자의 전기적 특성에 따라 복수의 모델 파라미터들(P1~Pn) 각각의 변수의 수는 달라질 수 있다.

제1 공정 변수의 값(PV1) 및 제2 공정 변수의 값(PV2) 에 따라, 적용되는 모델 파라미터 셋이 달라질 수 있다. 예를 들어, 제1 공정 변수의 값(PV1)이 제1 값이고, 제2 공정 변수의 값(PV2)이 제1 값인 경우에는 제1 모델 파라미터 셋에 포함된 복수의 제1 상수들(C11~C1n)이 복수의 모델 파라미터들(P1~Pn)로서 선택될 수 있다. 또는, 제1 공정 변수의 값(PV1)이 제2 값이고, 제2 공정 변수의 값(PV2)이 제2 값인 경우에는 제2 모델 파라미터 셋에 포함된 복수의 제2 상수들(C21~C2n)이 복수의 모델 파라미터들(P1~Pn)로서 선택될 수 있다. 또는, 제1 공정 변수의 값(PV1)이 제k 값이고, 제2 공정 변수의 값(PV2)이 제3 값인 경우에는 제k 모델 파라미터 셋에 포함된 복수의 제k 상수들(Ck1~Ckn)이 복수의 모델 파라미터들(P1~Pn)로서 선택될 수 있다. 이는 설명을 위한 하나의 예일 뿐, 본 개시는 이에 한정되는 것은 아니다.

모델 인터페이스(120)는, 각각의 모델 파라미터 셋들 상위에서 별도 수식을 기술할 수 있도록 도와주는 어플리케이션 프로그래밍 인터페이스(application programming interface(API))일 수 있다. 모델 인터페이스(120)는 회로 시뮬레이션 프로그램(100)이 제공하는 기능을 제어하기 위한 인터페이스로, 예를 들면, 모델 파라미터 파일(200)의 제어, 라이브러리 제어, 또는 개별 모델 파라미터 상위에서의 데이터 및 수식 제어 등을 위한 적어도 하나의 인터페이스 및 함수(예를 들어, 명령어)를 포함할 수 있다. 이 때, 모델 인터페이스(120)는 수신되는 적어도 하나의 공정 변수에 대응되는 모델 파라미터들을 결정하고, 반도체 소자의 예측된 전기적 특성에 대한 정보를 포함하는 반도체 소자의 특성 데이터(DATA_C)를 출력할 수 있다.

모델 인터페이스(120)는 수신되는 적어도 하나의 공정 변수에 대응되는 모델 파라미터들을 결정하기 위해, 모델 파라미터 파일로부터 복수의 모델 공식들(121)을 획득할 수 있고, 코어 모델 모듈(110)로부터 복수의 모델 파라미터 셋들을 수신할 수 있다. 복수의 모델 공식들(121)은 제1 공정 변수의 값(PV1) 및 제2 공정 변수의 값(PV2)에 따라 가변하는 모델 파라미터들에 관한 식일 수 있다. 모델 인터페이스(120)는 상기 복수의 모델 공식들(121) 및 복수의 모델 파라미터 셋들에 기초하여, 입력된 제1 공정 변수의 값(PV1) 및 제2 공정 변수의 값(PV2)에 대응되는 모델 파라미터들을 결정할 수 있고, 반도체 소자의 특성 데이터(DATA_C)를 출력할 수 있다.

복수의 모델 공식들(121)은 제1 모델 파라미터 셋 및 제2 모델 파라미터 셋을 연결하는 제1 모델 공식, 제2 모델 파라미터 셋 및 제3 모델 파라미터 셋을 연결하는 제2 모델 공식 및 제k-1 모델 파라미터 셋 및 제k 모델 파라미터 셋을 연결하는 제 k-1 모델 공식을 포함할 수 있다. 예를 들어, 제1 모델 공식은, 제1 모델 파라미터 셋의 제1 모델 파라미터(P1) 및 제2 모델 파라미터 셋의 제1 모델 파라미터(P1)를 연결하는 모델 공식, 제1 모델 파라미터 셋의 제2 모델 파라미터(P2) 및 제2 모델 파라미터 셋의 제2 모델 파라미터(P2)를 연결하는 모델 공식 및 제1 모델 파라미터 셋의 제n 모델 파라미터(Pn) 및 제2 모델 파라미터 셋의 제n 모델 파라미터(Pn)를 연결하는 모델 공식을 포함할 수 있다. 다만, 제1 모델 공식은, 하나의 모델 파라미터 셋에 포함된 모델 파라미터의 개수, 예를 들어, n보다 작은 수의 모델 공식을 포함할 수도 있다. 상기 제1 모델 공식에 대한 설명은 제2 모델 공식 내지 제k 모델 공식에 적용될 수 있다.

제1 공정 변수의 값(PV1)의 범위 및 제2 공정 변수의 값(PV2)의 범위에 따라, 적용되는 모델 공식들이 달라질 수 있다. 예를 들어, 제1 값 이상, 제2 값 이하인 제1 공정 변수의 값(PV1), 및 제1 값 이상, 제2 값 이하인 제2 공정 변수의 값(PV2)이 수신되는 경우에 모델 인터페이스(120)는, 제1 모델 파라미터 셋, 제2 모델 파라미터 셋 및 제1 모델 공식에 기초하여, 제1 공정 변수의 값(PV1) 및 제2 공정 변수의 값(PV2)에 대응되는 모델 파라미터들을 결정할 수 있다. 모델 인터페이스(120)는 결정된 모델 파라미터들에 기초하여, 제1 공정 변수의 값(PV1) 및 제2 공정 변수의 값(PV2)에 대응되는 반도체 소자의 예측된 전기적 특성에 대한 정보를 포함하는 반도체 소자의 특성 데이터(DATA_C)를 출력할 수 있다.

또는, 제2 값 이상, 제3 값 이하인 제1 공정 변수의 값(PV1), 및 제2 값 이상, 제3 값 이하인 제2 공정 변수의 값(PV2)이 수신되는 경우에 모델 인터페이스(120)는, 제2 모델 파라미터 셋, 제3 모델 파라미터 셋 및 제2 모델 공식에 기초하여, 제1 공정 변수의 값(PV1) 및 제2 공정 변수의 값(PV2)에 대응되는 모델 파라미터들을 결정할 수 있다. 모델 인터페이스(120)는 결정된 모델 파라미터들에 기초하여, 제1 공정 변수의 값(PV1) 및 제2 공정 변수의 값(PV2)에 대응되는 반도체 소자의 예측된 전기적 특성에 대한 정보를 포함하는 반도체 소자의 특성 데이터(DATA_C)를 출력할 수 있다.

또는, 제k-1 값 이상, 제k 값 이하인 제1 공정 변수의 값(PV1), 및 제k-1 값 이상, 제k 값 이하인 제2 공정 변수의 값(PV2)이 수신되는 경우에 모델 인터페이스(120)는, 제k-1 모델 파라미터 셋, 제k 모델 파라미터 셋 및 제k-1 모델 공식에 기초하여, 제1 공정 변수의 값(PV1) 및 제2 공정 변수의 값(PV2)에 대응되는 모델 파라미터들을 결정할 수 있다. 모델 인터페이스(120)는 결정된 모델 파라미터들에 기초하여, 제1 공정 변수의 값(PV1) 및 제2 공정 변수의 값(PV2)에 대응되는 반도체 소자의 예측된 전기적 특성에 대한 정보를 포함하는 반도체 소자의 특성 데이터(DATA_C)를 출력할 수 있다.

이는 설명을 위한 하나의 예일 뿐, 본 개시는 이에 한정되는 것은 아니다. 일 실시예에서, 서로 다른 모델 공식 간에는 적용되는 제1 공정 변수의 값(PV1)의 범위 및 제2 공정 변수의 값(PV2)의 범위가 서로 연속적으로 구성될 수 있다.

도 4는 본 개시의 일 실시예에 따른 집적 회로의 제조 방법을 설명하기 위한 순서도로서, 도 1의 단계 S210를 설명하기 위한 순서도이다. 단계 S20에서, 모델 파라미터 파일(200)에 기초하여 집적 회로에 포함되는 반도체 소자들의 전기적 특성들을 회로 시뮬레이션하는 단계에 대한 설명이다.

도 3 및 도 4를 참조하면, 단계 S211에서, 모델 인터페이스(120)는 적어도 하나의 공정 변수에 대한 정보를 수신할 수 있다. 예를 들어, 모델 인터페이스(120)는 제1 공정 변수의 값(PV1) 및 제2 공정 변수의 값(PV2)에 대한 정보를 수신할 수 있다. 도 3에서는 2개의 공정 변수의 값에 대한 정보를 수신하는 것으로 도시하였으나, 이는 반도체 소자의 특성에 따라 수신하는 공정 변수의 수는 달라질 수 있다.

단계 S212에서, 모델 인터페이스(120)는 수신된 적어도 하나의 공정 변수의 값에 대응되는 모델 파라미터를 결정할 수 있다. 예를 들어, 모델 인터페이스(120)는 수신된 제1 공정 변수의 값(PV1)의 범위 및 제2 공정 변수의 값(PV2)의 범위에 기초하여, 적용될 모델 공식 및 적용된 모델 파라미터 셋을 선택할 수 있다. 선택된 모델 공식 및 모델 파라미터 셋을 이용하여, 제1 공정 변수의 값(PV1) 및 제2 공정 변수의 값(PV2)에 대응되는 모델 파라미터들을 결정할 수 있다. 예를 들어, 제2 모델 공식이 선택될 수 있고, 제2 모델 파라미터 셋, 제3 모델 파라미터 셋, 및 제2 모델 공식에 기초하여, 제1 내지 제n 모델 파라미터(P1~Pn)가 결정될 수 있다.

단계 S213에서, 모델 인터페이스(120)는 결정된 모델 파라미터들에 기초하여, 수신된 제1 공정 변수의 값(PV1) 및 제2 공정 변수의 값(PV2)에 대응되는 반도체 소자의 전기적 특성을 예측하여 특성 데이터(DATA_C)를 출력할 수 있다.

본 개시에 따른 컴퓨팅 시스템(10)은 적어도 하나의 공정 변수(예를 들어, 제1 공정 변수(PV1) 및 제2 공정 변수(PV2))의 개별 특성 또는 특정 영역의 특성을 만족시키는 개별지점 모델 파라미터를 독립적으로 추출한 후, 모델 인터페이스(120)에 기술되는 복수의 모델 공식들(121)을 통해 적어도 하나의 공정 변수에 따라 연속성을 가지면서도 가변되는 전기적 특성 정보(DATA_C)를 출력하도록 제공될 수 있다. 따라서, 컴퓨팅 시스템(100)은 다양한 공정 변수(예를 들어, 채널 길이, 채널 넓이, 온도 등)의 변화에 따른 특성 변동을 모사하기 위해 이미 제공된 코어 모델 모듈의 정확도 수준에 의존하지 않아도 되어, 반도체 소자의 개별 전기적 특성을 보다 정확히 예측할 수 있으며, 적어도 하나의 공정 변수에 대한 연속적인 전기적 특성 값을 보장할 수 있다.

도 5는 본 개시의 일 실시예에 따른 집적 회로의 제조 방법을 설명하기 위한 순서도로서, 도 1의 단계 S10를 설명하기 위한 순서도이다.

도 5를 참조하면, 단계 S10은 단계 S110, 단계 S120, 및 단계 S130을 포함할 수 있다. 단계 S10에 포함된 각 단계들은 도 1의 단계 S20이 수행되는 컴퓨팅 시스템과는 다른 별도의 컴퓨팅 시스템, 예를 들어, 모델 파라미터를 추출하여 회로 특성을 시뮬레이션 하기 위한 컴퓨팅 시스템에서 수행될 수 있으나, 이에 한정되는 것은 아니다. 단계 S10 및 단계 S20은 동일한 컴퓨팅 시스템에서 수행될 수도 있다.

단계 S110에서, 서로 다른 내부 요건에 대응되는 반도체 소자의 전기적 특성 데이터를 수신할 수 있다. 반도체 소자의 내부 요건은 반도체 소자 자체의 물리적/구조적 특징에 대한 요건들을 의미할 수 있다. 예를 들어, 2개의 반도체 소자들이 게이트 라인의 길이, 액티브 영역의 폭, 채널 길이, 소자 폭, 도핑 프로파일, 산화막 두께, 산화막 유전율, 채널 길이 변조 상수 등의 공정 변수들 중 하나라도 다른 값을 가지게 되면, 2개의 반도체 소자들은 내부 요건이 서로 다른 것으로 볼 수 있다. 반도체 소자의 전기적 특성 데이터는, 특정 내부 요건을 갖는 표본의 반도체 소자를 제조한 후, 표본의 반도체 소자의 전기적 특성을 측정함으로써 얻어질 수 있다.

단계 S120에서, 서로 다른 내부 요건들 및 상기 서로 다른 내부 요건들 각각에 대응되는 측정된 전기적 특성 값에 기초하여, 상기 서로 다른 내부 요건들 각각에 대응되는 지점 모델 파라미터들을 추출할 수 있다. 이 때, 지점 모델 파라미터들은 특정 값을 갖는 상수일 수 있고, 상기 대응되는 내부 요건을 만족 시킬 수 있는 상수일 수 있다.

반도체 소자의 내부 요건 및 상기 내부 요건에 대응되는 전기적 특성 값들은, 국제 표준으로 개발된 여러 코어 모델 모듈 선택 및 모델 파라미터 추출을 통해, 서로 연결될 수 있다. 다만, 반도체 소자의 내부 요건에 따른 전기적 특성 변화 묘사의 정확도는 선택된 회로 모델 수식의 정확도에 영향을 받을 수 있다. 따라서, 특정한 내부 요건(예를 들어, 특정 게이트 라인의 길이 및 특정 액티브 영역의 폭)에서 반도체 소자가 특정한 전기적 특성(예를 들어, 특정 문턱 전압의 크기)을 가질 경우, 상기 특정 내부 요건에 대한 상기 특정 전기적 특성 값을 독립적으로 만족하는 모델 파라미터들이 추출되고, 모델 공식의 정확도와 무관하게 상기 특정 내부 요건에서의 모델 파라미터들의 정확도가 보장될 수 있다.

또한, 서로 다른 내부 요건들에 대해 각각 대응하는 서로 다른 모델 파라미터를 추출하는 동작이 병렬적으로 수행될 수 있으므로, S120 단계는 표본이 되는 반도체 소자의 수가 증가하여, 서로 다른 내부 요건을 갖는 반도체 소자의 수가 증가하더라도 수행되는 데에 S120 단계를 수행하는 데에 걸리는 시간이 크게 증가되지 않는다.

단계 S130에서, 서로 다른 내부 요건 사이의 구간에 대응되는 구간 모델 파라미터들을 계산할 수 있다. 구체적으로, S120 단계에서 추출된 지점 모델 파라미터들에 기초하여, 서로 다른 내부 요건 사이의 구간에 대응되는 구간 모델 파라미터들을 계산할 수 있다. 구간 모델 파라미터들은 지점 모델 파라미터와 달리, 공정 변수에 대한 함수의 형태로 계산될 수 있다.

표본의 반도체 소자의 수를 증가시키는 것에는 한계가 있으며 각각의 표본의 반도체 소자의 내부 요건들 사이의 영역에서는 실제로 대응되는 특성 데이터를 획득할 수 없으므로, 지점 모델 파라미터 및 임의의 회귀 방정식에 기초하여, 구간 모델 파라미터들을 추출할 수 있다. 이 때, 임의의 회귀 방정식은 모델 파라미터를 추출하기 위한 컴퓨팅 시스템에 저장되어 있을 수 있다.

상기 지점 모델 파라미터들 및 상기 구간 모델 파라미터들은 모델 파라미터 파일(200)에 저장될 수 있고, 도 3의 코어 모델 모듈(110)은 모델 파라미터 파일(200)로부터 모델 파라미터 셋으로서 상기 지점 모델 파라미터들을 획득할 수 있고, 모델 인터페이스(120)는 모델 파라미터 파일(200)로부터 모델 공식으로서 상기 구간 모델 파라미터들을 획득할 수 있다.

본 개시에 따른 집적 회로의 제조 방법에 따르면, 각각의 서로 다른 내부 요건에 대응되는 지점 모델 파라미터들을 병렬적으로 추출한 후 서로 다른 내부 요건 사이의 영역에서 구간 모델 파라미터들을 구하므로, 모델 파라미터들을 추출하여 모델 파라미터 파일을 생성하는 데에 걸리는 시간이 감소되고, 모델 파라미터들을 이용한 시뮬레이션 동작의 정확도가 향상될 수 있다.

도 6은 본 개시의 일 실시예에 따른 집적 회로의 제조 방법을 설명하기 위한 순서도로서, 도 5의 단계 S130를 설명하기 위한 순서도이다.

도 5 및 도 6을 참조하면, 단계 S130은 단계 S131 및 단계 S132가 순차적으로 수행될 수 있다. 단계 S131에서는 단계 S120에서 추출된 지점 모델 파라미터들의 정확도를 판단할 수 있다.

예를 들어, 추출된 지점 모델 파라미터들 및 반도체 소자의 내부 요건을 기초로 하여, 반도체 소자의 내부 요건에 대응되는 목표로 하는 반도체 소자의 특성 값이 도출되는지 확인할 수 있다. 목표로 하는 반도체 소자의 특성 값이 도출되면, 지점 모델 파라미터들이 정확하게 추출되었다고 판단될 수 있다.

단계 S131에 따라, 지점 모델 파라미터의 정확도가 인정되면, 단계 S132에서는, 추출된 지점 모델 파라미터들을 임의의 회귀 방정식을 이용하여, 서로 다른 내부 요건 사이의 구간에 대응되는 구간 모델 파라미터들을 계산할 수 있다. 일 실시예에서, 상기 서로 다른 내부 요건은 서로 인접한 내부 요건들을 의미할 수 있다. 예를 들어, 서로 인접한 제1 내부 요건 및 제2 내부 요건 사이의 구간 내에서는 상기 구간 내의 내부 요건에 대응되는 반도체 소자의 전기적 특성 데이터가 S110 단계에서 수신되지 않았음을 의미할 수 있다.

회귀 방정식은 점들이 어떠한 규칙하에 분포하고 있는 경우, 상기 점들의 분포 상태에 적합한 최적의 방정식을 유도할 수 있는 임의의 방정식을 말한다. 회귀 방정식은 모델 파라미터를 추출하기 위한 컴퓨팅 시스템에서 미리 저장되어 있는 것일 수 있다. 사용자는 공정 변수와 반도체 소자의 특성 간의 관계를 고려하여, 임의의 회귀 방정식을 선택할 수 있고, 구간 모델 파라미터를 추출하기 위한 컴퓨팅 시스템은 선택된 임의의 회귀 방정식에 기초하여, 단계 S132를 수행할 수 있다.

일 실시예에서, 단계 S132에서는 추출된 지점 모델 파라미터들 및 임의의 지정된 회귀 방정식을 이용하여, 서로 다른 내부 요건 사이의 구간에 대응하는 구간 모델 파라미터들을 계산할 수 있다. 예를 들어, 인접한 서로 다른 2개의 내부 요건 사이의 구간에 대응되는 임의의 회귀 방정식이 정의되고, 상기 회귀 방정식으로부터 상기 서로 다른 2개의 내부 요건에 각각 대응되는 두 전기적 특성 사이를 연결하는 구간 모델 파라미터들을 계산할 수 있다. S120 단계에서 추출된 지점 모델 파라미터들에 기초하여, 상기 서로 다른 내부 요건에 대응되는 전기적 특성의 값을 정확히 지나가면서도 서로 다른 내부 요건 구간 사이의 특성을 내삽 형태로 출력하게 하는 회귀 방정식이 도출될 수 있다. 상기 회귀 방정식으로부터 도출된 구간 모델 파라미터들이 도 3의 모델 인터페이스(120)에 모델 공식들로서 획득될 수 있다.도 5 및 도 6의 각 단계에 대해서는 도 7등 이하에서 구체적으로 후술하겠다.

도 7은 집적 회로에 포함되는 반도체 소자의 내부 요건들을 설명하기 위한 도면이다. 도 8은 도 7의 제1 반도체 소자의 내부 요건 및 제8 반도체 소자의 내부 요건을 설명하기 위한 도면이다. 도 9a 내지 도 9c는 도 5의 지점 모델 파라미터들이 추출되는 단계 및 구간 모델 파라미터들이 추출되는 단계를 설명하기 위한 도면이다. 도 9a 내지 도 9c에서는 도 7의 제1 내지 제8 반도체 소자의 내부 요건에 기초하여 모델 파라미터들이 추출되는 것을 설명하겠다.

도 7 및 도 8을 참조하면, 도 5의 단계 S110에서, 복수의 반도체 소자들의 내부 요건들 각각에 대응되는 반도체 소자의 전기적 특성 데이터를 수신할 수 있고, 이 때, 도 7에서는 반도체 소자들 각각의 내부 요건들을 표시한 것이다. 도 7에서는 2개의 공정 변수인 게이트 라인의 길이(PV1) 및 액티브 영역의 폭(PV2) 중 적어도 하나가 서로 다른 반도체 소자의 산포가 도시될 수 있다. 예를 들어, 제1 반도체 소자(TA)의 내부 요건은 게이트 라인의 길이(PV1A)가 L1이고, 액티브 영역의 폭(PV2A)이 W1일 수 있다. 반면, 제8 반도체 소자(TG)의 내부 요건은 게이트 라인의 길이(PV1G)가 L3이고, 액티브 영역의 폭(PV2G)가 W3 일 수 있다.

도 7 및 도 9a를 참조하면, 제1 내지 제8 반도체 소자(TA~TG)의 내부 요건들 및 상기 내부 요건들 각각에 대응되는 반도체 소자의 특성 데이터에 기초하여, 상기 내부 요건들 각각에 대응되는 지점 모델 파라미터들이 추출될 수 있다(도 5의 S120). 제1 반도체 소자(TA)의 내부 요건(L1, W1)에 대응되는 지점 모델 파라미터들은 하나의 제1 셋(Aset)을 구성할 수 있고, 제2 반도체 소자(TB)의 내부 요건(L2, W1)에 대응되는 지점 모델 파라미터들은 하나의 제2 셋(Bset)을 구성할 수 있다. 그 밖에 제3 내지 제8 반도체 소자(TC~TG)의 내부 요건들 각각에 대응되는 지점 모델 파라미터들은 제3 내지 제8 셋(Cset~Gset)을 구성할 수 있다. 이 때, 제1 내지 제8 셋(Aset~Gset)에 포함된 지점 모델 파라미터들은 특정 값을 갖는 상수일 수 있다.

제1 내지 제8 셋(Aset~Gset)에 포함된 지점 모델 파라미터들은 셋 단위로 병렬적으로 추출될 수 있다. 예를 들어, 제1 셋(Aset)에 포함된 지점 모델 파라미터들과 제2 셋(Bset)에 포함된 지점 모델 파라미터들이 서로 병렬적으로 추출될 수 있다. 제3 내지 제8 셋(Cset~Gset)에 포함된 지점 모델 파라미터들에도 동일한 설명이 적용될 수 있다. 상기 도 9a의 제1 내지 제8 셋(Aset~Gset)은 도 3의 코어 모델 모듈(110)의 모델 파라미터 셋들에 대응될 수 있다.

도 7 및 도 9b를 참조하면, 제1 내지 제8 반도체 소자(TA~TG)의 서로 다른 내부 요건들 사이의 구간(Bin.0, Bin.1, Bin.2)에 대응되는 구간 모델 파라미터들이 추출될 수 있다(도 5의 S130). 상기 구간 모델 파라미터는 모델 인터페이스에 모델 공식들로서 수식으로 기술될 수 있다.

이 때, 게이트 라인의 길이(PV1)가 L1 이상, L2 이하의 값을 가지고 액티브 영역의 폭(PV2)이 W1 이상, W2 이하의 값을 가지는 구간은 제1 구간(Bin.0)으로 정의되고, 게이트 라인의 길이(PV1)가 L2 이상, L3 이하의 값을 가지고 액티브 영역의 폭(PV2)이 W1이상, W2 이하의 값을 가지는 구간은 제2 구간(Bin.1)으로 정의되고, 게이트 라인의 길이(PV1)가 L1 이상, L3 이하의 값을 가지고 액티브 영역의 폭(PV2)이 W2이상, W3 이하의 값을 가지는 구간은 제3 구간(Bin.2)으로 정의될 수 있다.

추출된 지점 모델 파라미터들, 예를 들어, 도 9a의 제1 내지 제8 셋(Aset~Gset)에 포함된 지점 모델 파라미터들을 이용하여, 모델 파라미터 추출 방정식을 통해 서로 다른 내부 요건 사이의 구간에 대응되는 구간 모델 파라미터들(Bin.0<P1>, Bin.1<P1>, Bin.2<P1>)이 추출될 수 있다. 예를 들어, 제1 구간(Bin.0)에 대응되는 구간 모델 파라미터들은, 도 9a의 제1 내지 제4 셋(Aset~Dset)에 포함된 복수의 파라미터들을 이용하여 추출될 수 있다. 제2 구간(Bin.1)에 대응되는 구간 모델 파라미터들은, 도 9a의 제2, 제3, 제5 및 제6 셋(Bset, Cset, Eset, Fset)에 포함된 복수의 파라미터들을 이용하여 추출될 수 있다. 제3 구간(Bin.2)에 대응되는 구간 모델 파라미터들은, 도 9a의 제4, 제6, 제7 및 제8 셋(Dset, Fset, Gset, Hset)에 포함된 복수의 파라미터들을 이용하여 추출될 수 있다. 따라서, 정의된 제1 내지 제3 구간(Bin.0~Bin.2)은 서로 다른 구간 모델 파라미터들에 각각 대응될 수 있다.

지점 모델 파라미터들을 연결하는 임의의 회귀 방정식은 내부 요건이 변경됨에 따라 구간 모델 파라미터가 변경되도록, 공정 변수의 함수로 표현될 수 있다. 예를 들어, 도 9b에 도시된 임의의 회귀 방정식에서, 구간 모델 파라미터(G)는 공정 변수인 게이트 라인의 길이(PV1) 및 액티브 영역의 폭(PV2)에 따라 그 값이 달라지도록 구성될 수 있다. 또한, 구간 모델 파라미터들은 경계 요건에서 지점 모델 파라미터들과 동일한 값을 가질 수 있고, 이에 따라 모든 구간별 특성이 연속적인 출력값을 가질 수 있다.

도 7 및 도 9c를 참조하면, 최종 모델 파라미터 파일은 회귀 방정식이 포함된 복수의 모델 셋들(Bin.0 set, Bin.1 set, Bin.2 set)로 제공될 수 있다. 예를 들어, 복수의 모델 셋들(Bin.0 set, Bin.1 set, Bin.2 set) 각각에 포함된 회귀 방정식 및 복수의 구간 모델 파라미터들은 게이트 라인의 길이(PV1) 및 액티브 영역의 폭(PV2)의 함수로써 표현될 수 있다. 따라서, 게이트 라인의 길이(PV1) 및 액티브 영역의 폭(PV2) 중 적어도 하나가 변화함에 따라 최종적으로 추출되는 복수의 모델 파라미터들의 값이 달라질 수 있다.

게이트 라인의 길이(PV1)의 범위 및 액티브 영역의 폭(PV2)의 범위에 따라, 적용되는 모델 셋이 달라질 수 있다. 예를 들어, 제1 구간(Bin.0)에서는 제1 모델 셋(Bin.0set)에 포함된 모델 파라미터들이 적용될 수 있고, 제2 구간(Bin.1)에서는 제2 모델 셋(Bin.1set)에 포함된 모델 파라미터들이 적용될 수 있고, 제3 구간(Bin.2)에서는 제3 모델 셋(Bin.2set)에 포함된 모델 파라미터들이 적용될 수 있다. 상기 복수의 모델 셋들(Bin.0 set, Bin.1 set, Bin.2 set) 각각은 도 3의 서로 다른 모델 공식들과 대응될 수 있다. 예를 들어, 제1 모델 셋(Bin.0set)은 제1 모델 공식과 대응될 수 있고, 제2 모델 셋(Bin.1set)은 제2 모델 공식과 대응될 수 있고, 제3 모델 셋(Bin.2set)은 제3 모델 공식과 대응될 수 있다.

도 10은 반도체 소자의 내부 요건이 변함에 따라 반도체 소자의 전기적 특성이 변화하는 것을 설명하기 위한 그래프이다. 도 10은 도 7의 A 영역에 포함된 내부 요건들에 따른 전기적 특성의 변화를 설명하기 위한 그래프이다.

도 10을 참조하면, 그래프에서 각각의 점들은, 제1 공정 변수(PV1)의 값에 따라(예를 들어, 게이트 라인의 길이)에 따라 반도체 소자의 전기적 특성(예를 들어, 트랜지스터의 문턱 전압)의 변화를 직접 측정하여 얻은 것일 수 있다. 반면, 그래프에서 점과 점 사이의 구간인 제1 내지 제9 구간(B0~B8) 내에서 각각의 점들을 연결하는 곡선은 도 5의 단계 S110, 단계 S120 및 단계 S130을 수행함으로써, 즉, 추출된 구간 모델 파라미터들이 코어 모델 모듈(예를 들어, 도 2의 110) 상위의 모델 인터페이스(예를 들어, 도 2의 120)내에 모델 공식들로 제공됨으로써 예측된, 제1 공정 변수의 값(PV1)에 따른 반도체 소자의 특성 값을 도시한 것이다.

본 개시에 따른 집적 회로의 제조 방법에 따르면, 실질적으로 측정한 데이터가 없더라도, 회귀 방정식을 이용하여 추출된 구간 모델 파라미터를 이용함으로써, 제1 내지 제9 구간(B0~B8) 내에서의 반도체 소자의 특성을 시뮬레이션할 수 있다. 또한, 서로 다른 내부 요건에 각각 대응되는 지점 모델 파라미터들에 기초하여, 임의의 회귀 방정식을 통한 상기 서로 다른 내부 요건 사이의 구간에 대응되는 구간 모델 파라미터들을 추출함으로써, 상기 서로 다른 내부 요건 사이의 구간에서의 내부 요건을 갖는 반도체 소자의 전기적 특성 예측의 정확도를 향상시키고, 내부 요건의 모든 구간에서 연속적으로 반도체 소자의 특성이 시뮬레이션 될 수 있다.

도 11a는 본 개시의 일 실시예에 따른 컴퓨팅 시스템에 저장된 회로 시뮬레이션 프로그램을 설명하기 위한 도면이다. 도 11b는 본 개시의 일 실시예에 따른 집적 회로의 제조 방법을 설명하기 위한 순서도로서, 도 1의 단계 S210를 설명하기 위한 순서도이다. 도 11a에서는 도 3에서와 중복되는 구성에 대해서는 중복 설명을 생략하겠다.

도 11a를 참조하면, 코어 모델 모듈(110a)은 복수의 모델 파라미터 셋들을 모델 파라미터 파일(200a)로부터 획득할 수 있다. 예를 들어, 복수의 내부 모델 파라미터 셋들은 제1 내지 제k 내부 모델 파라미터 셋을 포함할 수 있고, k는 5이상의 정수일 수 있다. 다만, 본 개시에 따른 코어 모델 모듈(110)에 포함된 모델 파라미터 셋의 수는 5보다 작을 수 있다.제1 내지 제k 모델 파라미터 셋 각각에 포함된 복수의 모델 파라미터들(P1~Pn)은 상수로 표현될 수 있다.

내부 공정 변수는 반도체 소자 자체의 물리적/구조적 특징들을 의미할 수 있다. 반면, 외부 공정 변수는 반도체 소자 자체의 물리적/구조적 특징들이 아닌 반도체 소자가 배치되는 주변 환경으로 인해 발생할 수 있는 물리적/구조적 특징을 의미할 수 있다. 예를 들어, 반도체 소자와 인접하게 배치되는 반도체 소자와의 관계에서 발생할 수 있는 물리적/구조적 특징을 의미할 수 있다. 따라서, 외부 공정 변수는 주변에 배치되는 반도체 소자로 인하여 발생되는 로컬 레이아웃 효과(Local Layout Effect, LLE) 및 산포 효과(Statistical Effect) 등에 의한 전기적 특성의 변동을 발생시키는 기생 외부 요인을 포함할 수 있다. 예를 들어, 외부 공정 변수는 게이트 라인으로부터, 인접한 다른 반도체 소자와 전기적으로 절연시키기 위해 생성되는 절연막까지의 거리인 액티브 영역의 거리를 포함할 수 있다.

모델 인터페이스(120a)는, 각각의 모델 파라미터 셋들 상위에서 별도 수식을 기술할 수 있도록 도와주는 어플리케이션 프로그래밍 인터페이스일 수 있다. 모델 인터페이스(120a)는 제1 내부 공정 변수의 값(IPV1), 제2 내부 공정 변수의 값(IPV2) 및 외부 공정 변수의 값(EPV)에 대응되는 모델 파라미터들을 결정하기 위해 모델 파라미터 파일(200a)로부터 복수의 모델 공식들(121a)을 획득할 수 있다. 복수의 모델 공식들(121a)은 제1 내지 제k-1 내부 모델 공식 및 제1 내지 제k-1 외부 모델 공식을 포함할 수 있다.

모델 인터페이스(120a)는 내부 모델 파라미터들을 결정하기 위해, 모델 파라미터 파일(200a)로부터 제1 내지 제k-1 내부 모델 공식을 획득할 수 있고, 코어 모델 모듈(110a)로부터 복수의 모델 파라미터 셋들을 수신할 수 있다. 제1 내지 제k-1 내부 모델 공식은 제1 내부 공정 변수의 값(IPV1) 및 제2 내부 공정 변수의 값(IPV2)에 따라 가변하는 내부 모델 파라미터들에 관한 식일 수 있다. 모델 인터페이스(120a)는 상기 제1 내지 제k-1 내부 모델 공식 및 복수의 모델 파라미터 셋들에 기초하여, 입력된 제1 내부 공정 변수의 값(IPV1) 및 제2 내부 공정 변수의 값(IPV2)에 대응되는 모델 파라미터들을 결정할 수 있다.

모델 인터페이스(120a)는 외부 모델 파라미터들을 결정하기 위해, 모델 파라미터 파일(200a)로부터 제1 내지 제k-1 외부 모델 공식을 획득할 수 있다. 일 실시예에서, 제1 내지 제k-1 외부 모델 공식들은 내부 모델 파라미터들을 외부 모델 파라미터들로 변환하기 위한 외부 모델 파라미터와 내부 모델 파라미터 간의 관계식일 수 있고, 제1 내지 제k-1 외부 모델 공식들은 내부 공정 변수 및 외부 공정 변수에 대한 함수로 표현될 수 있다. 따라서, 내부 모델 파라미터들은 내부 공정 변수의 값만이 반영된 모델 파라미터들일 때, 외부 모델 파라미터들은, 내부 공정 변수의 값 및 외부 공정 변수의 값이 모두 반영된 사용자 임의의 모델 파라미터들일 수 있다.

제1 내부 공정 변수의 값(IPV1)의 범위 및 제2 공정 변수의 값(IPV2)의 범위에 따라, 적용되는 외부 모델 공식이 달라질 수 있다. 예를 들어, 제1 내부 모델 공식들이 적용되는 제1 내부 공정 변수의 값(IPV1)의 범위 및 제2 공정 변수의 값(IPV2)의 범위에서 제1 외부 모델 공식들이 적용될 수 있고, 제2 내부 모델 공식들이 적용되는 제1 내부 공정 변수의 값(IPV1)의 범위 및 제2 공정 변수의 값(IPV2)의 범위에서2 제2 외부 모델 공식들이 적용될 수 있으며, 제k-1 내부 모델 공식들이 적용되는 제1 내부 공정 변수의 값(IPV1)의 범위 및 제2 공정 변수의 값(IPV2)의 범위에서, 제 k-1 외부 모델 공식들이 적용될 수 있다.

모델 인터페이스(120a)는 상기 제1 내지 제k-1 외부 모델 공식들에 기초하여, 내부 모델 파라미터들을 외부 모델 파라미터들로 변환할 수 있다. 모델 인터페이스(120a)는 외부 모델 파라미터들에 기초하여, 기생 외부 요인에 의해 야기된 전기적 특성의 변동이 반영된 반도체 소자의 특성 데이터(DATA_CE)를 출력할 수 있다.

도 11a 및 도 11b를 참조하면, 단계 S211'에서 인터페이스(120a)는 공정 변수에 대한 정보를 수신할 수 있다. 예를 들어, 인터페이스(120a)는 제1 내부 공정 변수의 값(IPV1), 제2 내부 공정 변수의 값(IPV2) 및 외부 공정 변수의 값(EPV)에 대한 정보를 수신할 수 있다.

S212'단계에서, 모델 인터페이스(120a)는 수신된 적어도 하나의 공정 변수의 값에 대응되는 내부 모델 파라미터를 결정할 수 있다. 예를 들어, 모델 인터페이스(120a)는 수신된 제1 내부 공정 변수의 값(IPV1)의 범위 및 제2 내부 공정 변수의 값(IPV2)의 범위에 기초하여, 적용될 내부 모델 공식들 및 모델 파라미터 셋들을 선택할 수 있고, 선택된 내부 모델 공식들 및 모델 파라미터 셋들을 이용하여, 제1 내부 공정 변수의 값(IPV1) 및 제2 내부 공정 변수의 값(IPV2)에 대응되는 내부 모델 파라미터들을 결정할 수 있다. 예를 들어, 제2 내부 모델 공식들이 선택될 수 있고, 제2 내부 모델 공식들에 기초하여, 내부 모델 파라미터들이 결정될 수 있다.

S213'단계에서, 인터페이스(120a)는 내부 공정 변수의 값(예를 들어, EPV1, EPV2), 외부 공정 변수의 값(EPV) 및 외부 외부 모델 공식들에 기초하여, 외부 모델 파라미터들을 결정할 수 있다.

S214'단계에서, 인터페이스(120a)는 제1 내부 공정 변수의 값(IPV1), 제2 내부 공정 변수의 값(IPV2), 외부 공정 변수의 값(EPV) 및 결정된 외부 모델 파라미터들에 기초하여, 반도체 소자의 예측된 전기적 특성을 포함하는 특성 데이터(DATA_CE)를 출력할 수 있다.

본 개시에 따른 컴퓨팅 시스템은 반도체 소자의 전기적 특성에 대응되는 복수의 모델 파라미터들이 일정한 값을 갖는 것이 아니라, 공정 변수에 따라 가변되는 값을 가진다. 따라서, 컴퓨팅 시스템은 공정 변수의 값의 변화에 따른 반도체 소자의 전기적 특성을 보다 정확히 예측할 수 있다.

또한, 본 개시에 따른 컴퓨팅 시스템은 반도체 소자의 자체의 물리적/구조적 특징들만을 반영하여 반도체 소자의 전기적 특성을 예측하는 것이 아니라, 주위에 배치된 반도체 소자와의 관계를 반영하므로, 반도체 소자의 전기적 특성을 보다 정확히 예측할 수 있다.

도 12a 및 도 12b는 외부 요건들을 설명하기 위한 도면이다. 도 13은 외부 요건들의 차이에 따른 반도체 소자의 전기적 특성의 변화를 설명하기 위한 그래프이다. 도 12a 및 도 12b에서는 액티브 영역의 거리 차이에 대해서만 도시하고 있으나, 본 개시에 따른 집적 회로의 제조 방법 및 컴퓨팅 장치는 이에 한정되지 않으며, 집적 회로에 포함된 반도체 소자의 전기적 특성에 영향을 미치는 외부 요건들에 대해서는 동일한 설명이 적용될 수 있다.

도 12a 및 도 12b를 참조하면, 도 12a의 제1 반도체 소자(T1)와 도 12b의 제1 반도체 소자(T1')의 내부 요건들, 예를 들어, 게이트 라인의 길이(IPV11) 및 액티브 영역의 폭(IPV12)은 서로 동일하나, 게이트 라인으로부터 제2 반도체 소자(T2)와 절연시키기 위해 형성되는 절연막까지의 거리인 액티브 영역의 거리(EPV1, EPV1')는 서로 상이하다. 이러한 경우에, 도 12a의 제1 반도체 소자(T1)와 도 12b의 제1 반도체 소자(T1')는 각각 전기적 특성이 상이해질 수 있고, 도 12a의 제1 반도체 소자(T1) 및 도 12b의 제1 반도체 소자(T1') 각각의 전기적 특성을 미리 시뮬레이션 하기 위해서는 내부 요건들뿐만 아니라 외부 요건들도 고려할 수 있다.

도 12a, 도 12b 및 도 13을 참조하면, 내부 요건들은 서로 동일하고 외부 요건인 액티브 영역의 거리가 제1 값(EPV1)에서 제2 값(EPV1')으로 변화하는 경우에는, 반도체 장치의 전기적 특성인 문턱 전압이 증가할 수 있다. 다만, 이 때 반도체 장치의 문턱 전압의 변화량은 내부 요건들의 값에 따라 변할 수 있다. 예를 들어, 제1 내부 공정 변수의 값(IPV1)인 게이트 라인의 길이가 L1이고, 제2 내부 공정 변수의 값(IPV2)인 액티브 영역의 폭(IPV2)이 W1인 경우에서의 문턱 전압 증가량(△ Vth_1)에 비해, 게이트 라인의 길이(IPV1)가 L3이고, 액티브 영역의 폭(IPV2)이 W1인 경우에서 문턱 전압 증가량(△ Vth_2)이 상대적으로 적을 수 있다. 즉, 외부 요건의 변화으로 인한 반도체 소자의 전기적 특성의 변화는 내부 공정 변수의 값에 영향을 받을 수 있다. 따라서, 도 11a에 도시된 외부 제1 내지 제k-1 외부 모델 공식들은, 내부 공정 변수(IPV1, IPV2)에 대한 함수로 표현될 수 있다.

도 14는 반도체 소자의 외부 요건이 변함에 따라 예측되는 반도체 소자의 전기적 특성이 변화하는 것을 설명하기 위한 그래프이다. 도 14는 도 7의 A 영역에 포함된 내부 요건들 및 외부 요건에 따른 전기적 특성의 변화를 설명하기 위한 그래프이다.도 14를 참조하면, 그래프에서 각각의 점들은, 제1 공정 변수(IPV1)인 게이트 라인의 길이에 따라 반도체 소자의 문턱 전압의 변화를 실질적으로 측정하여 얻은 것일 수 있다. 그래프에서 각각의 점들을 연결하는 곡선은 추출된 구간 모델 파라미터들을 이용하여, 시뮬레이션된 반도체 소자의 전기적 특성 값을 도시한 것이다.

일 실시예에서, 내부 요건(IPV1)이 서로 동일한 경우에는 외부 요건(EPV1)이 제1 값(EPV1)에서 제2 값(EPV1')으로 변화함에 따라, 반도체 장치의 전기적 특성은 변화할 수 있다. 예를 들어, 게이트 라인의 길이(IPV1)가 서로 동일한 경우에는 액티브 영역의 길이(EPV1)가 제1 값(EPV1)에서 제2 값(EPV1')으로 변화함에 따라, 반도체 장치의 전기적 특성인 문턱 전압이 증가할 수 있다. 다만, 내부 요건인 게이트 라인의 길이(IPV1)의 값에 따라서, 반도체 장치의 전기적 특성이 변화되는 정도가 달라질 수 있다.

본 개시에 따른 컴퓨팅 시스템은 반도체 소자의 자체의 물리적/구조적 특징들만을 반영하여 반도체 소자의 전기적 특성을 예측하는 것이 아니라, 주위에 배치된 반도체 소자와의 관계를 반영하므로, 반도체 소자의 전기적 특성을 보다 정확히 예측할 수 있다. 따라서, 본 개시에 따른 집적 회로의 제조 방법은 시뮬레이션 동작이 효율적으로 수행될 수 있다.

10: 시스템, 11: 프로세서, 13: 메모리, 15: 입출력 장치, 17: 저장 장치,
19: 버스
100, 100a: 회로 시뮬레이션 프로그램
110, 110a: 코어 모델 모듈
120, 120a: 모델 인터페이스
200, 200a: 모델 파라미터 파일

Claims (20)

1. 반도체 소자가 형성된 집적 회로의 제조 방법으로서,
   프로세서가 복수의 모델 파라미터들이 포함된 모델 파라미터 파일을 이용하여, 수신된 공정 변수에 따른 상기 반도체 소자의 전기적 특성을 시뮬레이션하는 단계;
   상기 프로세서가 시뮬레이션 결과에 기초하여 레이아웃 데이터를 생성하는 단계; 및
   상기 레이아웃 데이터에 기초한 레이아웃에 따라 상기 집적 회로를 제조하는 단계;를 포함하고,
   상기 레이아웃 데이터를 생성하는 단계는, 상기 시뮬레이션 결과에 기초하여 상기 집적 회로를 정의하기 위해 합성 동작, 및 배치 및 라우팅 동작 중 적어도 하나의 동작을 수행하는 단계를 포함하고,
   상기 복수의 모델 파라미터들은 상기 공정 변수에 대한 함수의 형태로 상기 모델 파라미터 파일에 저장되는 것을 특징으로 하는 방법.
2. 제1항에 있어서,
   상기 시뮬레이션 하는 단계는,
   적어도 하나의 공정 변수에 대한 정보를 수신하는 단계;
   상기 복수의 모델 파라미터들 중에서 상기 적어도 하나의 공정 변수의 값에 대응되는 모델 파라미터들을 결정하는 단계; 및
   상기 결정된 모델 파라미터들에 기초하여, 상기 적어도 하나의 공정 변수의 값에 대응되는 상기 반도체 소자의 전기적 특성을 포함하는 특성 데이터를 출력하는 단계;를 포함하는 것을 특징으로 하는 방법.
3. 제1항에 있어서,
   상기 제조 방법은,
   상기 프로세서가, 반도체 소자를 모델링한 복수의 모델 파라미터들을 포함하는 상기 모델 파라미터 파일을 생성하는 단계를 더 포함하고,
   상기 모델 파라미터 파일을 생성하는 단계는,
   복수의 반도체 소자들 각각의 내부 요건에 대응되는 상기 복수의 반도체 소자들의 특성 데이터를 수신하는 단계;
   상기 복수의 반도체 소자들 각각의 내부 요건 및 상기 특성 데이터의 값에 기초하여, 상기 복수의 반도체 소자들 각각의 내부 요건 각각에 대응되는 지점 모델 파라미터들을 추출하는 단계; 및
   상기 지점 모델 파라미터들에 기초하여, 서로 다른 내부 요건 사이의 구간에 대응되는 구간 모델 파라미터들을 추출하는 단계;를 포함하는 것을 특징으로 하는 방법.
4. 제3항에 있어서,
   상기 구간 모델 파라미터들을 추출하는 단계는, 상기 지점 모델 파라미터들의 정확도를 판단하는 단계를 포함하는 것을 특징으로 하는 방법.
5. 제3항에 있어서,
   상기 구간 모델 파라미터들을 추출하는 단계는, 상기 지점 모델 파라미터들 및 지정된 회귀 방정식을 이용하여, 서로 다른 내부 요건 사이의 요건 구간에 대응되는 구간 모델 파라미터들을 추출하는 단계를 포함하는 것을 특징으로 하는 방법.
6. 제1 항에 있어서,
   상기 공정 변수는, 상기 반도체 소자 자체의 물리적 특징 및 구조적 특징인 내부 공정 변수, 및 상기 반도체 소자의 주변 환경으로 인해 발생하는 물리적 특징 및 구조적 특징인 외부 공정 변수를 포함하는 것을 특징으로 하는 방법.
7. 제6 항에 있어서,
   상기 시뮬레이션 하는 단계는,
   상기 내부 공정 변수에 대한 정보 및 외부 공정 변수에 대한 정보를 수신하는 단계;
   상기 복수의 모델 파라미터들 중에서 상기 내부 공정 변수의 값에 대응되는 내부 모델 파라미터들을 결정하는 단계;
   상기 내부 공정 변수의 값, 상기 외부 공정 변수의 값 및 외부 모델 공식들에 기초하여, 외부 모델 파라미터들을 결정하는 단계; 및
   상기 결정된 외부 모델 파라미터에 기초하여, 상기 내부 공정 변수의 값및 상기 외부 공정 변수의 값에 대응되는 상기 반도체 소자의 전기적 특성을 포함하는 특성 데이터를 출력하는 단계;를 포함하고,
   상기 외부 모델 공식들은 상기 내부 모델 파라미터들을 상기 외부 모델 파라미터들로 변환하기 위한 관계식이고, 상기 내부 공정 변수 및 상기 외부 공정 변수에 대한 함수인 것을 특징으로 하는 방법.
8. 제6 항에 있어서,
   상기 내부 공정 변수는, 트랜지스터의 게이트 라인의 길이 및 트랜지스터의 활성 영역의 폭을 포함하는 것을 특징으로 하는 방법.
9. 제6 항에 있어서,
   상기 외부 공정 변수는, 상기 반도체 소자의 주변에 배치되는 다른 반도체 소자로 인하여 발생되는 로컬 레이아웃 효과에 관련된 상기 반도체 소자의 물리적 특징 및 구조적인 특징을 포함하는 것을 특징으로 하는 방법.
10. 제1 항에 있어서,
    상기 모델 파라미터 파일은 각각 모델 파라미터들을 포함하는 복수의 모델 파라미터 셋들을 포함하고,
    상기 시뮬레이션 하는 단계는,
    상기 수신된 공정 변수의 값의 범위에 따라 복수의 모델 파라미터 셋들 중 하나의 모델 파라미터 셋을 선택하는 것을 특징으로 하는 방법.
11. 집적 회로의 제조 방법으로서,
    프로세서가, 상기 집적 회로에 포함된 반도체 소자를 모델링한 복수의 모델 파라미터들을 포함하는 모델 파라미터 파일을 생성하는 단계;
    상기 프로세서가, 상기 모델 파라미터 파일을 이용하여, 수신된 공정 변수에 따른 상기 반도체 소자의 전기적 특성을 시뮬레이션하는 단계;
    상기 프로세서가, 시뮬레이션 결과에 기초하여 레이아웃 데이터를 생성하는 단계; 및
    상기 레이아웃 데이터에 기초한 레이아웃에 따라 상기 집적 회로를 제조하는 단계;를 포함하고,
    상기 프로세서가, 상기 모델 파라미터 파일을 생성하는 단계는,
    제1 반도체 소자의 제1 내부 요건에 대응되는 상기 제1 반도체 소자의 제1 특성 데이터를 수신하고, 제2 반도체 소자의 제2 내부 요건에 대응되는 상기 제2 반도체 소자의 제2 특성 데이터를 수신하는 단계;
    상기 제1 내부 요건, 상기 제2 내부 요건, 상기 제1 특성 데이터의 값 및 상기 제2 특성 데이터의 값에 기초하여, 상기 제1 내부 요건에 대응되는 복수의 제1 지점 모델 파라미터들, 및 상기 제2 내부 요건에 대응되는 복수의 제2 지점 모델 파라미터들을 추출하는 단계; 및
    상기 복수의 제1 지점 모델 파라미터들 및 상기 복수의 제2 지점 모델 파라미터들에 기초하여, 상기 제1 내부 요건 및 상기 제2 내부 요건 사이의 구간에 대응되는 구간 모델 파라미터들을 계산하는 단계;를 포함하는 것을 특징으로 하는 방법.
12. 제11항에 있어서,
    상기 구간 모델 파라미터들을 계산하는 단계는, 상기 복수의 제1 지점 모델 파라미터들 및 상기 복수의 제2 지점 모델 파라미터들의 정확도를 판단하는 단계를 포함하는 것을 특징으로 하는 방법.
13. 제11항에 있어서,
    상기 구간 모델 파라미터들을 계산하는 단계는, 상기 복수의 제1 지점 모델 파라미터들, 상기 복수의 제2 지점 모델 파라미터들 및 지정된 회귀 방정식을 이용하여, 상기 제1 내부 요건 및 상기 제2 내부 요건 사이의 요건 구간에 대응되는 구간 모델 파라미터들을 계산하는 단계를 포함하는 것을 특징으로 하는 방법.
14. 제11 항에 있어서,
    상기 제1 내부 요건 및 상기 제2 내부 요건은 서로 인접한 내부 요건인 것을 특징으로 하는 방법.
15. 집적 회로의 설계를 위한 컴퓨팅 시스템으로서,
    상기 집적 회로에 포함된 반도체 소자의 특성을 추출하는 회로 시뮬레이션 프로그램, 및 복수의 모델 파라미터들이 포함된 모델 파라미터 파일이 저장된 메모리;
    상기 메모리에 액세스 가능하고, 상기 회로 시뮬레이션 프로그램을 실행하는 프로세서를 포함하고,
    상기 프로세서는 상기 회로 시뮬레이션 프로그램을 실행함으로써,
    공정 변수에 대한 정보를 수신하고,
    상기 모델 파라미터 파일로부터 상기 수신된 공정 변수의 값에 대응되는 모델 파라미터를 결정하고,
    상기 결정된 모델 파라미터에 기초하여, 상기 반도체 소자의 전기적 특성을 포함하는 특성 데이터를 출력하고,
    상기 프로세서는 출력된 상기 특성 데이터에 기초하여 상기 반도체 장치의 레이아웃 데이터를 생성하고,
    상기 레이아웃 데이터를 생성하는 것은 상기 집적 회로를 정의하기 위해 합성 동작, 및 배치 및 라우팅 동작 중 적어도 하나의 동작을 수행하는 것을 포함하고,
    상기 복수의 모델 파라미터들은 상수로 구성된 복수의 지점 모델 파라미터들 및 상기 공정 변수에 대한 함수의 형태로 구성된 복수의 구간 모델 파라미터들을 포함하는 것을 특징으로 하는 시스템.
16. 제15 항에 있어서,
    상기 회로 시뮬레이션 프로그램은,
    상기 모델 파라미터 파일로부터 상기 지점 모델 파라미터들을 복수의 모델 파라미터 셋으로서 획득하는 코어 모델 모듈; 및
    상기 모델 파라미터 파일로부터 상기 구간 모델 파라미터들을 복수의 모델 공식들로서 획득하는 모델 인터페이스;를 포함하고,
    상기 모델 인터페이스는, 수신된 상기 공정 변수에 대한 정보에 기초하여, 상기 복수의 모델 파라미터 셋 중 일부를 선택하고, 상기 복수의 모델 공식들 중 하나를 선택하고, 선택된 모델 파라미터 셋 및 선택된 모델 공식에 기초하여, 상기 특성 데이터를 출력하는 것을 특징으로 하는 시스템.
17. 제16 항에 있어서,
    상기 공정 변수는, 상기 반도체 소자 자체의 물리적 특징 및 구조적 특징인 내부 공정 변수, 및 상기 반도체 소자의 주변 환경으로 인해 발생하는 물리적 특징인 외부 공정 변수를 포함하는 것을 특징으로 하는 시스템.
18. 제17 항에 있어서,
    상기 복수의 모델 공식들은, 상기 내부 공정 변수에 대한 함수인 복수의 내부 모델 공식들, 및 상기 내부 공정 변수 및 상기 외부 공정 변수에 대한 함수인 복수의 외부 모델 공식들을 포함하는 것을 특징으로 하는 시스템.
19. 제18 항에 있어서,
    상기 모델 인터페이스는, 상기 수신된 내부 공정 변수의 값에 대응되는 내부 모델 파라미터를 결정하고,
    상기 수신된 내부 공정 변수의 값 및 외부 공정 변수의 값에 기초하여, 상기 복수의 외부 모델 공식들 중 하나를 선택하고,
    상기 내부 모델 파라미터, 상기 외부 공정 변수의 값 및 상기 외부 모델 공식에 기초하여, 외부 모델 파라미터를 결정하고,
    상기 결정된 외부 모델 파라미터에 기초하여, 상기 내부 공정 변수의 값 및 상기 외부 공정 변수의 값에 대응되는 상기 반도체 소자의 전기적 특성을 포함하는 특성 데이터를 출력하는 것을 특징으로 하는 시스템.
20. 제17 항에 있어서,
    상기 외부 공정 변수는, 상기 반도체 소자의 주변에 배치되는 다른 반도체 소자로 인하여 발생되는 로컬 레이아웃 효과에 관련된 상기 반도체 소자의 물리적 특징 및 구조적인 특징을 포함하는 것을 특징으로 하는 시스템.

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