KR102574352B1 - 강화된 인터커넥트(interconnect)를 갖는 칩 패키지 어셈블리(assembly) 및 그 제조 방법 - Google Patents

강화된 인터커넥트(interconnect)를 갖는 칩 패키지 어셈블리(assembly) 및 그 제조 방법 Download PDF

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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/1356—Disposition
    • H01L2224/13563—Only on parts of the surface of the core, i.e. partial coating
    • H01L2224/13565—Only outside the bonding interface of the bump connector
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    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13647—Copper [Cu] as principal constituent
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81002—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a removable or sacrificial coating
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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Abstract

집적 회로(integrated circuit) 칩 패키지들(110)을 형성하기에 적합한 집적 회로 인터커넥트들(132)이 본 명세서에 설명된다. 하나의 예시에서, 제1 전기 회로망(circuitry)(212)을 포함하는 제1 기판(112), 제1 접촉 패드(214), 제1 필라(230), 제1 필라 보호층(280), 제2 전기 회로망(202)를 포함하는 제2 기판(114), 및 제1 필라(230) 상에 배치되고 제1 기판(112)을 전기적으로 및 기계적으로 제2 기판(114)에 결합하는 솔더 볼(solder ball)(216)을 포함하는 집적 회로 인터커넥트(132)가 제공된다. 제1 접촉 패드(214)는 제1 기판(112) 상에 배치되고, 제1 전기 회로망(212)에 결합된다. 제1 필라(230)는 제1 접촉 패드(214) 위에 전기적으로 배치된다. 제1 필라 보호층(280)은 솔더에 소수성(hydrophobic)이고, 제1 필라(230)의 측면(262) 상에 배치된다.

Description

강화된 인터커넥트(INTERCONNECT)를 갖는 칩 패키지 어셈블리(ASSEMBLY) 및 그 제조 방법
본 명세서에 설명된 구현은 일반적으로 칩 패키징에 관한 것이고, 특히, 반도체 디바이스를 위한 솔더 범프(solder bump) 구조 및 그 제조 방법에 관한 것이다.
더 작고, 더 가볍고, 더 소형의 전자 장비에 대한 수요 증가는, 더 작은 윤곽(outline) 및 장착(mounting) 영역 또는 "차지하는 공간(footprint)"을 갖는 반도체 패키지에 대한 부수적인(concomitant) 수요를 초래했다. 이러한 요구에 대한 하나의 응답은 기판들(예를 들어, PCB들 또는 리드-프레임들(lead-frames))에 반도체 칩들 또는 "다이들"을 부착 및 연결하는 "플립-칩(flip-chip)" 방법의 개발이었다. 플립-칩 장착은 다이의 활성 표면 상에 범프 접촉들(bumped contacts)(예를 들어, 솔더 볼들(solder balls))의 형성을 포함하고, 그 다음 다이를 거꾸로 도치하거나 "뒤집고(flip)" 범프 접촉들을 기판 상의 대응하는 패드들에 융합시키는(fuse) 솔더 조인트(solder joint)를 형성하도록 범프 접촉들을 리플로우(reflow)한다(즉, 범프 접촉들을 녹는점까지 가열한다).
플립-칩 장착 및 연결 방법에서, 열-가공(thermo-mechanical) 신뢰성은 전자 산업의 증가하는 관심사(concern)가 되고 있다. 특히, 집적 회로(integrated circuit) 인터커넥트(interconnect)들, 예를 들어, 솔더 조인트들의 신뢰성은 이러한 장착 및 연결 방법의 성공적인 응용을 위한 가장 중요한 문제 중 하나이다. 그러나, 알려진 방법들을 사용하여 형성된 솔더 조인트들은 네킹(necking)되기 쉬어, 솔더 조인트의 크래킹(cracking)을 야기할 수도 있다. 반도체 패키지들에서 사용되는 인터포저들(interposers) 및 다이들 사이에 견고한(robust) 솔더 연결들을 형성하는 것은 열응력 사이클링(thermal stress cycling)으로 인한 높은-응력 지점에서의 크래킹에 대한 바람직하지 않게 높은 위험을 제시하는 열팽창에서의 차이로 인해 특히 그러한 작은 피치들에서 난제(challenge)이다.
따라서, 개선된 집적 회로 인터커넥트들 및 집적 회로를 위한 개선된 솔더 조인트들을 형성하는 방법에 대한 필요가 있다.
집적 회로(integrated circuit) 칩 패키지들을 형성하기에 적합한 집적 회로 인터커넥트(interconnect)들이, 그들을 형성하기 위한 방법과 함께, 본 명세서에 설명된다. 하나의 예시에서, 제1 전기 회로망(circuitry)을 포함하는 제1 기판, 제1 접촉 패드, 제1 필라(pillar), 제1 필라 보호층, 제2 전기 회로망을 포함하는 제2 기판, 및 제1 필라 상에 배치되고 제1 기판을 제2 기판에 전기적으로 및 기계적으로 결합하는 솔더 볼(solder ball)을 포함하는 집적 회로 인터커넥트가 제공된다. 제1 접촉 패드는 제1 기판 상에 배치되고, 제1 전기 회로망에 결합된다. 제1 필라는 제1 접촉 패드 위에 전기적으로 배치된다. 제1 필라 보호층은 솔더에 소수성(hydrophobic)이고, 제1 필라의 측면 상에 배치된다.
다른 예시에서, 집적 회로 인터커넥트는 IC 다이, 인터포저(interposer), 인터포저로부터 연장되는 전도성 필라, 및 필라 상에 배치되고 IC 다이를 인터포저에 전기적으로 및 기계적으로 결합하는 솔더 볼을 포함한다. 필라 보호층은 전도성 필라의 측면 상에 배치되고 측면을 덮는다. 필라 보호층은 솔더에 소수성인 재료로 만들어진다.
다른 예시에서, 집적 회로 패키지의 인터커넥트를 형성하기 위한 방법이 제공된다. 방법은, 제1 기판에 형성된 제1 전기 회로망에 결합된 필라 상에 솔더 볼을 퇴적하는 단계, 솔더에 소수성인 필라 보호층을 필라의 측면 상에 형성하기 위해 황(sulfur) 함유 환경에 솔더 볼 및 필라를 노출시키는 단계, 제1 기판을 제2 기판에 부착하는 단계, 및 제1 기판을 제2 기판에 기계적으로 및 전기적으로 연결하도록 솔더 볼을 리플로우(reflow)하는 단계를 포함한다.
따라서, 본 발명의 위에서 언급된 특징들이 상세히 이해될 수 있는 방식으로, 위에서 간략하게 요약된 본 발명의 보다 구체적인 설명은 실시예들을 참조하여 이루어질 수도 있으며, 이들 실시예 중 일부는 첨부 도면들에 예시된다. 그러나, 첨부 도면들은 본 발명의 통상의 실시예들만을 예시하므로, 본 발명의 범위를 제한하는 것으로 간주되어서는 안되며, 본 발명은 다른 동등하게 효과적인 실시예들을 허용할 수도 있음에 유의해야 한다.
도 1은 솔더 인터커넥트에 의해 칩 패키지의 인터포저에 결합되는 적어도 하나의 집적 회로 다이를 포함하는 집적 칩 패키지를 갖는 전자 디바이스의 개략 정면도이다.
도 2는 도 1의 칩 패키지의 다이에 인터포저를 결합하는 솔더 인터커넥트의 하나의 실시예의 부분 단면도이다.
도 3A 내지 도 3E는 제조의 상이한 단계들 동안 칩 패키지의 순차도들이다.
도 4는 도 1에 묘사된 칩 패키지 또는 IC 인터커넥트를 포함하는 다른 칩 패키지와 같은 칩 패키지를 형성하기 위한 방법의 흐름도이다.
이해를 용이하게 하기 위해, 가능한 경우, 도면들에 공통인 동일한 구성요소들을 지정하기 위해 동일한 참조 번호들이 사용되었다. 하나의 실시예의 구성요소들이 다른 실시예들에 유리하게 포함될 수도 있음이 고려된다.
개시된 기술의 실시예들은 일반적으로 칩 패키지의 기판들 사이에 형성된 개선된 솔더(solder) 인터커넥트(interconnect)를 갖는 칩 패키지 및 그 형성 방법을 제공한다. 칩 패키지는 적어도 하나의 집적 회로(integrated circuit; IC) 다이를 포함한다. 칩 패키지의 기판들은 다이, 다이가 장착된 패키지 기판, 및 선택적으로 패키지 기판 및 다이 사이에 배치된 인터포저(interposer)를 포함한다. 아래 설명에서, 개선된 솔더 인터커넥트는 인터포저 및 IC 다이 사이에 예시된다. 그러나, 개선된 솔더 인터커넥트가 IC 다이를 패키지 기판에 결합하는 솔더 연결들에, 인터포저를 패키지 기판에 결합하기 위해, 또는 다른 솔더 연결들을 위해 또한 활용될 수도 있다. 특히, 본 명세서에 설명된 솔더 인터커넥트는 필라(pillar) 상의 솔더 위킹(solder wicking)에 저항하는 전도성 필라들 상에 형성된 솔더 위킹 저항 코팅(예를 들어, 필라 보호층)으로 인해 네킹(necking) 및 크래킹(cracking)에 덜 취약하다. 더 적은 위킹은 솔더 볼(solder ball) 내에 보유되는 더 많은 솔더 볼륨(solder volume)을 초래하며, 더 견고하고(robust) 크랙 저항 전기적 및 기계적 연결을 만든다. 추가적으로, 필라 보호층을 형성하는 프로세스는 유리하게는 솔더 볼 상에 솔더 볼 보호층을 형성하는 방식으로 수행될 수도 있다. 솔더 볼 보호층은 솔더 볼을 산화로부터 보호하고, 리플로우(reflow) 프로세스 동안 쉽게 제거된다.
필라 보호층은 새로운 IC 인터커넥트가 감소된 솔더 볼륨과 연관된 금속간(intermetallic; IMC) 취성(brittleness)에 덜 취약하게 한다. 따라서, 본 발명의 IC 인터커넥트는, 더 적은 비용 및 제조 복잡성으로, 광범위한 작동 조건들에 걸쳐 더 견고하고 신뢰성 있는 신호 전송 및 더 나은 디바이스 성능을 제공한다.
이제 도 1로 넘어가면, 예시적인 전자 디바이스(100)가 개략적으로 예시되어 있다. 전자 디바이스(100)는 인쇄 회로 기판(printed circuit board; PCB)에 결합된 집적 회로 칩 패키지(110)를 포함한다. 전자 디바이스(100)는 컴퓨터, 태블릿, 휴대폰, 스마트폰, 가전 제품, 제어 시스템, 현금 자동 입출금기, 프로그램 가능 논리 컨트롤러(programmable logic controller), 프린터, 복사기, 디지털 카메라, 텔레비전, 모니터, 스테레오(stereo), 라디오, 레이더 또는 칩 패키지(110)를 포함하는 다른 디바이스일 수도 있다.
칩 패키지(110)는 적어도 하나의 집적 회로(IC) 다이를 포함한다. 도 1에서, 인터포저(112)에 의해 패키지 기판(122)에 연결되는 복수의 IC 다이(114, 116)가 도시된다. 칩 패키지(110)는 또한 IC 다이들(114, 116)을 덮는 오버몰드(도시되지 않음)를 가질 수도 있다. 인터포저(112)는 해당 기술분야에 통상적으로 알려진 바와 같이 관통-기판-비아(through-substrate-via; TSV) 또는 기판이 없는 인터포저일 수도 있다. 인터포저(112)는 다이들(114, 116)을 패키지 기판(122)의 전기 회로망(circuitry)에 전기적으로 연결하기 위한 전기 회로망을 포함한다. 인터포저(112)의 전기 회로망은 능동 또는 수동 회로 구성요소들을 선택적으로 포함한다.
IC 다이들(114, 116)은 인터포저(112)의 하나 이상의 표면에 장착된다. IC 다이들(114, 116)은 필드 프로그램 가능 게이트 어레이(field programmable gate array; FPGA)들, 메모리 디바이스들, 광학 디바이스들, 프로세서들 또는 다른 IC 논리 구조들과 같은 프로그램 가능 논리 디바이스일 수도 있다. 광학 디바이스들은 광검출기들, 레이저들, 광원(optical source)들 등을 포함한다. 도 1에 묘사된 실시예에서, IC 다이들(114, 116)은 복수의 솔더 인터커넥트들(118)에 의해 인터포저(112)의 상부면에 장착된다. 솔더 인터커넥트들(118)은 각각의 IC 다이(114, 116)의 전기 회로망을 인터포저(112)의 전기 회로망에 전기적으로 연결한다. 솔더 인터커넥트들(118)은 도 2를 참조하여 아래에서 더 논의된다.
또한 복수의 솔더 인터커넥트들(132)은 인터포저(112)의 전기 회로망 및 패키지 기판(122)의 전기 회로망 사이에 전기적 및 기계적 연결들을 형성하기 위해 활용된다. 솔더 인터커넥트들(132)은, 또한 "패키지 범프(package bump)들" 또는 "C4 범프(C4 bump)들"로서 알려진 솔더 볼들을 사용하여 형성되거나, 솔더 인터커넥트들(118)을 참조하여 아래에서 설명되는 바와 같이 형성될 수도 있다. 패키지 기판(122)은 솔더 연결들, 와이어 본딩(wire bonding) 또는 다른 적합한 기술을 활용하여 PCB(136)에 장착되고 연결될 수도 있다. 도 1에 묘사된 실시예에서, 패키지 기판(122)은 복수의 솔더 볼들(134)을 사용하여 PCB(136)에 장착된다.
칩 패키지(110)가 전자 디바이스(100) 내에 장착된 이후에 PCB(136)와 다이들(114, 116)의 통신을 가능하게 하기 위해, 인터포저(112)의 전기 회로망은 솔더 인터커넥트들(118)을 선택적인 솔더 인터커넥트들(132)에 연결하고, 따라서 각각의 IC 다이(114, 116)의 선택적인 전기 회로망을 패키지 기판(122)에 연결한다.
위에서 논의된 바와 같이, 솔더 인터커넥트들(118)은 인터포저(112)를 IC 다이(114)와 기계적으로 및 전기적으로 연결하도록 구성된다. 예시적인 솔더 인터커넥트(132)의 하나의 예시는 도 2를 참조하여 아래에서 더 자세히 설명된다. 인터포저(112)를 패키지 기판(122)에 결합하는 다른 솔더 인터커넥트(132)는 유사하게 구성될 수도 있다.
도 2는 2개의 인접한 기판들을 결합하는 솔더 인터커넥트들(118) 중 하나를 예시하는 칩 패키지(110)의 부분 단면도이다. 도 2에 묘사된 예시에서, 제1 기판은 IC 다이(114)로서 예시되고, 제2 기판은 인터포저(112)로서 예시된다. IC 다이(116)는 다른 솔더 인터커넥트들(118)에 의해 인터포저(112)에 동일한 방식으로 결합된다. 솔더 인터커넥트(118)는 IC 다이(114)의 전기 회로망(202) 및 인터포저(112)의 전기 회로망(212) 사이의 견고하고 신뢰성 있는 고속(high-speed) 신호 전송을 제공하도록 구성된다.
다이(114)는 다이 바디(236)를 가지며, 이를 통해 전기 회로망(202)이 형성된다. 전기 회로망(202)은 다이(114)의 바디(236)를 포함하는 다수의 금속층들 및 절연층(dielectric layer)들을 사용하여 형성된다. 위에서 논의된 바와 같이, 다이(114)의 전기 회로망(202)은 필드 프로그램 가능 게이트 어레이(FPGA)들, 메모리 디바이스들, 광학 디바이스들, 프로세서들 또는 다른 IC 논리 구조들과 같은 논리 디바이스들로서 구성될 수도 있다. 전기 회로망(202)은 도 1에 도시된 바와 같이, 다이(114)의 바닥면에 배치된 솔더 인터커넥트들(118)에 결합된다. 전기 회로망(202)은 다이(114)의 바닥면에 형성된 접촉 패드(204)에서 종료된다(terminate). 접촉 패드(204)는 구리 또는 다른 적합한 전도체로부터 형성될 수도 있다.
또한 선택적인 패시베이션(passivation) 층(도시되지 않음)은 다이(114)의 바닥면 위에 배치될 수도 있다. 패시베이션 층은 개구부(opening)를 포함하며, 이를 통해 접촉 패드(204)가 노출된다. 패시베이션 층은 질화 규소(silicon nitride) 또는 다른 적합한 재료의 층일 수도 있다. 질화 규소 층은 화학 기상 증착(chemical vapor deposition; CVD) 프로세스를 사용하여 퇴적될 수도 있다.
솔더 마스크(210)는 다이(114)의 바닥면에 배치된다. 패시베이션 층이 존재할 때, 솔더 마스크(210)는 패시베이션 층 상에 퇴적된다. 솔더 마스크(210)는 개구부를 포함하며, 이를 통해 접촉 패드(204)가 노출된다. 솔더 마스크(210)는 광이미지화 가능한(photoimageable) 재료의 하나 이상의 층으로부터 형성될 수도 있다. 솔더 마스크(210)를 형성하기 위한 적합한 광이미지화 가능한 재료들은 아크릴(acrylic) 또는 폴리이미드(polyimide) 플라스틱 광이미지화 가능한 재료들, 액체 광이미지화 가능한 재료들, 드라이 광이미지화 가능한 필름들, 또는 대안적으로, 다이(114)의 바닥면 상에 실크 스크린(silk screen)되거나 스핀-코팅(spin-coat)되는 에폭시 수지(epoxy resin)를 포함한다. 솔더 마스크(210)를 포함하는 광이미지화 가능한 재료는 포토리소그래피(photolithography) 기술들을 사용하여 패턴화(pattern)될 수도 있다.
선택적으로, 하부 범프 금속(underbump metal; UBM) 층(218)은 솔더 마스크(210)에 형성된 개구부를 통해 접촉 패드(204) 상에 형성될 수도 있다. UBM 층(218)은 접착층(adhesion layer), 장벽층(barrier layer) 및 전도성 시드층(conductive seed layer) 중 하나 이상을 포함할 수도 있다. UBM 층(218)을 형성하기 위해 적합한 접착 및 장벽 재료들은 티타늄(titanium), 티타늄 텅스텐(TiW), 니켈(Ni), 니켈 바나듐(NiV) 및/또는 크롬(Cr)을 포함하지만, 이에 제한되지는 않는다. 하나의 예시에서, UBM 층(218)은 접촉 패드(204) 및 그것에 대해 형성된 전도성 필라(206) 사이의 접착 및 신호 전달을 향상시키도록 구성된다. 일부 구현들에서, UBM 층(218)은 전도성 시드층이거나 전도성 시드층을 포함한다. 예를 들어, UBM 층(218)은 전도성 필라(206)의 퇴적 전에 접착층/장벽층 위에 형성된 전도성 시드층을 포함할 수도 있다. 예시적인 전도성 시드층 재료들은 구리 및 티타늄을 포함한다. 전도성 시드층 재료들의 퇴적을 위한 예시적인 프로세스들은 전기화학 도금(electrochemical plating; ECP) 프로세스들, 무전해 도금(electroless plating) 프로세스들 및 PVD 프로세스들을 포함한다.
전도성 필라(206)는 UBM 층(218) 상에 형성되거나, 선택적인 UBM 층(218)을 가지지 않는 실시예들에서 솔더 마스크(210) 내의 개구부를 통해 접촉 패드(204) 상에 직접적으로 형성된다. 전도성 필라(206)는 구리 또는 다른 적합한 전도성 재료로부터 제조될 수도 있다. 전도성 필라(206)는 바닥면(270), 측면(272) 및 상부면(274)을 포함한다. 도 2에 묘사된 예시에서, 필라(206)의 바닥면(270)은 UBM 층(218) 상에 직접적으로 퇴적된다. 상부면(274)은 선택적인 도금층(도시되지 않음)을 포함할 수도 있다. 선택적인 도금층은 많은 재료들 중에서 특히, 구리 및 니켈 중 적어도 하나로부터 형성될 수도 있다.
필라 보호층(280)은 전도성 필라(206)의 측면(272) 상에 배치된다. 도 2의 예시에서, 필라 보호층(280)은 전도성 필라(206)의 측면(272) 전체를 덮는다. 필라 보호층(280)은 솔더에 소수성인 무기 패시베이션 재료로부터 형성된다. 예를 들어, 솔더는 필라 보호층(280)의 소수성 패시베이션 재료의 표면과 90도 내지 180도의 접촉 각도를 형성할 수도 있다. 하나의 예시에서, 필라 보호층(280)은 황화구리(copper sulfide)로부터 형성된다. 황화구리는 많은 것 중에서 특히, CuS 및 CuS2와 같은, 일반적으로 화학식 CuxSy를 가지며, X 및 Y는 음이 아닌 정수들이다. 필라 보호층(280)은 바닥면 및 상부면(270, 274) 상에 형성되지 않는다. 다르게 말하면, 도 2에 묘사된 예시에서 도시된 필라 보호층(280)은 측면(272) 상에만 배치되는 반면, 바닥면 및 상부면(270, 274)에는 필라 보호층(280)이 없다.
위에서 논의된 바와 같이, 도 2에 예시된 제2 기판은 인터포저(112)이다. 인터포저(112)는 인터포저 바디(226)를 가지며, 이를 통해 전기 회로망(212)이 형성된다. 전기 회로망(212)은 인터포저(112)의 바디(226)를 포함하는 다수의 금속층들 및 절연층들을 사용하여 형성된다. 인터포저(112)의 바디(226)의 상부면은 일반적으로 절연층으로부터 형성된다. 도 1에 도시된 바와 같이, 전기 회로망(212)은 인터포저(112)의 바닥면 상에 배치된 솔더 인터커넥트들(132)에 결합된다. 또한 전기 회로망(212)은 인터포저(112)의 상부면 상에 형성된 접촉 패드(214)에서 종료된다. 접촉 패드(214)는 구리 또는 다른 적합한 전도체로부터 형성될 수도 있다.
비록 도시되지 않았지만, 선택적인 패시베이션 층이 인터포저(112)의 상부면 상에 형성된 접촉 패드(214) 위에 배치될 수도 있다. 패시베이션 층은 개구부를 포함하며, 이를 통해 접촉 패드(214)가 노출된다. 패시베이션 층은, 위에서 설명된 것과 같은, 질화 규소 또는 다른 적합한 재료의 층일 수도 있다.
솔더 마스크(220)는, 패시베이션 층이 존재할 때, 패시베이션 층 상에 배치되거나, 도 2에 도시된 것과 같은 패시베이션 층을 포함하지 않은 예시들에서 인터포저(112)의 상부면 상에 직접적으로 배치된다. 솔더 마스크(220)는 개구부를 포함하며, 이를 통해 접촉 패드(214)가 노출된다. 솔더 마스크(220)는 위에서 설명된 바와 같이 형성될 수도 있다.
선택적으로, 하부 범프 금속(UBM) 층(228)은 솔더 마스크(210)에 형성된 개구부를 통해 접촉 패드(214) 상에 형성될 수도 있다. UBM 층(228)은 위에서 논의된 UBM 층(218)을 참조하여 위에서 논의된 바와 같이 제조될 수도 있다.
전도성 필라(230)는 UBM 층(228) 상에 형성되거나, 선택적인 UBM 층을 가지지 않는 실시예들에서 솔더 마스크(220)에 있는 개구부를 통해 접촉 패드(214) 상에 직접적으로 형성된다. 전도성 필라(230)는 전도성 필라(206)를 참조하여 위에서 논의된 바와 같이 제조될 수도 있다.
전도성 필라(230)는 바닥면(260), 측면(262) 및 상부면(264)을 포함한다. 도 2에 묘사된 예시에서, 필라(230)의 바닥면(260)은 UBM 층(228) 상에 직접적으로 퇴적된다. 상부면(264)는 선택적인 도금층(도시되지 않음)을 포함할 수도 있다.
필라 보호층(280)은 전도성 필라(230)의 측면(262) 상에 배치된다. 하나의 예시에서, 필라 보호층(280)은, 위에서 논의된 필라(206) 상에 배치된 필라 보호층(280)을 참조하여 설명된 것과 같이, 황화구리로부터 형성된다. 필라 보호층(280)은 필라(230)의 바닥면 및 상부면(260, 264) 상에 형성되지 않는다. 다르게 말하면, 도 2에 묘사된 예시에서 도시된 필라 보호층(280)은 측면(262) 상에만 배치되는 반면, 필라(230)의 바닥면 및 상부면(260, 264)에는 필라 보호층(280)이 없다.
솔더 볼(216)은 인터포저(112)로부터 연장되는 전도성 필라(230)의 상부면(264)과 다이(114)로부터 연장되는 전도성 필라(206)의 상부면(274)을 전기적으로 및 기계적으로 결합한다. 솔더 볼(216) 및 필라들(230)은, 접촉 패드들(204, 214)을 통해 인터포저(112)의 전기 회로망(212)에 다이(114)의 전기 회로망(202)을 결합하는 전기적 솔더 인터커넥트(118)를 완성한다. 하나의 예시에서, 솔더 볼(216)은 주석 및 은(Sn-Ag) 또는 다른 적합한 재료를 포함하는 무연 솔더(lead-free solder)로 구성된다.
솔더 볼들(216)의 퇴적 및 솔더 볼들(216)에 의한 필라들(206, 230)의 결합 동안, 필라 보호층(280)의 재료가 솔더 볼들(216)을 포함하는 솔더에 의해 웨팅되지(wetted) 않기 때문에, 필라 보호층(280)은 유리하게는 측면들(262, 272) 상의 솔더 볼들(216)로부터 솔더의 위킹을 방지한다. 위킹의 방지는 유리하게는 솔더 볼들(216)의 볼륨을 유지하므로, 리플로우 이후에 네킹, 공극(void), 크래킹 및 IMC 취성의 가능성을 감소시킨다. 따라서, 솔더 인터커넥트들(118)은 다이들(114, 116) 및 인터포저(112) 사이에 견고한 전기적 및 기계적 연결들을 제공하므로, 패드들(204, 214) 및 칩 패키지(110)의 전기 회로망(202, 212) 사이에 신뢰성 있고 효율적인 고속 신호 전달을 제공한다. 추가적으로, 인터커넥트들(132)은 인터포저(112) 및 칩 패키지(110)의 패키지 기판(122) 사이에 유사하게 형성될 수도 있다.
도 4는, 도 1에 묘사된 칩 패키지(110) 또는 솔더 인터커넥트들(118) 및/또는 솔더 인터커넥트들(132)과 같은 IC 인터커넥트를 포함하는 다른 칩 패키지와 같은 칩 패키지를 형성하기 위한 방법(400)의 흐름도이다. 도 3A 내지 도 3E는 방법(400)과 연관된 제조의 상이한 단계들 동안 칩 패키지(110)의 순차도들이다. 비록 도 3A 내지 도 3E의 시퀀스(sequence)가 인터커넥트(118)를 형성하는 것을 예시하지만, 인터커넥트들(132)은 동일한 방법(400)을 활용하여 형성될 수도 있다.
이제 도 3A 및 도 4를 참조하면, 방법(400)은 제1 기판 상에 솔더 마스크를 형성하는 단계에 의해 동작(402)에서 시작한다. 위에서 논의된 바와 같이, 제1 기판은 다이, 인터포저 또는 패키지 기판일 수도 있다. 솔더 마스크는 아크릴 또는 폴리이미드 플라스틱 광이미지화 가능한 재료들, 액체 광이미지화 가능한 재료들, 드라이 광이미지화 가능한 필름들과 같은 광이미지화 가능한 재료들일 수도 있다. 대안적으로, 솔더 마스크는 제1 기판 상에 실크 스크린되거나 스핀 코팅되는 에폭시 수지일 수도 있다. 도 3A에서 묘사된 예시에서, 솔더 마스크(220)는 개구부(304)를 포함하며, 이를 통해 전도성 접촉 패드(214)의 상부면(306)의 일부가 노출된다. 개구부(304)는 포토리소그래피 기술들을 사용하여 솔더 마스크(220)를 포함하는 광이미지화 가능한 재료 내에 형성될 수도 있다. 솔더 마스크(220)의 일부(302)는, 접촉 패드(214)의 측면들이 솔더 마스크(220)에 의해 완전히 덮여지도록, 상부면(306) 상에 배치되고 개구부(304)를 한정한다.
동작(404)에서, 선택적인 하부 범프 금속(UBM) 층(228)은, 도 3B에 도시된 바와 같이 솔더 마스크(220)를 통해 형성된 개구부(304)를 통해 노출된 전도성 패드(214) 상에 형성된다. UBM 층(228)은 접착층, 장벽층 및 전도성 시드층 중 하나 이상을 포함한다. UBM 층(228)은 티타늄, 티타늄 텅스텐(TiW), 니켈(Ni), 니켈 바나듐(NiV), 크롬(Cr) 및 구리(Cu)의 하나 이상의 층들로부터 제조될 수도 있다. UBM 층(228)은 도금, 전기화학 도금(ECP), 무전해 도금, PVD 또는 다른 적합한 프로세스에 의해 퇴적될 수도 있다.
동작(406)에서, 전도성 필라(230)는, 도 3C에 도시된 바와 같이, UBM 층(228) 상에 형성된다. UBM 층(228)이 존재하지 않는다면, 전도성 필라(230)는 솔더 마스크(220) 내에 형성된 개구부(304)를 통해 노출된 접촉 패드(214)의 노출된 표면(306) 상에 직접적으로 형성된다. 전도성 필라(230)는 구리 또는 다른 적합한 전도성 재료로부터 제조될 수도 있다. 필라(230)를 포함하는 전도성 재료는 도금, PVD 또는 다른 적합한 프로세스를 통해 퇴적될 수도 있다. 전도성 필라(230)는 도금층을 선택적으로 포함할 수도 있다. 도금층은, 많은 재료들 중에서 특히, 구리 및 니켈 중 적어도 하나로부터 형성될 수도 있다.
전도성 필라(230)는 접촉 패드(214)와 마주하지 않는 UBM 층(228)의 표면(312) 상에 직접적으로 형성되는 바닥면(260)을 포함한다. 대안적으로, 전도성 필라(230)의 바닥면(260)은, UBM 층을 포함하지 않는 실시예들에서 접촉 패드(214)의 노출된 상부면(306) 상에 직접적으로 형성될 수도 있다. 전도성 필라(230)의 측면(262)에는, 자연적으로 발생하는 산화물들을 제외하면, 실질적으로 어떠한 코팅도 없다.
동작(408)에서, 솔더 볼들(216)은 전도성 필라(230) 상에 퇴적된다. 도 3C에 예시된 예시에서, 솔더 볼(216)은 전도성 필라(230) 상에 직접적으로 퇴적된다. 솔더 볼들(216)은 임의의 적합한 방법에 의해 퇴적될 수도 있다.
동작(410)에서, 솔더 볼(216) 및 전도성 필라(230)는 황(sulfur) 및 할로겐(halogen) 함유 환경에 노출된다. 도 3D에서 묘사된 바와 같이 예를 들어, 환경에 존재하는 황 및 할로겐은, 화살표들(324)에 의해 도시된 바와 같이, 솔더 볼(216) 및 전도성 필라(230)와 상호작용한다. 전도성 필라(230)을 둘러싼 환경 내의 황과의 반응은 필라 보호층(280)을 전도성 필라(230) 상에 형성하게 한다. 전도성 필라(230)의 바닥면(260) 및 상부면(264)은 황에 노출되지 않으므로, 필라 보호층(280)은 전도성 필라(230)의 측면(272) 상에만 형성된다. 하나의 예시에서, 황은, SF6 가스와 같은 황 함유 가스의 형태로 전도성 필라(230)의 측면(272)에 제공될 수도 있다. 황은, 플라스마(plasma)를 형성하기 위해 황 함유 가스에 전압을 가함(energize)으로써 얻어질 수도 있는, 이온 형태일 수도 있다.
유사하게, 할로겐 노출은 솔더 볼(216)의 외부 상에 존재하는 산소 원소들(예를 들어, SnO)을 할로겐 원소로 대체되게 하므로, 솔더 볼 보호층(322)을 형성한다. 솔더 볼 보호층(322)을 형성하는데 사용되는 할로겐 원소들은, SF6와 같은 불소(fluorine) 함유 가스들을 포함한다. 도 3D에 묘사된 예시에서, 솔더 볼 보호층(322)은 불소에 노출됨으로써 형성되고, SnF2로 구성된다. 불소와 같은 할로겐은, 플라스마를 형성하기 위해 할로겐 함유 가스에 전압을 가함으로써 얻어질 수도 있는, 이온 형태일 수도 있다. 솔더 볼 보호층(322)이 일반적으로 리플로우 온도보다 낮은 녹는점을 가지므로, 솔더 볼 보호층(322)은 어셈블리 전에 산화로부터 솔더 볼(216)을 보호하고, 리플로우에서 솔더링 프로세스 동안 솔더 볼(216)을 포함하는 솔더로부터 쉽게 디웨팅(dewetting)하고 떨어질 것이다. 유리하게는, 솔더 볼 보호층(322)은 포스트 리플로우 클리닝(post reflow cleaning)에 대한 필요를 본질적으로 제거한다. 하나의 예시에서, 할로겐 원소는 불소일 수도 있다. 예를 들어, 불소는 SF6와 같은 황 및 불소 함유 가스로 제공될 수도 있다. 황 및 할로겐 원소들은 적시에 개별적으로 제공될 수도 있지만, 개별 가스들이 단일 가스 화합물 내에 있는 것과 같이 동시에 황 및 할로겐 원소들을 제공하는 것은 유리하게는 단일 단계에서 필라 보호층(280) 및 솔더 볼 보호층(322) 모두를 형성하므로, 제조 비용 및 복잡성을 감소시키면서, 견고한 솔더 인터커넥트들의 수율 및 신뢰성을 향상시킨다.
동작(412)에서, 제2 기판은 제1 기판에 부착된다. 도 3E에 묘사된 예시에서, 다이(114)(예를 들어, 제2 기판)는 인터포저(112)(예를 들어, 제1 기판)에 부착된다. 다이(114) 및 인터포저(112)는, 각각의 필라(206, 230) 상에 배치된 솔더 볼들(216)이 서로 접촉하도록, 서로를 향해 이동된다.
동작(414)에서, 제2 기판을 제1 기판에 부착하는 솔더 연결들은 리플로우된다. 예를 들어, 서로 접촉하여 각각의 필라(206, 230)에 배치된 솔더 볼들(216)은 제어된 가열 프로세스를 거친다. 리플로우 프로세스는, (도 3E에서 화살표들(332)에 의해 도시된 바와 같이) 솔더 볼 보호층(322)이 제거되도록 접촉한 솔더 볼들(216)을 녹이고, 솔더 볼들(216)은 전도성 필라들(206, 230)을 결합하는 단일 솔더 연결을 형성하도록 하나가 된다(unify). 하나가 된 솔더 볼(216)은, 도 2에 예시된 바와 같이, 다이(114) 및 인터포저(112) 사이에 영구적인 기계적 및 전기적 솔더 인터커넥트(118)를 확립한다. 솔더 볼들(216)은 리플로우 오븐에서 리플로우 동안, 적외선 램프(infrared lamp) 하에서, 또는 다른 적합한 방법에 의해 가열될 수도 있다.
필라 보호층(280)이 리플로우 프로세스 전체 동안 필라들(206, 230)의 측면들(262, 272) 상에 남아 있으므로, 필라 보호층(280)은 솔더 볼들(216)로부터의 솔더가 필라들(206, 230)의 측면들(262, 272)로 위킹되는 것을 실질적으로 방지한다. 따라서, 도 2에 예시된 인터커넥트(118)를 형성하는 하나가 된 솔더 볼(216)을 포함하는 솔더는 더 큰 보유 솔더 볼륨을 가지고, 크래킹, 공극들 및 IMC 취성에 덜 민감하다.
위에서 설명된 솔더 인터커넥트(118)는 다이들(114, 116) 및 인터포저(112) 사이에 견고한 솔더 연결들을 제공하는데 특히 적합하다. 또한 솔더 인터커넥트(118)는, 인터포저가 존재하지 않을 때, 다이들(114, 116) 및 패키지 기판(122) 사이에 견고한 솔더 연결들을 제공하는데 활용될 수도 있다. 추가적으로, 솔더 인터커넥트(132)는 또한 솔더 인터커넥트(118)를 참조하여 위에서 설명된 것과 같이 제조될 수도 있으므로, 인터포저(112) 및 패키지 기판(122) 사이에 견고한 솔더 연결들을 제공한다. 유리하게는, 솔더 인터커넥트들(118, 132)은, 필라들(206, 230)의 측면(262, 272) 상에 형성된 필라 보호층(280)으로 인해, 리플로우 동안에도 솔더 위킹에 대해 저항한다. 나아가, 필라 보호층(280) 및 솔더 볼 보호층(322)이 동시에 형성될 수도 있으므로, 종래의 솔더 인터커넥트 프로세스들에 비해 비용 및 프로세스 시간이 절약될 수도 있다.
솔더 인터커넥트들(118), 인터커넥트들(132) 또는 다른 유사하게 구성된 솔더 인터커넥트를 사용하여 제조된 칩 패키지(110)는, 위에서 설명된 전자 디바이스(100)와 같은 전자 디바이스에 활용될 수도 있다. 위에서 설명된 솔더 인터커넥트들(118, 132)은, 유리하게는 다이들, 인터포저들 및 패키지 기판들과 같은 칩 패키지(110)를 포함하는 다양한 기판들 사이에 견고한 솔더 연결들을 제공하므로, 이러한 인터커넥트들로 제조된 칩 패키지들의 성능, 비용, 신뢰성을 개선시킨다. 네킹, 크래킹 및 IMC 취성의 가능성을 감소시킴으로써, 위에서 설명된 IC 인터커넥트들은 최소 비용으로 작은 피치들로 쉽게 구현될 수 있으므로, 유리하게는 신뢰성, 디바이스 수율 및 성능을 증가시킨다.
비-제한적인 예시들의 리스트가 아래에서 제공된다. 하나의 예시에서, 집적 회로 인터커넥트가 제공될 수도 있다. 이러한 집적 회로 인터커넥트는: 제1 전기 회로망을 포함하는 제1 기판; 제1 기판 상에 배치되고 제1 전기 회로망에 결합된 제1 접촉 패드; 제1 접촉 패드 위에 전기적으로 배치된 제1 필라; 제1 필라의 측면 상에 배치된 제1 필라 보호층 - 제1 필라 보호층은 솔더에 소수성임 - ; 제2 전기 회로망을 포함하는 제2 기판; 및 제1 필라 상에 배치되고 제1 기판을 제2 기판에 전기적으로 및 기계적으로 결합하는 솔더 볼을 포함할 수도 있다. 이러한 집적 회로 인터커넥트에서, 제1 필라 보호층은: 솔더에 소수성일 수도 있는 무기 패시베이션 재료를 포함할 수도 있다.
이러한 집적 회로 인터커넥트에서, 제1 필라 보호층은 황화구리로부터 형성될 수도 있다.
이러한 집적 회로 인터커넥트에서, 제1 필라 보호층은 CuxSy 로서 표현될 수 있다.
이러한 집적 회로 인터커넥트에서, 제1 필라 보호층은 CuS 및 CuS2 중 적어도 하나일 수도 있다.
이러한 집적 회로 인터커넥트에서, 제1 필라 보호층은 제1 필라의 바닥면 또는 상부면 상에 형성되지 않을 수도 있다.
이러한 집적 회로 인터커넥트에서, 제1 기판은 인터포저일 수도 있다.
이러한 집적 회로 인터커넥트에서, 제2 기판은 IC 다이일 수도 있다.
이러한 집적 회로 인터커넥트에서, 제2 기판은 패키지 기판일 수도 있다.
일부 이러한 집적 회로 인터커넥트는: 제2 기판 상에 배치되고 제2 기판 내에 형성된 제2 전기 회로망에 결합된 제2 접촉 패드; 제2 접촉 패드 위에 전기적으로 배치되는 제2 필라; 및 제2 필라의 측면 상에 배치되는 제2 필라 보호층 - 제2 필라 보호층은 솔더에 소수성임 - 을 더 포함할 수도 있다.
일부 이러한 집적 회로 인터커넥트에서, 제2 필라 보호층은: 솔더에 소수성일 수도 있는 무기 패시베이션 재료일 수도 있다.
일부 이러한 집적 회로 인터커넥트에서, 제2 필라 보호층은 황화구리로부터 형성될 수도 있다.
다른 예시에서, 집적 회로 인터커넥트가 제공될 수도 있다. 이러한 집적 회로 인터커넥트는: IC 다이; 인터포저; 인터포저로부터 연장되는 전도성 필라; 필라 상에 배치되고 IC 다이를 인터포저에 전기적으로 및 기계적으로 결합하는 솔더 볼; 및 전도성 필라의 측면을 덮는 필라 보호층 - 필라 보호층은 솔더에 소수성임 - 을 포함할 수도 있다.
일부 이러한 집적 회로 인터커넥트에서, 필라 보호층은 황화구리로부터 형성될 수도 있다.
일부 이러한 집적 회로 인터커넥트에서, 필라 보호층은 CuxSy 로서 표현될 수 있다.
다른 예시에서, 집적 회로 패키지의 인터커넥트를 형성하는 방법이 제공된다. 집적 회로 패키지의 인터커넥트를 형성하기 위한 방법은: 제1 기판 내에 형성된 제1 전기 회로망에 결합된 필라 상에 솔더 볼을 퇴적하는 단계; 필라의 측면 상에 솔더에 소수성일 수도 있는 필라 보호층을 형성하기 위해 황 함유 환경에 솔더 볼 및 필라를 노출시키는 단계; 제1 기판을 제2 기판에 부착하는 단계; 및 제1 기판을 제2 기판에 기계적으로 및 전기적으로 연결하기 위해 솔더 볼을 리플로우하는 단계를 포함할 수도 있다.
일부 이러한 방법은: 솔더 볼의 노출된 외부 상에 솔더 볼 보호층을 형성하기 위해 할로겐 함유 환경에 솔더 볼 및 필라를 노출시키는 단계를 더 포함할 수도 있다.
일부 이러한 방법에서, 할로겐 함유 환경 및 황 함유 환경에 솔더 볼 및 필라를 노출시키는 단계는 동시에 일어난다.
일부 이러한 방법에서, 할로겐 함유 환경 및 황 함유 환경에 솔더 볼 및 필라를 노출시키는 단계는: 황 및 불소 함유 가스에 솔더 볼 및 필라를 노출시키는 단계를 포함할 수도 있다.
일부 이러한 방법에서, 솔더 볼을 리플로우하는 단계는 필라 보호층을 제거하지 않고 솔더 볼 보호층을 제거한다.
전술한 내용이 본 발명의 실시예들에 관한 것이지만, 그 기본 범위에서 벗어나지 않고 본 발명의 다른 및 추가 실시예들이 고안될 수도 있고, 그 범위는 다음의 청구범위에 의해 결정된다.

Claims (15)

  1. 칩 패키지로서,
    제1 전기 회로망(circuitry)을 포함하는 제1 기판;
    상기 제1 기판 상에 배치되고 상기 제1 전기 회로망에 결합되는 제1 접촉 패드;
    상기 제1 접촉 패드 위에 전기적으로 배치되는 제1 필라(pillar);
    상기 제1 필라의 측면 상에 배치되는 제1 필라 보호층 - 상기 제1 필라 보호층은 황화구리임 - ;
    제2 전기 회로망을 포함하는 제2 기판; 및
    상기 제1 필라 상에 배치되고, 상기 제1 기판을 상기 제2 기판에 전기적으로 그리고 기계적으로 결합하는 솔더 볼(solder ball)
    을 포함하는, 칩 패키지.
  2. 제1항에 있어서,
    상기 제1 필라 보호층은, 솔더 위킹(solder wicking)에 저항하는 무기 패시베이션(passivation) 재료를 포함하는 것인, 칩 패키지.
  3. 제1항에 있어서,
    상기 제1 필라 보호층은 CuxSy로서 표현될 수 있는 것인, 칩 패키지.
  4. 제1항에 있어서,
    상기 제1 필라 보호층은 CuS 및 CuS2 중 적어도 하나인 것인, 칩 패키지.
  5. 제1항에 있어서,
    상기 제1 필라 보호층은 상기 제1 필라의 바닥면 또는 상부면 상에 형성되지 않는 것인, 칩 패키지.
  6. 제1항에 있어서,
    상기 제1 기판은 인터포저(interposer)인 것인, 칩 패키지.
  7. 제6항에 있어서,
    상기 제2 기판은 IC 다이인 것인, 칩 패키지.
  8. 제6항에 있어서,
    상기 제2 기판은 패키지 기판인 것인, 칩 패키지.
  9. 제1항에 있어서,
    상기 제2 기판 상에 배치되고, 상기 제2 기판 내에 형성된 상기 제2 전기 회로망에 결합된 제2 접촉 패드;
    상기 제2 접촉 패드 위에 전기적으로 배치되는 제2 필라; 및
    상기 제2 필라의 측면 상에 배치되는 제2 필라 보호층 - 상기 제2 필라 보호층은 솔더 위킹에 저항함 -
    을 더 포함하는, 칩 패키지.
  10. 제9항에 있어서,
    상기 제2 필라 보호층은, 솔더 위킹에 저항하는 무기 패시베이션 재료인 것인, 칩 패키지.
  11. 제10항에 있어서,
    상기 제2 필라 보호층은 황화구리로부터 형성되는 것인, 칩 패키지.
  12. 집적 회로(integrated circuit) 패키지의 인터커넥트(interconnect)를 형성하기 위한 방법으로서,
    제1 기판 내에 형성된 제1 전기 회로망에 결합된 구리로부터 제조된 필라 상에 솔더 볼을 퇴적하는 단계;
    상기 필라의 측면 상에 솔더 위킹에 저항하는 황화구리(CuxSy)의 필라 보호층을 형성하기 위해, 황 함유 가스에 상기 솔더 볼 및 상기 필라를 노출시키는 단계;
    상기 제1 기판을 제2 기판에 부착하는 단계; 및
    상기 제1 기판을 상기 제2 기판에 기계적으로 그리고 전기적으로 연결하기 위해, 상기 솔더 볼을 리플로우(reflow)하는 단계
    를 포함하는, 인터커넥트를 형성하기 위한 방법.
  13. 제12항에 있어서,
    상기 솔더 볼의 노출된 외부 상에 솔더 볼 보호층을 형성하기 위해, 할로겐 함유 환경에 상기 솔더 볼 및 상기 필라를 노출시키는 단계를 더 포함하는 것인, 인터커넥트를 형성하기 위한 방법.
  14. 제13항에 있어서,
    할로겐 함유 환경 및 황 함유 가스에 상기 솔더 볼 및 상기 필라를 노출시키는 단계는 동시에 일어나는 것인, 인터커넥트를 형성하기 위한 방법.
  15. 삭제
KR1020207015243A 2017-10-31 2018-10-04 강화된 인터커넥트(interconnect)를 갖는 칩 패키지 어셈블리(assembly) 및 그 제조 방법 KR102574352B1 (ko)

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