KR102541454B1 - 저유전막의 형성 방법, 및 반도체 소자의 형성방법 - Google Patents

저유전막의 형성 방법, 및 반도체 소자의 형성방법 Download PDF

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Abstract

본 발명에 따른 저유전막 형성 방법은, 기판 상에 실리콘 소스, 탄소 소스, 산소 소스, 및 질소 소스를 공급하여 저유전막을 형성하는 것을 포함한다. 상기 저유전막을 형성하는 것은 실리콘 소스 공급 단계, 탄소 소스 공급 단계, 산소 소스 공급 단계, 및 질소 소스 공급 단계 각각을 적어도 1회 포함하는 복수의 메인 사이클들(main cycles)을 포함한다. 상기 메인 사이클들 각각은 상기 탄소 소스 공급 단계 및 상기 산소 소스 공급 단계가 교대로 수행되는 서브 사이클들(sub cycles)을 포함한다.

Description

저유전막의 형성 방법, 및 반도체 소자의 형성방법{METHOD OF FORMING A LOW-K LAYER, AND METHOD OF FORMING A SEMICONDUCTOR DEVICE}
본 발명은 막 형성 방법에 관한 것으로, 저유전막의 형성 방법 및 반도체 소자의 형성 방법에 관한 것이다.
반도체 소자는 소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 많은 전자 산업에서 사용되고 있다. 반도체 소자는 데이터를 저장하는 기억 소자, 데이터를 연산처리 하는 논리 소자, 및 다양한 기능을 동시에 수행할 수 있는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 이에 따라, 미세한 패턴들을 정의하는 노광 공정의 공정 마진 감소 등의 여러 문제점들이 발생되어 반도체 소자의 구현이 점점 어려워지고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 탄소 조성과 산소 조성을 모두 높일 수 있는 저유전막의 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 내식각성을 개선하고 반도체 소자의 전기적 특성을 개선할 수 있는 반도체 소자의 형성 방법을 제공하는데 있다.
본 발명에 따른 저유전막 형성 방법은, 기판 상에 실리콘 소스, 탄소 소스, 산소 소스, 및 질소 소스를 공급하여 저유전막을 형성하는 것을 포함하되, 상기 저유전막을 형성하는 것은 실리콘 소스 공급 단계, 탄소 소스 공급 단계, 산소 소스 공급 단계, 및 질소 소스 공급 단계 각각을 적어도 1회 포함하는 복수의 메인 사이클들(main cycles)을 포함하고, 상기 메인 사이클들 각각은 상기 탄소 소스 공급 단계 및 상기 산소 소스 공급 단계가 교대로 수행되는 서브 사이클들(sub cycles)을 포함할 수 있다.
본 발명에 따른 저유전막 형성 방법은, 기판 상에 실리콘 소스, 탄소 소스, 산소 소스, 및 질소 소스를 공급하여 저유전막을 형성하는 것을 포함하되, 상기 저유전막을 형성하는 것은 차례로 수행되는 실리콘 소스 공급 단계, 서브 사이클들의 수행 단계, 및 질소 소스 공급 단계를 하나의 사이클로 하는 복수의 메인 사이클들을 포함하고, 상기 서브 사이클들은 탄소 소스 공급 단계 및 산소 소스 공급 단계를 하나의 서브 사이클로 복수 회 수행될 수 있다.
본 발명에 따른 반도체 소자의 형성 방법은, 기판 상에 게이트 패턴들 형성하는 것; 상기 게이트 패턴들을 덮는 게이트 스페이서층을 형성하는 것; 및 상기 게이트 스페이서층을 식각하여 게이트 스페이서들을 형성하는 것을 포함하고, 상기 게이트 스페이서층을 형성하는 것은 실리콘 소스 공급 단계, 탄소 소스 공급 단계, 산소 소스 공급 단계, 및 질소 소스 공급 단계 각각을 적어도 1회 포함하는 복수의 메인 사이클들(main cycles)을 포함하고, 상기 메인 사이클들 각각은 상기 탄소 소스 공급 단계 및 상기 산소 소스 공급 단계가 교대로 수행되는 서브 사이클들(sub cycles)을 포함할 수 있다.
본 발명의 개념에 따르면, 탄소 조성과 산소 조성을 모두 높일 수 있는 저유전막의 형성 방법이 제공될 수 있다. 이에 따라 저유전막의 내식각성을 개선하고 반도체 소자의 전기적 특성을 개선할 수 있다.
도 1은 본 발명의 실시예들에 따른 막 형성 방법의 공정 흐름도이다.
도 2는 본 발명의 실시예들에 따른 막을 형성하기 위한 증착 장비의 개념도이다.
도 3은 본 발명의 실시예들에 따른 프로세스 가스들의 공급 시퀀스를 나타내는 개념도이다.
도 4은 본 발명의 실시예들에 따른 프로세스 가스들의 공급 사이클을 나타내는 타이밍 다이어그램이다.
도 5는 도 4의 사이클 중 하나의 사이클의 수행 시간을 나타내는 타이밍 다이어그램이다.
도 6은 본 발명의 실시예들에 따른 프로세스 가스들의 공급 시퀀스를 나타내는 개념도이다.
도 7은 본 발명의 실시예들에 따른 프로세스 가스들의 공급 사이클을 나타내는 타이밍 다이어그램이다.
도 8은 도 6의 사이클 중 하나의 사이클의 수행 시간을 나타내는 타이밍 다이어그램이다.
도 9는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 10 내지 도 15는 본 발 명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 9의 A-A'선에 따른 단면도들이다.
도 16은 본 발명의 실시예들에 따른 게이트 스페이서를 설명하기 위한 도면으로, 도 15의 일부 영역의 확대도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 막 형성 방법의 공정 흐름도이다. 도 2는 본 발명의 실시예들에 따른 막을 형성하기 위한 증착 장비(1000)의 개념도이다.
도 1 및 도 2를 참조하면, 상기 증착 장비(1000)는 반응 챔버(21)를 포함할 수 있다. 일 예로, 상기 증착 장비(1000)는 플라스마 강화 원자층 증착(Plasma Enhanced ALD, PEALD) 장비일 수 있다. 상기 증착 장비(1000)는 상기 반응 챔버(21) 내부에 제공되고 기판(WF)이 로딩되는 스테이지(22), 및 상기 반응 챔버(21) 내로 반응 가스들을 공급하는 샤워 헤드(23)를 포함할 수 있다. 상기 스테이지(22)는 그 내부에 히터(25)를 포함하여 상기 기판(WF)을 원하는 온도로 유지할 수 있다. 상기 샤워 헤드(23) 또는 상기 샤워 헤드(23)에 연결되는 상부 전극에는 13.56MHz 또는 27MHz의 HRF 파워(28) (및 필요에 따라 5 MHz 이하(400kHz 내지 500kHz)의 LRF 파워(29))를 인가하고 상기 스테이지(22)는 접지함으로써 상기 샤워 헤드(23)와 상기 스테이지(22) 사이에 플라즈마가 여기될 수 있다.
상기 샤워 헤드(23)를 통하여 상기 반응 챔버(21) 내에 프로세스 가스들이 공급될 수 있다. 일 예로, 상기 샤워 헤드(23)는 복수의 공급 라인들을 통하여 실리콘 소스(11), 탄소 소스(12), 산소 소스(13), 및 질소 소스(14)와 연결될 수 있다. 상기 샤워 헤드(23)에 캐리어 가스 공급부(15)와 연결될 수 있다. 상기 실리콘 소스(11), 상기 탄소 소스(12), 상기 산소 소스(13), 및 상기 질소 소스(14)는 서로 분리된 개별 공급 라인들을 통하여 상기 샤워 헤드(23)에 공급될 수도 있다. 이와는 달리, 상기 개별 공급 라인들의 적어도 일부는 서로 중첩될 수 있다.
상기 캐리어 가스 공급부(15)로부터 공급되는 캐리어 가스는 다른 소스 및/또는 전구체를 상기 반응 챔버(21) 내로 운반할 수 있다. 상기 캐리어 가스는 상기 반응 챔버(21) 내부의 미반응 물질 또는 반응 부산물들을 퍼지(purge)하는 역할을 수행할 수 있다. 상기 캐리어 가스는 헬륨(He) 또는 네온(Ne)과 같은 불활성 기체이거나 질소(N2) 또는 이산화탄소(CO2)와 같이 활성이 극히 낮은 기체일 수 있다. 그러나 본 발명이 여기에 한정되는 것은 아니다. 상기 캐리어 가스 공급부(15)의 공급 라인은 상기 실리콘 소스(11), 상기 탄소 소스(12), 상기 산소 소스(13), 및 상기 질소 소스(14)의 공급 라인들과 적어도 일부가 중첩될 수 있다. 이와는 달리, 상기 캐리어 가스 공급부(15)의 공급 라인은 상기 실리콘 소스(11), 상기 탄소 소스(12), 상기 산소 소스(13), 및 상기 질소 소스(14)의 공급 라인들과 분리될 수 있다.
상기 반응 챔버(21)의 상기 스테이지(22) 상에 기판이 로딩될 수 있다(S100). 상기 기판(WF)은 웨이퍼일 수 있다. 상기 반응 챔버(21) 내에 복수의 소스들이 공급되어 상기 기판 상에 저유전막이 형성될 수 있다(S200). 상기 저유전막이 목적하는 두께로 형성된 후, 상기 저유전막의 형성 공정이 완료되고 (S300), 상기 기판(WF)을 상기 반응 챔버(21)로부터 반출할 수 있다. 본 명세서에서, 저유전막은 유전상수가 8보다 작은 막을 지칭할 수 있다.
<실리콘 소스>
상기 실리콘 소스(11)는 모노플루오로실란(SiFH3), 디플루오로실란(SiF2H2), 트리플루오로실란(SiF3H), 테트라플루오로실란(SiF4), 모노플루오로디실란(Si2FH5), 디플루오로디실란(Si2F2H4), 트리플루오로디실란(Si2F3H3), 테트라플루오로디실란(Si2F4H2), 펜타플루오로디실란(Si2F5H), 헥사플루오로디실란(Si2F6), 모노클로로실란(SiClH3), 디클로로실란(SiCl2H2), 트리클로로실란(SiCl3H), 테트라클로로실란(SiCl4), 모노클로로디실란(Si2ClH5), 디클로로디실란(Si2Cl2H4), 트리클로로디실란(Si2Cl3H3), 테트라클로로디실란(Si2Cl4H2), 펜타클로로디실란(Si2Cl5H), 헥사클로로디실란(Si2Cl6), 모노브로모실란(SiBrH3), 디브로모실란(SiBr2H2), 트리브로모실란(SiBr3H), 테트라브로모실란(SiBr4), 모노브로모디실란(Si2BrH5), 디브로모디실란(Si2Br2H4), 트리브로모디실란(Si2Br3H3), 테트라브로모디실란(Si2Br4H2), 펜타브로모디실란(Si2Br5H), 헥사브로모디실란(Si2Br6), 모노아이오도실란(SiIH3), 디아이오도실란(SiI2H2), 트리아이오도실란(SiI3H), 테트라아이오도실란(SiI4), 모노아이오도디실란(Si2IH5), 디아이오도디실란(Si2I2H4), 트리아이오도디실란(Si2I3H3), 테트라아이오도디실란(Si2I4H2), 펜타아이오도디실란(Si2I5H), 헥사아이오도디실란(Si2I6) 등과 같은 할로겐으로 치환된 실란계 실리콘 전구체일 수 있다.
선택적으로, 상기 실리콘 소스는 디에틸실란(Et2SiH2), 테트라에틸 오쏘실리케이트(Si(OCH2CH3)4, TEOS), 또는 알킬 아미노실란계 화합물들일 수 있지만 여기에 한정되는 것은 아니다. 상기 알킬 아미노실란계 화합물은, 예를 들면, 디이소프로필아미노실란(H3Si(N(i-Prop)2)), 비스(터셔리-부틸아미노)실란((C4H9(H)N)2SiH2), 테트라키스(디메틸아미노)실란(Si(NMe2)4), 테트라키스(에틸메틸아미노)실란(Si(NEtMe)4), 테트라키스(디에틸아미노)실란(Si(NEt2)4), 트리스(디메틸아미노)실란(HSi(NMe2)3), 트리스(에틸메틸아미노)실란(HSi(NEtMe)3), 트리스(디에틸아미노)실란(HSi(NEt2)3), 트리스(디메틸하이드라지노)실란(HSi(N(H)NMe2)3), 비스(디에틸아미노)실란(H2Si(NEt2)2), 비스(디이소프로필아미노)실란(H2Si(N(i-Prop)2)2), 트리스(이소프로필아미노)실란(HSi(N(i-Prop)2)3), 또는 (디이소프로필아미노)실란(H3Si(N(i-Prop)2)을 포함할 수 있지만 여기에 한정되는 것은 아니다.
여기서, Me는 메틸기, Et는 에틸기, i-Prop은 이소프로필기를 나타낸다.
<탄소 소스>
상기 탄소 소스(12)는 탄소수 1 내지 10의 알칸(alkane), 탄소수 2 내지 10의 알켄(alkene), 탄소수 1 내지 15의 알킬아민, 탄소수 4 내지 15의 함질소(nitrogen-containing) 헤테로고리 화합물, 탄소수 1 내지 20의 알킬실란, 탄소수 1 내지 20의 알콕시실란, 및 탄소수 1 내지 20의 알킬실록산으로 구성되는 군으로부터 선택되는 1종 이상일 수 있다.
탄소수 1 내지 10의 알칸은 메탄, 에탄, 프로판, 부탄(모든 이성질체), 펜탄(모든 이성질체), 헥산(모든 이성질체), 헵탄(모든 이성질체), 옥탄(모든 이성질체), 노난(모든 이성질체), 데칸(모든 이성질체), 또는 이들의 혼합물일 수 있다.
탄소수 2 내지 10의 알켄은 에틸렌, 프로필렌, 부텐(모든 이성질체), 펜텐(모든 이성질체), 헥센(모든이성질체), 헵텐(모든 이성질체), 옥텐(모든 이성질체), 노넨(모든 이성질체), 데켄(모든 이성질체), 또는 이들의 혼합물일 수 있다. 탄소수 1 내지 15의 알킬아민은, 예를 들면, NR1R2R3의 화학식을 가질 수 있다. 여기서, R1, R2, 및 R3는 각각 독립적으로 수소, 할로겐 원소, 탄소수 1 내지 10의 알킬, 탄소수 1 내지 10의 알케닐, 탄소수 1 내지 10의 알킬아미노, 탄소수 6 내지 12의 아릴, 탄소수 7 내지 12의 아릴알킬, 탄소수 7 내지 12의 알킬아릴, 및 탄소수 5내지 12의 시클로알킬로 구성되는 군으로부터 선택될 수 있다. 이 때, R1, R2, 및 R3중의 적어도 하나는 탄소수 1 내지 10의 알킬이다. 일부 실시예들에 있어서, R1, R2, 및 R3중의 어느 둘은 서로 연결되어 고리 모양을 형성할 수도 있다. 일부 실시예들에 있어서, 둘 이상의 알킬아민이 서로 연결되어 알킬디아민, 알킬트리아민 등을 형성할 수 있으며 이들도 여기에 포함될 수 있다.
< 산소 소스, 질소 소스>
상기 산소 소스(13)는, 예를 들면, O3, H2O, O2, NO2, NO, N2O, H2O, 알콜(alcohol), 금속 알콕사이드(alkoxide), 플라즈마 O2, 리모트 플라즈마 O2, 플라즈마 N2O, 플라즈마 H2O, 또는 이들의 조합일 수 있다. 상기 질소 소스(14)는, 예를 들면, N2, NH3, 히드라진(N2H4), 플라스마 N2, 리모트 플라즈마 N2, 또는 이들의 조합일 수 있다.
이하에서는 상술한 프로세스 가스들을 상기 반응 챔버(21) 내에 공급하여 저유전막을 형성하는 시퀀스가 형성된다. 상기 저유전막은 SiOCN 막일 수 있다.
도 3은 본 발명의 실시예들에 따른 프로세스 가스들의 공급 시퀀스를 나타내는 개념도이다. 도 4은 본 발명의 실시예들에 따른 프로세스 가스들의 공급 사이클을 나타내는 타이밍 다이어그램이다. 도 5는 도 4의 사이클 중 하나의 사이클의 수행 시간을 나타내는 타이밍 다이어그램이다.
도 3 내지 도 5를 참조하면, 도 2의 반응 챔버 내에 복수의 소스들을 공급하여 저유전막을 형성하는 공정(S200)은 실리콘 소스 공급 단계(S210), 탄소 및 산소 소스들을 공급하는 서브 사이클들(S220), 및 질소 소스 공급 단계(S230)를 포함할 수 있다. 일 예로, 저유전막을 형성하는 공정(S200)은 실리콘 소스 공급 단계(S210), 탄소 소스 공급 단계(S221), 산소 소스 공급 단계(S222), 및 질소 소스 공급 단계(S230) 각각을 적어도 1회 이상 포함하는 메인 사이클을 포함할 수 있다. 상기 메인 사이클은 복수 회 수행될 수 있다. 일 예로, 상기 저유전막은 도 4에 도시된 것과 같이 m회의 메인 사이클들에 의하여 형성될 수 있다. 상기 메인 사이클들의 회수는 상기 저유전막의 목적하는 두께에 따라 결정될 수 있다. 일 예로, 상기 메인 사이클들의 횟수 m은 약 5 내지 20일 수 있다.
각 메인 사이클들에서, 실리콘 소스 공급 단계(S210), 서브 사이클들(S220), 및 질소 소스 공급 단계(S230)가 차례로 수행될 수 있다. 이하 본 명세서에서 각 메인 사이클들의 시작 지점은 상기 실리콘 소스 공급 단계(S210)의 시작 시점으로 정의된다. 이하 하나의 메인 사이클을 기준으로 설명된다.
먼저, 실리콘 소스 공급 단계(S210)가 수행될 수 있다. 상기 실리콘 소스 공급 단계(S210)는 상술한 실리콘 소스 중 적어도 하나를 도 2의 반응 챔버(21) 내로 공급하는 것을 포함할 수 있다. 일 예로, 상기 실리콘 소스로서 헥사클로로디실란(hexachlorodisilane, HCDs)이 공급되면, 헥사클로로디실란의 두 실리콘을 결합하는 화학결합이 해리되어 기판에 결합될 수 있다.
이후, 탄소 및 산소 소스들을 공급하는 서브 사이클들(S220)이 수행될 수 있다. 상기 서브 사이클들(S220) 각각은 1회의 탄소 소스 공급 단계(S221)와 1회의 산소 소스 공급 단계(S222)를 포함할 수 있다. 일 예로, 상기 서브 사이클들의 횟수 n은 5 내지 30일 수 있다. 실시예들에 따르면, 각 메인 사이클들을 구성하는 서브 사이클들의 횟수는 서로 다를 수 있다. 이와는 달리, 각 메인 사이클들을 구성하는 서브 사이클들은 동일한 횟수로 수행될 수 있다.
탄소 소스 공급 단계(S221)가 수행될 수 있다. 상기 탄소 소스 공급 단계(S221)는 상술한 탄소 소스 중 적어도 하나를 도 2의 반응 챔버(21) 내로 공급하는 것을 포함할 수 있다. 일 예로, 상기 탄소 소스로서 C3H6와 같이 CxHy(x, y는 상수)로 표현될 수 있는 소스가 공급될 수 있다. 상기 탄소 소스는 상기 실리콘 소스 공급 단계(S210)에 의하여 기판 상에 부착된 실리콘들과 화학 결합될 수 있다. 그 후, 산소 소스 공급 단계(S222)가 수행될 수 있다. 상기 산소 소스 공급 단계(S222)는 상술한 산소 소스 중 적어도 하나를 도 2의 반응 챔버(21) 내로 공급하는 것을 포함할 수 있다. 일 예로, 상기 산소 소스로서 O2가 공급될 수 있다.
상기 실리콘들과 결합한 탄소 소스들은 상대적으로 긴 탄소 결합 구조에 의하여 이후에 공급되는 산소가 기판에 흡착되는 것을 방해하는 입체 장애(steric hindrance)를 초래할 수 있다. 즉, 입체 장애에 의하여 산소가 결합될 수 있는 사이트가 줄어들 수 있으며, 이에 따라 산소의 공급 시간을 늘려도 저유전막 내의 산소 농도를 증가시키는 것에는 한계가 있을 수 있다. 또한, 입체 장애의 정도는 탄소 소스의 공급 정도에 의하여 영향을 받으므로, 저유전막 내의 탄소 농도와 산소 농도를 동시에 증가시키는 것이 용이하지 않을 수 있다. 저유전막 내의 탄소 함량은 습식 식각 내성에 영향을 미치며, 습식 식각 내성이 요구되는 수준보다 낮은 경우 게이트 전극의 스페이서 등의 목적으로 저유전막이 사용되는 데 제한이 따를 수 있다. 저유전막 내의 산소 함량은 저유전막의 유전율에 영향을 미치며, 유전 상수가 요구되는 수준보다 큰 경우 기생 캐패시턴스가 증가하여 반도체 소자의 전기적 특성이 열화될 수 있다.
본 발명의 실시예들에 따르면, 탄소 및 산소 소스들의 공급은 복수의 서브 사이클들(S220)에 의하여 반복 수행될 수 있다. 상기 서브 사이클들(S220)에 의하여 저유전막 내의 탄소 농도와 산소 농도가 동시에 증가될 수 있다. 공급되는 산소의 일부는 기판과 기 결합된 탄소와 결합하여 CO 또는 CO2의 형태로 기판으로부터 탈리될 수 있으며, 이에 따라 입체 장애가 일시적으로 제거 및/또는 완화될 수 있다. 이에 따라 산소가 기판과 보다 용이하게 결합될 수 있다. 또한, 실리콘과 결합된 긴 탄소 결합 구조들이 더 많은 수의 상대적으로 짧은 탄소 결합 구조들로 변경될 수 있다. 이에 따라 저유전막 내의 탄소 농도와 산소 농도가 동시에 증가될 수 있다.
1회의 서브 사이클을 구성하는 상기 탄소 소스 공급 단계(S221)와 상기 산소 소스 공급 단계(S222) 사이에는 실리콘 소스 및 질소 소스와 같은 다른 소스들이 공급되지 않을 수 있다. 또한, 복수의 서브 사이클들 사이에도 다른 소스들이 공급되지 않을 수 있다. 일 예로, 상기 산소 소스 공급 단계(S222)의 진행 시간(t22)은 약 3초 내지 약 15초일 수 있다. 상기 탄소 소스 공급 단계(S221)의 진행 시간(t21)은 약 3초 내지 약 100초일 수 있다. 상기 실리콘 소스 공급 단계(S210)의 진행 시간(t10)은 약 3초 내지 약 50초일 수 있다. 상기 산소 소스 공급 단계(S222)의 진행 시간(t22)은 상기 탄소 소스 공급 단계(S221) 각각의 진행 시간(t21) 보다 짧을 수 있다. 상기 산소 소스 공급 단계(S222)의 진행 시간(t22)은 상기 실리콘 소스 공급 단계(S210)의 진행 시간(t10) 보다 짧을 수 있다.
상기 서브 사이클들(S220)이 완료된 후, 질소 소스 공급 단계(S230)가 수행될 수 있다. 상기 질소 소스 공급 단계(S230)는 상술한 질소 소스 중 적어도 하나를 도 2의 반응 챔버(21) 내로 공급하는 것을 포함할 수 있다. 일 예로, 상기 질소 소스로서 NH3가 공급될 수 있다. 상기 질소 소스 공급 단계(S230)의 진행 시간(t30)은 약 3초 내지 약 50초일 수 있다. 일 예로, 상기 질소 소스 공급 단계(S230)의 진행 시간(t30)은 상기 산소 소스 공급 단계(S222)의 진행 시간(t22) 보다 길 수 있다. 상기 질소 소스 공급 단계(S230)의 진행 시간(t30)은 상기 탄소 소스 공급 단계(S221)의 진행 시간(t21) 보다 짧을 수 있다.
도 3 내지 도 5에서, 도시되지 않았으나 각 소스들의 공급 단계들 사이에 퍼지(purge) 과정이 수행될 수 있다. 퍼지 가스는, 예를 들면, 헬륨(He), 네온(Ne)과 같은 불활성 기체, 질소(N2) 또는 이산화탄소(CO2)와 같이 활성이 극히 낮은 기체일 수 있다. 그러나 본 발명이 여기에 한정되는 것은 아니다.
상기 실리콘 소스, 탄소 소스, 산소 소스, 및 질소 소스를 공급하는 단계는 각각 독립적으로 플라스마에 의하여 활성화되는 단계를 포함할 수 있다. 즉, 반응 챔버 온도가 비교적 낮은 경우에는 플라스마 형성을 위한 RF 파워를 공급함으로써 저유전막 형성에 필요한 에너지를 공급할 수 있다. 일부 실시예들에 있어서, 상기 실리콘 소스, 탄소 소스, 산소 소스, 및 질소 소스를 공급하는 단계 중 어느 하나의 단계 또는 어느 두 단계에만 플라스마 형성을 위한 RF 파워가 공급될 수 있다. 일부 실시예들에 있어서, 상기 실리콘 소스, 탄소 소스, 산소 소스, 및 질소 소스를 공급하는 단계의 전체에 걸쳐 각각 플라스마 형성을 위한 RF 파워가 공급될 수 있다.
상술한 저유전막의 형성 공정은 약 400℃ 내지 약 700℃의 온도에서, 나아가 비교적 저온인 약 450℃ 내지 약 630℃의 온도에서도 수행될 수 있다. 실시예들에 따르면, 저유전막의 형성 공정은 사용되는 탄소 소스의 종류에 따라서는 더욱 낮은 온도인 500℃ 이하의 온도에서도 수행될 수 있다.
상기 저유전막은 SiOCN 막일 수 있다. 상기 SiOCN막의 탄소 조성과 산소 조성은 수학식 1과 같은 관계를 가질 수 있다.
[수학식1]
탄소 조성(at%) ≥ -0.4*(산소 조성at%) +21.6
상기 SiOCN막의 탄소 조성과 산소 조성의 합은 약 35at% 내지 약 50at%일 수 있다. 일 예로, 상기 SiOCN막의 조성은 XPS(X-ray photoelectron spectroscopy)로 분석할 수 있다. 본 발명의 실시예들에 따라 형성된 저유전막은 높은 탄소 조성에 의하여 높은 습식 식각 내성을 가지면서도, 높은 산소 조성에 의하여 낮은 유전율을 가질 수 있다. 일 예로, 본 발명의 실시예들에 따라 형성된 저유전막은 약 5.0 이하의 낮은 유전율을 가질 수 있다.
도 6은 본 발명의 실시예들에 따른 프로세스 가스들의 공급 시퀀스를 나타내는 개념도이다. 도 7은 본 발명의 실시예들에 따른 프로세스 가스들의 공급 사이클을 나타내는 타이밍 다이어그램이다. 도 8는 도 7의 사이클 중 하나의 사이클의 수행 시간을 나타내는 타이밍 다이어그램이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 6 내지 도 8을 참조하면, 도 2의 반응 챔버 내에 복수의 소스들을 공급하여 저유전막을 형성하는 공정(S200')은 실리콘 소스 공급 단계(S210), 탄소 및 산소 소스들을 공급하는 서브 사이클들(S220), 및 질소 소스 공급 단계(S230)를 포함할 수 있다. 일 예로, 저유전막을 형성하는 공정(S200)은 실리콘 소스 공급 단계(S210), 탄소 소스 공급 단계(S221), 산소 소스 공급 단계(S222), 및 질소 소스 공급 단계(S230) 각각을 적어도 1회 이상 포함하는 메인 사이클을 포함할 수 있다. 상기 메인 사이클은 복수 회 수행될 수 있다.
본 실시예에 있어서, 상기 메인 사이클은 상기 질소 소스 공급 단계(S230) 이후 제 2 탄소 소스 공급 단계(S240)를 더 포함할 수 있다. 상기 제 2 탄소 소스 공급 단계(S240)의 진행 시간(t40)은 상기 서브 사이클들(S220) 내의 탄소 소스 공급 단계(S221)의 진행 시간(t21)과 다를 수 있다. 일 예로, 상기 제 2 탄소 소스 공급 단계(S240)의 진행 시간(t40)은 상기 서브 사이클들(S220) 내의 탄소 소스 공급 단계(S221)의 진행 시간(t21)보다 길 수 있다. 일 예로, 상기 제 2 탄소 소스 공급 단계(S240)의 진행 시간(t40)은 약 10초 내지 약 150초일 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 10 내지 도 15는 본 발 명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 9의 A-A'선에 따른 단면도들이다.
도 9 및 도 10을 참조하여, 기판(100)의 상부에 핀 구조체들(FN)이 형성될 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 상기 핀 구조체들(FN)은 제 1 방향(D1)으로 각각 연장되며, 상기 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 서로 이격될 수 있다. 상기 핀 구조체들(FN)의 형성은 상기 기판(100)의 상부를 패터닝하여 트렌치들을 형성하는 식각 공정을 포함할 수 있다. 이후, 상기 핀 구조체들(FN) 사이의 트렌치들의 하부에 소자 분리막이 형성될 수 있다. 일 예로, 상기 소자 분리막은 실리콘 산화막을 포함할 수 있다.
상기 핀 구조체들(FN) 상에 제 2 방향(D2)으로 연장되는 게이트 패턴들(111)이 형성될 수 있다. 상기 게이트 패턴들(111)은 폴리 실리콘을 포함할 수 있다. 상기 게이트 패턴들(111)의 형성은 폴리 실리콘층 상에 마스크 패턴들을 형성한 후 이를 이용한 식각 공정을 수행하는 것을 포함할 수 있다. 상기 마스크 패턴들은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 상기 마스크 패턴들의 일부는 상기 게이트 패턴들(111) 상에 잔류할 수 있다.
상기 게이트 패턴들(111)이 형성된 상기 기판(100) 상에 게이트 스페이서층(120)이 형성될 수 있다. 상기 게이트 스페이서층(120)은 도 1 내지 도 8을 참조하여 설명된 방법에 의하여 형성된 저유전막에 상응할 수 있다. 일 예로, 상기 게이트 스페이서층(120)은 SiOCN막을 포함할 수 있다. 상기 게이트 스페이서층(120)은 상기 게이트 패턴들(111) 및 이들 사이에 노출된 상기 핀 구조체들(FN)을 콘포멀하게 덮을 수 있다.
도 9 및 도 11을 참조하여, 상기 게이트 패턴들(111) 사이에 리세스 영역들(RS)이 형성될 수 있다. 상기 게이트 스페이서층(120)의 일부는 함께 식각되어 상기 기판(100)을, 보다 상세히는 상기 리세스 영역들(RS)을 노출할 수 있다. 그 결과, 게이트 스페이서들(121)이 형성될 수 있다. 상기 리세스 영역들(RS)의 형성은 습식 식각 및/또는 건식 식각 공정을 포함할 수 있다. 일 예로, 상기 리세스 영역들(RS)의 형성 공정 동안 불산(HF)을 포함하는 에천트가 사용될 수 있다. 상기 리세스 영역들(RS)의 형성 동안 상기 게이트 패턴들(111)(또는, 이들 상의 마스크 패턴들)이 노출될 수 있다.
도 9 및 도 12를 참조하여, 상기 리세스 영역들(RS)의 노출된 표면에 형성된 자연 산화막을 제거하는 공정이 수행될 수 있다. 상기 자연 산화막의 제거 공정은 클리닝 공정을 포함할 수 있다. 이 후, 상기 리세스 영역들(RS) 상에 소스/드레인 영역들(SD)이 형성될 수 있다. 상기 소스/드레인 영역들(SD)은 노출된 상기 리세스 영역들(RS)의 표면을 씨드로 하는 에피택시얼 공정에 의하여 형성될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 기판(100)과 동일한 물질로 형성될 수 있다. 이와는 달리 상기 소스/드레인 영역들(SD)은 상기 핀 구조체들(FN)에 압축성 스트레인 또는 인장성 스트레인을 제공하는 물질로 형성될 수 있다. 일 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 소스/드레인 영역들(SD)은 Si보다 격자 상수가 작은 SiC층 또는 Si보다 격자 상수가 큰 SiGe층을 포함할 수 있다.
도 9 및 도 13를 참조하여, 상기 게이트 패턴들(111)을 제거한 후, 게이트 절연 패턴들(131) 및 게이트 전극들(140)이 형성될 수 있다. 상기 게이트 패턴들(111)의 제거 전, 상기 소스/드레인 영역들(SD)을 덮고 상기 게이트 패턴들(111)을 노출하는 제 1 층간 절연막(101)이 형성될 수 있다. 일 예로, 상기 제 1 층간 절연막(101)은 실리콘 산화물을 포함할 수 있다.
상기 게이트 패턴들(111)의 제거 공정, 도 11의 상기 리세스 영역들(RS)의 형성 공정, 및 도 12의 자연 산화막의 제거 공정 모두 식각 공정을 수반한다. 본 발명의 실시예들에 따른 게이트 스페이서들(121)은 높은 탄소 농도를 가지므로 이들 식각 공정의 수행 시에 높은 내식각성을 가질 수 있다.
상기 게이트 절연 패턴들(131)은 실리콘 산화막, 실리콘 산화질화막, 및 실리콘 산화막보다 유전상수가 높은 고유전막 중 적어도 하나로 형성될 수 있다. 실시예들에 따르면, 상기 게이트 절연 패턴들(131)의 형성 전에 열적 산화(Thermal Oxidation) 및/또는 화학적 산화(Chemical Oxidation)에 의한 계면막이 형성될 수 있다. 상기 게이트 전극들(140)은 티타늄, 탄탈륨, 텅스텐 및 이들의 도전성 질화물들과 같은 금속 물질로 형성될 수 있다.
도 9 및 도 14를 참조하여, 상기 제 1 층간 절연막(101)을 덮는 제 2 층간 절연막(102)을 형성할 수 있다. 상기 제 1 및 제 2 층간 절연막들(101, 102)을 관통하여 상기 소스/드레인 영역들(SD)에 연결되는 하부 콘택(151)이 형성될 수 있다. 상기 하부 콘택(151)의 형성은 상기 제 1 및 제 2 층간 절연막들(101, 102)을 관통하는 콘택홀을 형성하고, 도전 물질로 상기 콘택홀을 채우는 것을 포함할 수 있다. 상기 콘택홀의 상부에 상기 하부 콘택(151)을 덮는 마스크 패턴(126)을 형성할 수 있다.
상기 마스크 패턴(126)은 도 1 내지 도 8을 참조하여 설명된 방법으로 형성된 저유전막일 수 있다. 일 예로, 상기 마스크 패턴(126)은 SiOCN막을 포함할 수 있다.
도 9 및 도 15를 참조하여, 상기 제 2 층간 절연막(102)을 덮는 제 3 층간 절연막(103)을 형성할 수 있다. 상기 제 2 및 제 3 층간 절연막들(102, 103)을 관통하여 상기 게이트 전극들(140)의 상부에 연결되는 게이트 콘택들(153)이 형성될 수 있다. 또한, 상기 제 3 층간 절연막(103)을 관통하여 상기 하부 콘택(151)에 연결되는 상부 콘택(152)이 형성될 수 있다. 상기 상부 콘택(152)은 상기 게이트 콘택들(153)과 함께 형성될 수 있다. 상기 상부 콘택(152)을 위한 콘택홀과 상기 게이트 콘택들(153)을 위한 콘택홀들은 동시에 형성될 수 있다. 상기 마스크 패턴(126)은 높은 식각 내성을 가지므로 상기 콘택홀의 형성 동안 상기 하부 콘택(151)을 보호할 수 있다.
도 16은 본 발명의 실시예들에 따른 게이트 스페이서를 설명하기 위한 도면으로, 도 15의 일부 영역의 확대도이다.
도 16을 참조하여, 본 실시예에 따른 반도체 소자는 게이트 전극(140)과 게이트 스페이서(121) 사이에 이너 스페이서(129)를 더 포함할 수 있다. 상기 이너 스페이서(129)는 상기 게이트 스페이서(121)와 다른 물질로 형성될 수 있다. 상기 이너 스페이서(129)는 실질적으로 탄소를 포함하지 않는 물질로 형성될 수 있다. 일 예로, 상기 이너 스페이서(129)는 SiN막 또는 SiON막을 포함할 수 있다. 일 예로, 도 10을 참조하여 설명된 게이트 스페이서층(120)의 형성 전에 SiN막 또는 SiON막을 형성하는 공정이 수행될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (20)

  1. 기판 상에 실리콘 소스, 탄소 소스, 산소 소스, 및 질소 소스를 공급하여 저유전막을 형성하는 것을 포함하되,
    상기 저유전막을 형성하는 것은 실리콘 소스 공급 단계, 탄소 소스 공급 단계, 산소 소스 공급 단계, 및 질소 소스 공급 단계 각각을 적어도 1회 포함하는 복수의 메인 사이클들(main cycles)을 포함하고,
    상기 메인 사이클들 각각은 상기 탄소 소스 공급 단계 및 상기 산소 소스 공급 단계가 교대로 수행되는 서브 사이클들(sub cycles)을 포함하고,
    상기 실리콘 소스와 상기 질소 소스는 상기 각 서브 사이클들 도중에 또는 상기 서브 사이클들 사이에 공급되지 않는 저유전막의 형성 방법.
  2. 제 1 항에 있어서,
    상기 각 서브 사이클들에서, 상기 산소 소스 공급 단계는 상기 탄소 소스 공급 단계 이후 수행되는 저유전막의 형성 방법.
  3. 제 1 항에 있어서,
    상기 서브 사이클들에서, 상기 탄소 소스 공급 단계와 상기 산소 소스 공급 단계 사이에는 다른 소스가 공급되지 않는 저유전막의 형성 방법.
  4. 제 1 항에 있어서,
    상기 각 서브 사이클들에서,
    상기 탄소 소스 공급 단계는 약 3초 내지 약 100초 동안 수행되는 저유전막의 형성 방법.
  5. 제 1 항에 있어서,
    상기 각 서브 사이클들에서,
    상기 산소 소스 공급 단계는 약 3초 내지 약 15초 동안 수행되는 저유전막의 형성 방법.
  6. 제 1 항에 있어서,
    상기 각 서브 사이클들에서,
    상기 산소 소스 공급 단계의 진행 시간은 상기 탄소 소스 공급 단계의 진행 시간보다 짧은 저유전막의 형성 방법.

  7. 제 1 항에 있어서,
    상기 서브 사이클들은 5회 이상 30회 이하로 수행되는 저유전막의 형성 방법.
  8. 제 1 항에 있어서,
    상기 각 메인 사이클들에서,
    상기 실리콘 소스 공급 단계는 상기 서브 사이클들 이전에 수행되는 저유전막의 형성 방법.
  9. 제 8 항에 있어서,
    상기 실리콘 소스 공급 단계는 약 3초 내지 약 50초 동안 수행되는 저유전막의 형성 방법.
  10. 제 1 항에 있어서,
    상기 각 메인 사이클들에서,
    상기 질소 소스 공급 단계는 상기 서브 사이클들 이후에 수행되는 저유전막의 형성 방법.
  11. 제 10 항에 있어서,
    상기 질소 소스 공급 단계는 약 3초 내지 약 50초 동안 수행되는 저유전막의 형성 방법.
  12. 제 10 항에 있어서,
    상기 각 메인 사이클들은 상기 질소 소스 공급 단계 이후, 2차 탄소 소스 공급 단계를 더 포함하는 저유전막의 형성 방법.
  13. 제 1 항에 있어서,
    상기 저유전막은 SiOCN막인 저유전막의 형성 방법.
  14. 제 13 항에 있어서,
    상기 SiOCN막의 탄소 조성과 산소 조성은 수학식 1과 같은 관계를 갖는 저유전막의 형성 방법.
    [수학식 1]
    탄소 조성(at%) ≥ -0.4*(산소 조성at%) +21.6
  15. 제 13 항에 있어서,
    상기 SiOCN막의 탄소 조성과 산소 조성의 합은 약 35at% 내지 약 50at%인 저유전막의 형성 방법.
  16. 제 1 항에 있어서,
    상기 실리콘 소스, 상기 탄소 소스, 상기 산소 소스, 및 상기 질소 소스 공급 단계들 사이에 퍼지 단계들을 더 포함하는 저유전막의 형성 방법.
  17. 기판 상에 실리콘 소스, 탄소 소스, 산소 소스, 및 질소 소스를 공급하여 저유전막을 형성하는 것을 포함하되,
    상기 저유전막을 형성하는 것은 차례로 수행되는 실리콘 소스 공급 단계, 서브 사이클들의 수행 단계, 및 질소 소스 공급 단계를 하나의 사이클로 하는 복수의 메인 사이클들을 포함하고,
    상기 서브 사이클들은 탄소 소스 공급 단계 및 산소 소스 공급 단계를 하나의 서브 사이클로 복수 회 수행되고,
    상기 실리콘 소스와 상기 질소 소스는 상기 각 서브 사이클들 도중에 또는 상기 서브 사이클들 사이에 공급되지 않는 저유전막의 형성 방법.
  18. 기판 상에 게이트 패턴들 형성하는 것;
    상기 게이트 패턴들을 덮는 게이트 스페이서층을 형성하는 것; 및
    상기 게이트 스페이서층을 식각하여 게이트 스페이서들을 형성하는 것을 포함하고,
    상기 게이트 스페이서층을 형성하는 것은 실리콘 소스 공급 단계, 탄소 소스 공급 단계, 산소 소스 공급 단계, 및 질소 소스 공급 단계 각각을 적어도 1회 포함하는 복수의 메인 사이클들(main cycles)을 포함하고,
    상기 메인 사이클들 각각은 상기 탄소 소스 공급 단계 및 상기 산소 소스 공급 단계가 교대로 수행되는 서브 사이클들(sub cycles)을 포함하고,
    상기 실리콘 소스와 상기 질소 소스는 상기 각 서브 사이클들 도중에 또는 상기 서브 사이클들 사이에 공급되지 않는 반도체 소자의 형성 방법.
  19. 제 18 항에 있어서,
    상기 게이트 스페이서들을 형성한 후, 상기 게이트 패턴들 사이에 상기 기판을 노출하는 리세스 영역들을 형성하는 것을 더 포함하는 반도체 소자의 형성 방법.
  20. 제 19 항에 있어서,
    상기 리세스 영역들 상에 소스/드레인 영역들을 형성하는 것을 더 포함하고,
    상기 소스/드레인 영역들을 형성하기 이전에 상기 리세스 영역들의 노출된 표면에 형성된 자연 산화막을 제거하는 것을 더 포함하는 반도체 소자의 형성 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI663281B (zh) 2015-06-16 2019-06-21 美商慧盛材料美國責任有限公司 鹵代矽烷化合物的製備方法、組合物及含有其的容器
JP7437362B2 (ja) 2021-09-28 2024-02-22 株式会社Kokusai Electric 半導体装置の製造方法、基板処理装置、基板処理方法及びプログラム

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015165523A (ja) 2013-03-19 2015-09-17 株式会社日立国際電気 半導体装置の製造方法、基板処理装置、基板処理システムおよびプログラム
US20150325427A1 (en) 2011-03-23 2015-11-12 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device, substrate processing method and substrate processing apparatus
US20170186603A1 (en) 2015-12-28 2017-06-29 Samsung Electronics Co., Ltd. METHOD OF FORMING SiOCN MATERIAL LAYER AND METHOD OF FABRICATING SEMICONDUCTOR DEVICE

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6486082B1 (en) * 2001-06-18 2002-11-26 Applied Materials, Inc. CVD plasma assisted lower dielectric constant sicoh film
US6962876B2 (en) 2002-03-05 2005-11-08 Samsung Electronics Co., Ltd. Method for forming a low-k dielectric layer for a semiconductor device
US7335959B2 (en) * 2005-01-06 2008-02-26 Intel Corporation Device with stepped source/drain region profile
JP2007043147A (ja) 2005-07-29 2007-02-15 Samsung Electronics Co Ltd 原子層蒸着工程を用いたシリコンリッチナノクリスタル構造物の形成方法及びこれを用いた不揮発性半導体装置の製造方法
US7795089B2 (en) * 2007-02-28 2010-09-14 Freescale Semiconductor, Inc. Forming a semiconductor device having epitaxially grown source and drain regions
JP5151260B2 (ja) * 2007-06-11 2013-02-27 東京エレクトロン株式会社 成膜方法及び成膜装置
US8647722B2 (en) 2008-11-14 2014-02-11 Asm Japan K.K. Method of forming insulation film using plasma treatment cycles
KR101074291B1 (ko) 2009-09-11 2011-10-18 한국철강 주식회사 광기전력 장치 및 광기전력의 제조 방법
CN103620745B (zh) * 2011-08-25 2016-09-21 株式会社日立国际电气 半导体器件的制造方法、衬底处理方法、衬底处理装置及记录介质
JP6049395B2 (ja) * 2011-12-09 2016-12-21 株式会社日立国際電気 半導体装置の製造方法、基板処理方法、基板処理装置およびプログラム
JP5806612B2 (ja) * 2011-12-27 2015-11-10 東京エレクトロン株式会社 シリコン酸炭窒化膜の形成方法
JP6022274B2 (ja) 2012-09-18 2016-11-09 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
JP6024484B2 (ja) * 2013-01-29 2016-11-16 東京エレクトロン株式会社 成膜方法及び成膜装置
JP6199570B2 (ja) * 2013-02-07 2017-09-20 株式会社日立国際電気 半導体装置の製造方法、基板処理方法、基板処理装置およびプログラム
JP6035166B2 (ja) 2013-02-26 2016-11-30 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
JP6111097B2 (ja) * 2013-03-12 2017-04-05 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
JP6155063B2 (ja) * 2013-03-19 2017-06-28 株式会社日立国際電気 半導体装置の製造方法、基板処理装置及びプログラム
JP6068661B2 (ja) * 2013-09-30 2017-01-25 株式会社日立国際電気 半導体装置の製造方法、基板処理装置、基板処理システム及びプログラム
EP3058115A1 (en) 2013-10-15 2016-08-24 Veeco ALD Inc. Fast atomic layer deposition process using seed precursor
JP6490374B2 (ja) * 2014-09-24 2019-03-27 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
JP6479560B2 (ja) 2015-05-01 2019-03-06 東京エレクトロン株式会社 成膜装置
SG10201607880PA (en) 2015-09-25 2017-04-27 Tokyo Electron Ltd METHOD FOR FORMING TiON FILM
KR102412614B1 (ko) * 2015-10-22 2022-06-23 삼성전자주식회사 물질막, 이를 포함하는 반도체 소자, 및 이들의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150325427A1 (en) 2011-03-23 2015-11-12 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device, substrate processing method and substrate processing apparatus
JP2015165523A (ja) 2013-03-19 2015-09-17 株式会社日立国際電気 半導体装置の製造方法、基板処理装置、基板処理システムおよびプログラム
US20170186603A1 (en) 2015-12-28 2017-06-29 Samsung Electronics Co., Ltd. METHOD OF FORMING SiOCN MATERIAL LAYER AND METHOD OF FABRICATING SEMICONDUCTOR DEVICE

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