KR102538040B1 - 박막 처리 프로세스 - Google Patents

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블라디미르 나고르니
버나드 엘. 황
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라라 호릴차크
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Abstract

반도체 디바이스의 층을 수정하는 방법이 제공된다. 방법은 반도체 기판 상에 낮은 품질 막을 증착시키는 단계, 및 기판이 제1 온도로 가열되는 동안 낮은 품질 막의 표면을 헬륨을 포함하는 제1 프로세스 가스에 노출시키는 단계, 및 기판이, 제1 온도와 상이한 제2 온도로 가열되는 동안 낮은 품질 막의 표면을 산소 가스를 포함하는 제2 프로세스 가스에 노출시키는 단계를 포함한다. 막의 전기적 특성들은 전술된 프로세스들을 겪음으로써 개선된다.

Description

박막 처리 프로세스
본 발명은 일반적으로, 반도체 디바이스에서 사용될 박막을 처리하기 위한 방법 및 장치에 관한 것이다.
집적 회로들에서, 더 작은 트랜지스터들, 예컨대, 금속 산화물 반도체 전계 효과 트랜지스터들(MOSFET들)이 매우 바람직하다. 첫째, 더 작은 트랜지스터들은 주어진 칩 영역에 더 많은 트랜지스터들이 형성되는 것을 가능하게 하고, 그에 의해 칩 크기를 감소시킨다. 둘째, 더 작은 트랜지스터들은 일반적으로, 더 큰 트랜지스터들보다 더 빠르게 스위칭할 수 있고, 그에 의해 칩 성능을 개선한다.
MOSFET의 크기를 감소시키기 위한 하나의 접근법은, 중요한 디바이스 치수들, 예컨대, 트랜지스터 길이, 트랜지스터 폭, 및 산화물(또는 유전체) 두께가 비례하여 감소되는 디바이스 스케일링에 의한 것이다. 이 접근법에서, 트랜지스터 채널 저항은 트랜지스터 크기가 감소됨에 따라 변하지 않는 반면, 트랜지스터의 게이트 커패시턴스 및 RC 지연은 크기 감소에 비례하여 감소한다. 이러한 점점 더 얇은 막들을 성장시키기 위한 관련 기술분야의 통상의 방법은, 원자 수준의 두께의 양호한 제어를 허용하고, 또한, 막의 양호한 등각성을 제공하는 원자 층 증착(ALD) 프로세스를 사용하는 것이다. ALD의 결점들 중 하나는 증착된 박막들의 열악한 기계적 및 전기적 특성들이며, 이는, 예를 들어, 전류 누설 및 유전 상수의 감소로 이어질 수 있다.
전술한 내용이 예시하는 바와 같이, 관련 기술분야에서는 화학 기상 증착(CVD) 또는 원자 층 증착(ALD) 프로세스에 의해 증착되는 막의 막 특성들을 개선하는 방법이 필요하다. 추가적으로, CVD 후 또는 ALD 후 막의 수정은, 관련 기술분야의 통상의 기술자로 하여금, 이미 기능적이고 최적화된 현재의 ALD 방법들을 수정해야 하는 대신에, 그의 현재 ALD 레시피들을 사용하고, 증착 후에 막을 개선하기 위한 처리를 따르는 것을 허용할 것이다.
그러므로, 증착된 박막을 그의 기계적 및/또는 전기적 특성들을 개선하기 위해 처리하는 장치 및 방법이 필요하다.
본 개시내용의 실시예들은 반도체 디바이스의 층을 수정하는 방법을 포함하고, 방법은 낮은 막 품질을 갖는 막을 반도체 기판 상에 증착시키는 단계, 및 기판이 제1 온도로 가열되는 동안, 헬륨을 포함하는 프로세스 가스에 낮은 품질의 막의 표면을 노출시키는 단계를 포함한다. 일부 실시예들에서, 프로세스 가스는 본질적으로, 헬륨을 포함한다.
본 개시내용의 실시예들은, 기판이 제1 온도로 가열되는 동안, 층의 표면을 헬륨을 포함하는 제1 프로세스 가스에 노출시키고, 기판이, 제1 온도와 상이한 제2 온도로 가열되는 동안, 층의 표면을 산소 가스를 포함하는 제2 프로세스 가스에 노출시킴으로써, 반도체 디바이스에서 사용되는 층을 수정하는 방법을 더 포함할 수 있다.
본 개시내용의 실시예들은, 층의 기계적 및 전기적 특성들을 개선하기 위해, 반도체 디바이스를 형성하는 데 사용되는 층을 수정하는 것을 더 포함할 수 있다. 막의 전기적 특성들은 전술된 방법들을 겪음으로써 개선된다. 추가적으로, ALD 프로세스에 의해 형성된 막들의 경우, ALD 후에 수행되는 처리 프로세스는 사용자가 현재 개발되고 최적화된 ALD 프로세스 레시피들을 사용하는 것을 허용한다.
본 개시내용의 실시예들은 반도체 디바이스의 낮은 막 품질을 갖는 막을 수정하는 방법을 더 포함할 수 있고, 방법은, 기판이 약 150 ℃ 내지 약 500 ℃의 제1 온도로 가열되는 동안, 그리고 플라즈마에 형성된 이온들로 하여금 낮은 품질 막의 표면에 충격을 주게 하기 위해 기판 RF 바이어스가 인가될 수 있는 동안, 기판 상의 낮은 품질 막의 표면을 헬륨(He)을 포함하는 프로세스 가스를 함유하는 플라즈마에 노출시키는 단계를 포함한다. 방법은 또한, 이온들에 에너지를 부여하기 위해 기판에 바이어스 전력을 인가하는 단계를 포함할 수 있고, 여기서 이온들은 약 2 eV 내지 약 2,000 eV의 에너지를 갖고, 플라즈마는 처리 동안 낮은 품질 막의 표면에 걸쳐 입방 센티미터(cm-3) 당 약 1E10 내지 1E12 이온들의 평균 이온 밀도를 갖는다.
본 개시내용의 실시예들은, 기판의 표면 상에 증착된 막의 표면을 헬륨(He)을 포함하는 프로세스 가스를 함유하는 플라즈마에 노출시키는 단계를 포함하는, 반도체 디바이스의 낮은 품질 막을 수정하는 방법을 더 포함할 수 있다. 기판은 약 350 ℃ 내지 약 500 ℃의 제1 온도로 가열된다. 플라즈마는 공급원 전력을 인가함으로써 생성된다. 플라즈마는 처리 동안 막의 표면에 걸쳐 입방 센티미터(cm-3) 당 약 1E10 내지 1E12 이온들의 평균 이온 밀도를 갖는다. 방법의 일부 실시예들에서, 형성된 자기 바이어스는 플라즈마에 형성된 이온들로 하여금 막의 표면에 충격을 주게 한다.
본 개시내용의 위에서 언급된 특징들이 상세히 이해될 수 있도록, 위에 간략히 요약된 본 개시내용의 더 구체적인 설명이 실시예들을 참조하여 이루어질 수 있으며, 이들 중 일부는 첨부 도면들에 예시되어 있다. 그러나, 첨부 도면들은 단지 예시적인 실시예들만을 예시하고 그러므로 그의 범위를 제한하는 것으로 간주되어서는 안 되며, 다른 동등하게 효과적인 실시예들을 허용할 수 있다는 점에 주목해야 한다.
도 1은 일 실시예에 따른, 프로세스 시스템의 측단면도이다.
도 2는 일 실시예에 따른, 낮은 품질 막을 처리하는 방법이다.
도 3a는 일 실시예에 따른, 기판의 측면도이다.
도 3b는 일 실시예에 따른, 막의 성장 동안의 기판의 측면도이다.
도 3c는 일 실시예에 따른, 제1 프로세스 동안의, 막을 갖는 기판의 측면도이다.
도 4는 일 실시예에 따른, 유전체 막을 처리하는 방법이다.
도 5a는 일 실시예에 따른, 기판의 측면도이다.
도 5b는 일 실시예에 따른, 막의 성장 동안의 기판의 측면도이다.
도 5c는 일 실시예에 따른, 제1 프로세스 동안의, 막을 갖는 기판의 측면도이다.
도 5d는 일 실시예에 따른, 제2 프로세스 동안의, 막을 갖는 기판의 측면도이다.
이해를 용이하게 하기 위해, 가능한 경우, 도면들에 공통된 동일한 요소들을 지시하는 데에 동일한 참조 번호들이 사용되었다. 일 실시예의 요소들 및 특징들이 추가의 언급 없이 다른 실시예들에 유익하게 통합될 수 있다는 것이 고려된다.
본원에 제공된 본 개시내용의 실시예들은, 막의 전기적 및/또는 기계적 특성들을 개선하기 위해, 낮은 품질을 갖는 막을 처리하는 프로세스를 포함한다. 일부 실시예들에서, 프로세스는, 제어된 바이어스 전력으로 인해 플라즈마에 형성된 이온들로, 증착된 박막의 표면에 충격을 주는 동안, 제어된 온도로 유지되는 증착된 막을 원하는 이온 밀도를 갖는 플라즈마에 노출시킴으로써, 증착된 화학 기상 증착(CVD) 또는 원자 층 증착(ALD) 층의 특성들을 개선하는 것을 포함한다. 일부 실시예들에서, 플라즈마에 형성된 이온들은 헬륨 이온들을 포함하고, 헬륨 이온들은 바이어스 전력 및/또는 플라즈마에 의해 형성된 자기 바이어스로 인해, 증착된 막의 구성 원자들에 운동 에너지를 부여하고, 이는 증착된 박막을 치밀화하고, 증착된 박막에서 발견되는 오염물질들(예를 들어, 수소 함유 불순물들)을 제거하고, 증착된 박막의 원자들의 결합 구조를 변경할 수 있다. 플라즈마에 생성된 이온들의 운동 에너지는 플라즈마 이온 밀도 및 인가된 바이어스 전력, 또는 플라즈마에 의해 형성된 자기 바이어스에 의해 생성된 시스 전압을 제어함으로써 제어되는데, 이는 이온들이 침투할 수 있는 막의 깊이 및 양의 조정뿐만 아니라, 운동 에너지의 조정을 허용한다. 본원에 제공된 본 개시내용의 실시예들은 ALD 프로세스에 의해 증착된 낮은 품질 막의 특성들을 개선하는 데 특히 유용할 수 있지만, 이에 제한되지 않는다.
도 1은 일 실시예에 따른, 처리 챔버 조립체(100)의 개략적인 단면도이다. 도시된 바와 같이, 처리 챔버 조립체(100)는 플라즈마 처리 챔버(101), 플라즈마 공급원(160), 바이어스 전력 시스템(161), 및 제어기(146)를 포함한다. 플라즈마 처리 챔버(101)는 기판(128)의 표면 상에 형성된 박막의 처리를 위한 챔버를 제공한다. 전형적으로, 박막은 처리 챔버 조립체(100) 내에 배치된 개별 박막 증착 챔버에서 기판(128)의 표면 상에 증착되고, 이 경우에 처리 챔버 조립체(100)는 개별 박막 증착 챔버들(도시되지 않음)을 포함하는 클러스터 툴(도시되지 않음)을 포함할 수 있다. 일부 실시예들에서, 플라즈마 처리 챔버(101)는 또한, 기판의 표면 상에 박막 층을 증착시키도록 추가적으로 구성될 수 있다. 플라즈마 공급원(160)은 가스 형태의 혼합물(134)을 플라즈마(136)로 변환하고, 플라즈마(136)는 기판(128) 상에 성장된 막의 특성들을 변경하기 위해 기판(128)에 충격을 준다. 바이어스 전력 시스템(161)은 처리 프로세스를 용이하게 하기 위해 기판(128)에 걸쳐 전압 바이어스를 제공한다. 제어기(146)는 막 성장 및 막 처리 양쪽 모두를 위해 특정 프로세스 조건들을 구현한다. 전체 처리 챔버 조립체(100)는, 제어기(146)에 의해 제공되는 명령들의 사용에 의해 제공된 특정 플라즈마 프로세스를 사용하여, 기판(128) 상에 형성된 막을 성장시키거나 처리하도록 구성된다. 박막 처리 프로세스들은 플라즈마 공급원(160) 및 바이어스 전력 시스템(161)에 의해 보조된다.
도시된 바와 같이, 플라즈마 처리 챔버(101)는 챔버 벽(106), 챔버 덮개(108), 기판 지지 페디스털(104), 정전 척(105), 전기 접지(116), 가스 패널(130), 진입 포트들(132), 스로틀 밸브(138), 진공 펌프(140), 및 가스 공급원(142)을 포함한다. 플라즈마 처리 챔버(101)는 임의의 적합한 플라즈마 처리 챔버, 예컨대, 유도성 결합된 플라즈마(ICP) 처리 챔버일 수 있다. 일 실시예에서, ICP는 박막 증착 챔버(도시되지 않음)로부터 하류에 있는 챔버이다. 일 실시예에서, 처리 챔버(101) 및 박막 증착 챔버(도시되지 않음)는 동일한 클러스터 툴(도시되지 않음)의 일부이다. 클러스터 툴(예를 들어, 어플라이드 머티어리얼스 인코포레이티드(Applied Materials Inc.)의 센츄라®(Centura®) 시스템)은 기판이 공기에 노출되지 않고 박막 증착 챔버와 처리 챔버(101) 사이에서 이송되는 것을 허용하도록 구성된다. 일 구성에서, 클러스터 툴은 중앙 로봇 디바이스(도시되지 않음)를 포함하고, 중앙 로봇 디바이스는 이송 챔버 내에 형성된 진공 환경 내에 위치되며, 클러스터 툴의 이송 챔버에 부착된 처리 챔버들 사이에서 기판들을 이송하도록 적응된다. 중앙 로봇 디바이스는 적어도 처리 챔버(101)와 박막 증착 챔버 사이에서 기판을 이송하도록 구성된다.
도 1에 도시된 바와 같이, 처리 챔버(101)는 챔버 벽(106), 유전체 챔버 덮개(108), 및 챔버 벽(106) 내에 배치된 기판 지지 페디스털(104)을 포함할 수 있다. 챔버 벽(106) 및 유전체 챔버 덮개(108)는 성장 방법을 외부 환경으로부터 격리시키는 것을 돕는다. 전형적으로, 챔버 벽(106)은 전기 접지(116)에 결합된다. 유전체 챔버 덮개(108)는 임의의 적합한 유전체, 예컨대, 석영으로 구성될 수 있다. 일부 실시예들의 경우, 유전체 챔버 덮개(108)는 상이한 형상(예를 들어, 돔 형상)을 취할 수 있다. 일부 실시예들에서, 챔버 덮개(108)는 플라즈마 종들로부터의 보호를 위해 세라믹 코팅으로 코팅될 수 있다. 일 실시예에서, 세라믹 코팅은 산화알루미늄을 포함한다. 세라믹 코팅은 약 100 미크론 내지 약 300 미크론 범위, 예컨대, 약 200 미크론의 두께를 가질 수 있다.
작동 시에, 기판(128), 예컨대, 반도체 기판은 페디스털(104) 상에 배치될 수 있고, 프로세스 가스들은 가스 형태의 혼합물(134)을 형성하려는 노력으로 진입 포트들(132)을 통해 가스 패널(130)로부터 공급될 수 있다. 일 실시예에 따르면, 기판(128)은 베어 규소 웨이퍼이다. 다른 실시예에서, 기판(128)은 로직 게이트들, I/O 게이트들, 전계 효과 트랜지스터들, FINFET들, 또는 메모리 응용들에 전형적으로 사용되는 바와 같은 패터닝된 규소 웨이퍼이다. 디바이스는 기판(128) 상에 성장된 낮은 품질 막(320)(도 3b)의 조합이다. 본원에 설명된 프로세스들 중 하나 이상에서 사용될 수 있는 전형적인 프로세스 가스들이 아래에 설명된다. 가스 형태의 혼합물(134)은 RF 전원(114)으로부터 전력을 인가함으로써 처리 챔버(101)에서 플라즈마(136)로 활성화될 수 있다. 처리 챔버(101)의 내부의 압력은 스로틀 밸브(138) 및 진공 펌프(140)를 사용하여 제어될 수 있다. 일부 실시예들에서, 챔버 벽(106)의 온도는 챔버 벽(106)을 통해 이어지는 액체 함유 도관들(도시되지 않음), 또는 챔버 벽(106)에 내장되거나(예를 들어, 가열 카트리지들 또는 코일들) 처리 챔버(101) 주위에 감겨진(예를 들어, 가열기 랩 또는 테이프) 가열 요소들을 사용하여 제어될 수 있다.
기판(128)의 온도는 페디스털(104)의 온도를 제어함으로써 제어될 수 있다. 일부 실시예들에서, 페디스털(104)은 정전 척(ESC)(105)을 포함하고, 기판(128)은 정전 척 상에 배치된다. 일부 실시예들에서, 정전 척(105)의 온도는 가열 및 냉각 요소들의 사용에 의해 20-500 ℃의 범위에서 제어될 수 있다. 일부 실시예들에서, 기판(128)은 기판의 온도를 능동적으로 제어하기 위해 처리 동안 정전 척(105)의 기판 지지 표면에 "척킹"된다. 아래에 설명되는 바와 같이, 페디스털(104) 내에 내장된 냉각 요소들을 통한 정전 척(105) 및 기판의 온도 제어는 이온 충격으로 인한 원하지 않는 증가된 온도를 감소시키는 것을 돕는다. 일부 실시예들에서, 가스 공급원(142)으로부터의 헬륨(He) 가스는, 가스 도관(144)을 통해, 기판(128) 아래의 페디스털 표면에 형성된 채널들(도시되지 않음)에 제공될 수 있다. 헬륨 가스는 페디스털(104)과 기판(128) 사이의 열 전달을 용이하게 할 수 있다. 처리 동안, 페디스털(104)은 정상 상태 온도로 가열될 수 있고, 그 다음, 헬륨 가스는 기판(128)의 균일한 가열을 용이하게 할 수 있다. 페디스털(104)은 가열 요소(도시되지 않음), 예컨대, 페디스털(104) 내에 내장된 저항성 가열기, 또는 페디스털(104)에 또는 기판(128)이 페디스털 상에 있는 경우에는 기판에 일반적으로 조준된 램프에 의해 그렇게 가열될 수 있다. 그러한 열 제어를 사용하여, 기판(128)은 약 20-500 ℃의 제1 온도로 유지될 수 있다. 플라즈마 공급원(160)의 구성요소들은 막 성장 및 치밀화를 위한 환경을 제공한다.
도시된 바와 같이, 플라즈마 공급원(160)은 코일 요소(110), 제1 임피던스 정합 네트워크(112), RF 전원(114), 전기 접지(117), 차폐 전극(118), 전기 접지(119), 스위치(120) 및 검출기(122)를 포함한다. 유전체 챔버 덮개(108) 위에, 적어도 하나의 유도 코일 요소(110)를 포함하는 무선 주파수(RF) 안테나가 배치된다. 일 구성에서, 도 1에 도시된 바와 같이, 처리 챔버의 중심 축을 중심으로 배치된 2개의 동축 코일 요소들은 처리 챔버 조립체(100)의 처리 영역에 플라즈마(136)를 생성하기 위해 RF 주파수로 구동된다. 일부 실시예들에서, 유도 코일 요소들(110)은 챔버 벽(106)의 적어도 일부 주위에 배치될 수 있다. 도시된 바와 같이, 유도 코일 요소(110)의 일 단부는 제1 임피던스 정합 네트워크(112)를 통해 RF 전원(114)에 결합될 수 있고, 다른 단부는 전기 접지(117)에 연결될 수 있다. 전원(114)은 전형적으로, 13.56 MHz의 주파수에서 최대 4 킬로와트(kW)의 생산이 가능하다. 유도 코일 요소들(110)에 공급되는 RF 전력은 1 내지 100 kHz 범위의 주파수로 전력 주기화되거나(즉, 전력 입력을 높은 수준으로부터 낮은 수준으로 변화시키거나) 펄싱될 수 있다(즉, 온 상태와 오프 상태 사이에서 스위칭될 수 있다). 플라즈마(136)의 평균 이온 밀도는 입방 센티미터(cm-3) 당 1E10로부터 1E12 이온들로 변화될 수 있다. 플라즈마 밀도는 임의의 종래의 플라즈마 진단 기법을 사용하여, 예컨대, 자가 여기된 전자 플라즈마 공명 분광법(SEERS), 랭뮤어 탐침, 또는 다른 적합한 기법을 사용하여 측정될 수 있다. 도 1에 예시된 유도성 결합된 동축 코일 요소(110) 구성은 용량성 결합 및 플라즈마 공급원 구성들을 포함하는 종래의 플라즈마 공급원 구성들에 비해 고밀도 플라즈마의 제어 및 생성에 상당한 장점을 제공하는 것으로 여겨진다.
RF 안테나의 유도 코일 요소들(110)과 유전체 챔버 덮개(108) 사이에 차폐 전극(118)이 개재될 수 있다. 대안적으로, 차폐 전극(118)은 전기적 연결을 이루고 차단하기 위한 임의의 적합한 수단, 예컨대, 도 1에 예시된 바와 같은 스위치(120)를 통해 전기 접지(119)에 전기적으로 결합되거나 플로팅될 수 있다.
일부 실시예들의 경우, 챔버(101) 내의 가스 혼합물이 언제 플라즈마로 활성화되었는지를 결정하는 것을 용이하게 하기 위해, 검출기(122)가 챔버 벽(106)에 부착될 수 있다. 검출기(122)는, 예를 들어, 여기된 가스들에 의해 방출되는 방사선을 검출할 수 있거나, 생성된 플라즈마와 연관된 광의 하나 이상의 파장의 세기를 측정하기 위해 광학 방출 분광법(OES)을 사용할 수 있다. 전체 플라즈마 공급원(160)은 증착된 박막을 처리하기 위해 가스 형태의 혼합물(134)로부터 플라즈마(136)를 생성한다.
도시된 바와 같이, 바이어스 전력 시스템(161)은 제2 임피던스 정합 네트워크(124) 및 바이어싱 전원(126)을 포함한다. 페디스털(104)은 제2 임피던스 정합 네트워크(124)를 통해 바이어싱 전원(126)에 결합될 수 있다. 바이어싱 전원(126)은 일반적으로, RF 전원(114)과 유사하게, 1 내지 160 MHz 범위 내에 있는 구동 주파수 및 약 0 kW 내지 약 3 kW의 전력을 갖는 RF 신호를 생성할 수 있다. 바이어싱 전원(126)은 전형적으로, 13.56 MHz의 주파수 또는 2 MHz의 주파수로, 2 내지 160 MHz 범위의 주파수의 약 1 W 내지 1 킬로와트(kW)를 생성할 수 있다. 선택적으로, 바이어싱 전원(126)은 직류 전류(DC) 또는 펄스식 DC 공급원일 수 있다. 일부 실시예들에서, 바이어싱 전원(126)에 결합된 전극이 정전 척(105) 내에 배치된다. 바이어스 전력 시스템(161)은 증착된 박막의 처리를 용이하게 하기 위해 기판(128)에 걸쳐 기판 전압 바이어스를 제공한다. 일 실시예에서, RF 바이어스는 최대 2000 eV의 이온 에너지를 갖는 활성 이온들을 제공한다.
도시된 바와 같이, 제어기(146)는 중앙 처리 유닛(CPU)(148), 메모리(150), 및 지원 회로들(152)을 포함한다. 제어기(146)는 RF 전원(114), 스위치(120), 검출기(122), 및 바이어싱 전원(126)과 인터페이싱할 수 있다. 제어기(146)는, 다양한 챔버들 및 하위 프로세서들을 제어하기 위해 산업 현장에서 사용될 수 있는 임의의 적합한 유형의 범용 컴퓨터 프로세서일 수 있다. CPU(148)를 위한 메모리(150), 또는 다른 컴퓨터 판독가능 매체는, 임의의 쉽게 입수가능한 메모리 형태들, 예컨대, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 플로피 디스크, 하드 디스크, 또는 임의의 다른 형태의 로컬 또는 원격 디지털 저장소 중 하나 이상일 수 있다. 지원 회로들(152)은 종래의 방식으로 프로세서를 지원하려는 노력으로 CPU(148)에 결합될 수 있다. 이러한 회로들은 캐시, 전력 공급부들, 클럭 회로들, 입력/출력(I/O) 회로 및 하위시스템들 등을 포함할 수 있다. 일부 실시예들의 경우, 플라즈마를 활성화하고 유지하기 위해 본원에 개시된 기법들은 소프트웨어 루틴으로 메모리(150)에 저장될 수 있다. 소프트웨어 루틴은 또한, CPU(148)에 의해 제어되는 하드웨어로부터 원격에 위치된 제2 CPU(도시되지 않음)에 의해 저장되고/거나 실행될 수 있다. 제어기(146)는 위에서 언급한 바와 같은 처리 챔버 조립체(100) 및 다양한 하위구성요소들에 온도 제어, 바이어스 전압, 가스 유량 등을 위한 명령어들을 제공한다.
도 2는 일 실시예에 따른, 유전체 막(200)을 치밀화하기 위한 방법 단계들의 흐름도이다. 방법 단계들이 도 2와 함께 설명되지만, 관련 기술분야의 통상의 기술자는 방법 단계들을 임의의 순서로 수행하도록 구성된 임의의 시스템이, 본원에 설명된 실시예들의 범위 내에 있다는 점을 이해할 것이다. 도시된 바와 같이, 방법은 증착 프로세스(210) 및 처리 프로세스(220)를 포함한다. 도 3a는 일 실시예에 따른, 증착 프로세스(210) 이전에, 기판 지지 페디스털(104) 상에 배치된 기판(128)을 예시한다. 아래의 논의는 증착 프로세스(210)를 낮은 품질 막 증착 프로세스인 것으로 설명하지만, 다른 증착된 박막들(예를 들어, 금속 또는 반도체 물질 층들, 고-k 유전체들, 게이트 산화물들)이, 본원에 설명된 후속 처리 프로세스(220)로부터 이익을 얻을 수 있기 때문에, 이러한 구성은 본원의 본 개시내용의 범위에 대한 제한을 의도하는 것은 아니다. 그러나, 형성된 상태 그대로의, 낮은 막 품질을 갖는 ALD 및 CVD 막들이, 본원에 설명된 프로세스들 중 하나 이상을 사용함으로써 상당한 이점을 얻을 수 있음이 밝혀졌다.
일 예에서, 도 3b에 도시된 바와 같이, 증착된 낮은 품질 막(320)이 증착 프로세스(210) 동안 기판(128) 상에 형성된다. 일 실시예에 따르면, 증착 프로세스(210)에서, 낮은 품질 막(320)이 ALD 프로세스에 의해 증착된다. 낮은 품질 막(320)은 산화하프늄, 산화규소, 질화규소, 또는 산질화규소일 수 있다. 일 실시예에 따르면, 낮은 품질 막(320)은 게이트 산화물일 수 있다. 1차 전구체(321) 및 2차 전구체(322)가 기판(128)의 표면에 적용된다. 일 실시예에서, 1차 전구체는 실란 또는 다른 Si 함유 전구체이다. 일 실시예에서, 2차 전구체(322)는 물이다. 막은 또한, 화학 기상 증착, 펄스식 레이저 증착, 화학 산화 등에 의해 성장될 수 있다. 예시적인 실시예에서, 낮은 품질 막(320)은 25-100 Å의 두께, 예컨대, 25-35 Å의 두께로 성장된 산화규소 막이다. 이러한 방식으로 증착된 낮은 품질 막(320)은 종종, 원하지 않는 간극 수소, 댕글링 규소 결합들, 및 산소 또는 질소 빈자리들이 있는 열악한 품질을 갖는다. 증착된 낮은 품질 막(320)의 비정상 결정 구조는 포획된 전하 상태들, 불균일한 성장, 및 감소된 유전 상수와 같은 문제들로 이어지고, 이러한 문제들 모두는 게이트 누설로 이어지고 디바이스 기능에 문제들을 야기한다. 댕글링 규소 결합들은, 불균일한 성장 및 비-3D 성장을 야기하는 비-sp3 결합, 예컨대, sp 또는 sp2 결합을 초래하여, 도메인 형성 또는 아일랜드 성장에 기여한다. 추가적으로, 증착된 낮은 품질 막(320)의 낮은 품질은 열악한 습식 및 건식 식각률들로 이어진다.
도 3c는 증착된 낮은 품질 막(330)이 처리 프로세스(220)에 노출된 기판(128)을 예시한다. 일 실시예에 따르면, 처리 프로세스(220)에서, 낮은 품질 막(320)은 프로세스 가스(331)에 의해 충격을 받는다. 프로세스 가스(331)는 헬륨을 포함한다. 헬륨은, 가장 가벼운 불활성 원소들이기 때문에 비반응성 프로세스 가스(331)로서 선택되며, 따라서, 동일한 바이어스 전압들에서, 처리된 막에 최소의 양의 손상을 제공할 것이다. 추가적으로, 헬륨은 불활성 원소이므로, 낮은 품질 막(320)의 원자들과 원하지 않는 화학 결합들을 형성하지 않는다. 낮은 품질 막(330)은 프로세스 가스(331)에 의해 충격을 받고, 프로세스 가스의 제공된 운동 에너지는 막 내의 수소 원자와 다른 원자들 사이에 이전에 형성된 원하지 않는 수소 결합들을 깨는 데 사용될 수 있다. 이제 자유 수소 원자들은 다른 자유 수소 원자들과 결합하여 수소 가스를 만들고, 이어서 이 수소 가스는 낮은 품질 막(320)을 빠져나간다. 대안적으로, 자유 수소 원자들은 낮은 품질 막(320)에 존재하는 수소 불순물들과 결합하고, 이는 수소 가스를 형성하고, 수소 가스는 낮은 품질 막을 빠져나간다. 일 실시예에서, 낮은 품질 막(320)은 산소를 포함하고, 자유 수소 원자들은 산소와 결합하여 물을 만들고, 이어서 물은 낮은 품질 막으로부터 기화되거나 탈착된다. 일 실시예에서, 낮은 품질 막(320)은 규소를 포함하고, 규소 원자들은 위에서 설명된 바와 같은 수소 불순물들의 제거 이후에 산화규소 함유 막의 경우에 새로운 규소-산소 결합을 또는 질화규소 함유 막의 경우에 규소-질소 결합을 형성한다. 일부 실시예들에서, 낮은 품질 막의 전기적 및/또는 기계적 특성들, 예컨대, 막의 유전체 특성들, 밀도, 경도 및 인장 강도가 각각 개선된다.
일 실시예에서, 프로세스 가스(331)는 산소 가스, 질소 가스, 암모니아, 삼플루오린화 질화물 가스, 아르곤 가스, 또는 이들의 임의의 조합을 포함하는 2차 가스로 더 구성되고, 프로세스 가스는 공급원 전력(114)을 사용하여 인가함으로써 플라즈마로 활성화될 수 있고, 이는 이온들, 예컨대, Ar+, O+, O2 +, He+, N2 +, NH2 +, NH+, NF3 +, NF2 +, 또는 NF+, 또는 라디칼들, 예컨대, O, NH, N, 또는 F를 생성한다. 일 실시예에서, 낮은 품질 막(320)은 산화규소, 질화규소, 또는 산질화규소를 포함하고, 산소 또는 질소 구성 이온들 또는 라디칼들은 증착된 낮은 품질 막(330)에 내장될 수 있고, 이는 산소 또는 질소 빈자리들을 치유하고, 원하지 않는 댕글링 결합들로부터 규소-산소 또는 규소-질소 결합들이 형성되는 것을 용이하게 한다. 프로세스 가스(331)에서의 산소 또는 질소의 백분율은 증착된 낮은 품질 막(330)에서 치유되는 산소 또는 질소 빈자리들의 양을 제어하기 위해 변화될 수 있다. 더 높은 이온 밀도는 더 많은 이온들이 낮은 품질 막(320)에 영향을 주는 것을 허용하고, 치유되는 빈자리들의 개수 및 제거되는 불순물들의 개수를 증가시킨다.
일 실시예에서, 프로세스 가스(331)는 본질적으로, 단일 유형의 가스, 예컨대, 헬륨을 포함한다. 다른 실시예에서, 프로세스 가스(331)는 헬륨, 및 산소를 포함하는 2차 가스를 포함하는 가스 혼합물(즉, 가스 혼합물(134))이고, 여기서 산소 체적 백분율은 약 5-90%이고, 헬륨 백분율은 나머지이다. 일 실시예에서, 프로세스 가스들 유동 시간은 약 1 초 내지 10 분이다. 일 실시예에서, 압력은 약 5-200 mTorr로 제어될 수 있다. 일 실시예에서, 2차 가스는 헬륨 없이 제공될 수 있다.
일 실시예에서, 기판 지지 페디스털(104)은 바이어싱 전원(126)에 결합될 수 있고, 이는 바이어스 전력이 기판(128)에 인가되는 것을 허용한다. 일 실시예에서, 기판(128)은 패터닝된 웨이퍼이고, 바이어스 전력은 웨이퍼 패턴의 측벽 상에서의 낮은 품질 막(320)의 등각성을 증가시킨다. 일 실시예에서, 바이어스 전력은 기판(128)을 대전시킨다. 기판(128)이 대전될 때, 기판은 플라즈마(136)로부터 정전기적으로 이온들을 끌어당기고, 대전된 이온들은 낮은 품질 막(320)에 충격을 준다. 다른 실시예에서, 바이어스 전력은 기판(128)의 표면에 걸쳐 플라즈마 시스를 생성하고, 플라즈마 시스는 이온들로 하여금 기판에 충격을 주고 기판의 원자들과 상호작용하게 한다. 더 높은 바이어스 전력은 이온들의 침투 깊이를 증가시키고, 더 두꺼운 낮은 품질 막들(320)의 처리를 허용한다. 다른 실시예에서, 바이어스 전력이 제공되지 않고, 대전된 이온들은 자기 바이어스에 의해 생성되는 형성된 시스 전압으로 인해 기판의 표면으로 끌어당겨진다. 자기 바이어스는 전기적으로 대전된 플라즈마와 적어도 부분적으로 접지된 기판 지지부 사이에 형성된 전압 차이에 의해 생성된다. 자기 바이어스는 챔버 내의 프로세스 가스 압력을 조정하는 것에 의해, 그리고 RF 전원(114)에 의해 프로세스 가스에 인가되는 전력을 조정하는 것에 의해 조정될 수 있으며, 이들 양쪽 모두는 플라즈마의 밀도 및 형성된 플라즈마와 접지된 기판 사이에 형성되는 전압에 영향을 미친다.
일 실시예에서, 기판(128)은 산화규소 또는 산질화규소를 포함하고, 2차 가스는 산소 가스를 포함하며, 바이어스 전력은, 기판의 표면에 걸친 플라즈마 시스의 생성에 의해, 증착된 낮은 품질 막(320)의 산소 빈자리들의 충전을 용이하게 하고, 플라즈마 시스는 산소 이온들로 하여금 기판 상의 막의 노출된 표면의 또는 표면 아래의 산소 빈자리들에 충격을 주고 그들과 상호작용하게 한다. 산소 이온들은 낮은 품질 막(128) 내에 내장되고 규소-산소 결합들을 형성하며, 낮은 품질 막의 임의의 산소 빈자리들을 충전한다. 일부 경우들에서, 산소 라디칼들(O*)의 형성이 유용한데, 이는, 플라즈마에 의해 라디칼들에 공급되는 열 에너지로 인해 산소 라디칼들이 막의 표면 내로 확산될 것이고, 따라서, 라디칼들이 기판 상의 막의 노출된 표면의 또는 표면 아래의 산소 빈자리들과 상호작용할 수 있을 것이기 때문이다.
다른 실시예에서, 기판(128)은 질화규소 또는 산질화규소를 포함하고, 2차 가스는 질소 가스 또는 암모니아를 포함하며, 바이어스 전력은, 질소 이온들 또는 라디칼들을 끌어당기는 것에 의해, 증착된 낮은 품질 막(320)의 질소 빈자리들의 충전을 용이하게 한다. 일부 실시예들에서, 바이어스 전력은, 기판의 표면에 걸친 플라즈마 시스의 생성에 의해, 증착된 낮은 품질 막(320)의 질소 빈자리들의 충전을 용이하게 하는 데 사용되고, 플라즈마 시스는 질소 이온들로 하여금 기판 상의 막의 노출된 표면의 또는 표면 아래의 질소 빈자리들에 충격을 주고 그들과 상호작용하게 한다. 질소 이온들은 낮은 품질 막(128) 내에 내장되고 규소-질소 결합들을 형성하며, 낮은 품질 막의 임의의 질소 빈자리들을 충전한다. ALD 질화물 막의 처리 프로세스의 일 실시예에서, 기판 온도는 약 150 ℃ 내지 약 350 ℃로 유지되고, 약 2000 W 내지 약 2250 W의 RF 전력이 플라즈마를 형성하기 위해 프로세스 가스에 제공되고, 약 0-10 W(예를 들어, 1-10 W)의 기판 RF 바이어스 전력이 인가되고, 챔버는 약 10 mTorr로 유지되고, 헬륨은 약 10 분의 처리 기간 동안 유동된다.
이온화된 프로세스 가스(331)로 인한 낮은 품질 막의 충격은 포획된 전하 상태들을 감소시키고, 성장된 막을 평탄화하는 경향이 있고, 막의 기계적 및 전기적 특성들(예를 들어, 유전 상수)을 개선할 수 있으며, 이들 모두는 게이트 누설을 감소시키고 적합한 디바이스 기능을 보장한다. 처리 프로세스는, 댕글링 규소 결합들의 제거에 의해, 형성된 낮은 품질 막을 치밀화할 것이고, 이는 sp3 결합들을 초래하며, 균일한 막 기계적 및 전기적 특성들을 용이하게 한다. 막들의 습식 및 건식 식각률이 또한 개선된다. 프로세스 가스 충격의 전체 프로세스는 제1 증착된 층보다 양호한 품질의 층을 초래한다. 낮은 품질 막의 품질의 더 양호한 제어는, 현대의 반도체 디바이스들의 기능에 필요한, 더 낮은 게이트 누설 전류 밀도 및 더 양호한 등가 산화물 두께(EOT) 스케일링을 허용한다.
일 실시예에서, 기판 지지 페디스털(104)은 가열 요소(도시되지 않음), 예컨대, 페디스털(104) 내에 내장된 저항성 가열기, 또는 페디스털(104)에 또는 기판(128)이 페디스털 상에 있는 경우에는 기판에 일반적으로 조준된 램프에 의해 가열된다. 그러한 열 제어를 사용하여, 기판(128)은 약 20-500 ℃의 온도로 유지될 수 있다. 일 실시예에서, 페디스털은 약 150 ℃ 초과, 예컨대, 약 250 ℃ 초과의 온도로 유지된다. 일 실시예에서, 낮은 품질 막(320)은 산화규소, 질화규소, 또는 산질화규소이고, 열 제어는 수소 불순물들의 이탈 속도, 및 따라서, 처리 프로세스 동안의 규소-산소 및 규소-질소 결합 형성의 속도를 증가시킨다.
처리 프로세스(220) 동안, 기판 온도는 약 20 ℃ 내지 500 ℃의 온도로 유지되고 제어되는 한편, 약 50 W 내지 4 kW의 RF 전력이 프로세스 가스에 제공되고 약 1 와트(W) 내지 1000 W의 기판 RF 바이어스 전력이 인가되고, 약 5 mTorr 내지 약 200 mTorr의 챔버 프로세스 압력이 약 1 초 내지 약 15 분의 기간 동안 유지된다. 기판의 온도 제어, 바이어스 전력, 및 공급원 전력(114)의 조합은 더 양호한 품질의 막(320)이 생성되는 것을 허용한다. 처리 프로세스(220) 동안 3개의 프로세스 파라미터들 모두를 한 번에 사용하는 것은, 원하는 이온 충격 속도(이온들/초) 및 충격 밀도(이온들/cm2)가 달성되는 것을 보장할 바람직한 이온 밀도를 갖는 플라즈마(136)를 허용할 것이고, 충격 이온들은 원하는 운동 에너지(eV)를 갖고, 충격받은 막은, 프로세스 반응 속도를 증가시키고, 원자들이, 더 우선적인 결합 부위들로 이동하는 것을 허용하고, 불순물들을 제거하고 막의 치밀화를 증가시키 위해 원하는 양의 추가된 열 에너지(와트/cm2)를 가지며, 이는 빈자리들 또는 원하지 않는 불순물 원자들의 양들이 더 적은 더 균일하고 등각인 막으로 이어질 것이다. 하나의 프로세스 예에서, 처리 동안 기판 표면에 걸친 평균 플라즈마 이온 밀도는 입방 센티미터(cm-3) 당 약 1E10 내지 1E12 이온들로 제어되고, 플라즈마에 생성되는 이온들에 약 2 eV 내지 약 2,000 eV의 평균 이온 에너지를 부여하기 위해 RF 바이어스가 기판에 인가되며, 기판은 약 20 ℃ 내지 약 500 ℃, 예컨대, 350 ℃ 내지 500 ℃의 온도로 유지된다. 다른 프로세스 예에서, 처리 동안 기판 표면에 걸친 평균 플라즈마 이온 밀도는 입방 센티미터(cm-3) 당 약 1E10 내지 1E12 이온들로 제어되고, 플라즈마에 생성되는 이온들에 약 2 eV 내지 약 30 eV, 예컨대, 약 2 eV 내지 10 eV의 평균 이온 에너지를 부여하기 위해 RF 바이어스가 기판에 인가되며, 기판은 약 20 ℃ 내지 약 500 ℃, 예컨대, 150 ℃ 내지 500 ℃, 또는 250 ℃ 내지 500 ℃, 또는 350 ℃ 내지 500 ℃의 온도로 유지된다.
위에서 언급된 바와 같이, 처리 동안의 플라즈마 이온 밀도의 제어는, 특히, 처리 동안 낮은 품질 막(320)에 생성될 손상의 양에 영향을 미칠, 원하는 이온 충격 속도(이온들/초) 및 이온 충격 밀도(이온들/cm2)가 달성되는 것을 보장하는 데 사용된다. 일 예에서, 다른 프로세스 가변 상수(예를 들어, 기판 바이어스 및 온도)를 유지할 때, 1E12와 같은 더 높은 플라즈마 이온 밀도는, 처리 동안 야기되는 손상을 크게 증가시킬 것이기 때문에, 이온들이 막 내의 원하는 깊이까지 주입될 것을 요구하는 응용들에 대해 1E10 이온 밀도가 바람직하다. 일부 실시예들에서, 주입된 이온들은 산소 또는 질소를 포함한다. 기판 바이어스의 제어는, 충격 이온들의 침투 깊이 및/또는 치밀화 효과를 조정하고, 낮은 품질 막들(320)로부터 원하지 않는 불순물들을 제거하는 것을 돕기 위해, 충격 이온들의 운동 에너지(eV)가 제어되는 것을 허용한다. 다른 변수들과 별개로, 처리 동안 막에 열 에너지(와트/cm2)를 추가하는 것은 막과 함께 발생하는 임의의 화학 반응들의 반응 속도를 증가시키고, 충격 이온들에 의해 제공되는 손상을 감소시키거나 변경하기 위해 원자들이, 더 우선적인 결합 부위들로 이동하는 것을 허용하고, 형성된 낮은 품질 막(320) 층에서 발견되는 불순물들을 제거하고 낮은 품질 막(320)의 치밀화를 증가시킬 것이다.
처리 프로세스(220)의 하나의 예시적인 실시예에서, 기판 온도는 약 250 ℃로 유지되고, 약 2000 W의 RF 전력이 프로세스 가스에 제공되며, 약 0-10 W(예를 들어, 1 내지 10 W)의 기판 RF 바이어스 전력이 인가되고, 챔버는 약 20 mTorr로 유지되며, 헬륨은 2차 가스 없이 약 4 분의 기간 동안 유동된다. 처리 프로세스(220)의 다른 예시적인 실시예에서, 기판 온도는 약 250 ℃로 유지되고, 약 2250 W의 RF 전력이 프로세스 가스에 제공되며, 약 0-10 W(예를 들어, 1-10 W)의 기판 RF 바이어스 전력이 인가되고, 챔버는 약 5 mTorr로 유지되며, 헬륨은 2차 가스 없이 약 15 분의 기간 동안 유동된다.
도 4는 일 실시예에 따른, 유전체 막(400)을 처리하기 위한 방법 단계들의 흐름도이다. 방법 단계들이 도 4와 함께 설명되지만, 관련 기술분야의 통상의 기술자는 방법 단계들을 임의의 순서로 수행하도록 구성된 임의의 시스템이, 본원에 설명된 실시예들의 범위 내에 있다는 점을 이해할 것이다. 도시된 바와 같이, 방법은 막 증착 프로세스(410), 제1 처리 프로세스(420) 및 제2 처리 프로세스(430)를 포함한다. 도 5는 일 실시예에 따른, 400의 방법 동안의 기판을 예시한다. 도 5a는 일 실시예에 따른, 막 증착 프로세스(410) 이전에, 기판 지지 페디스털(104) 상에 배치된 기판(128)을 예시한다.
도 5b는 막 증착 프로세스(410)에 의해 증착된 증착된 낮은 품질 막(320)을 갖는 기판(128)을 예시한다. 막 증착 프로세스(410)는 증착 프로세스(210)와 유사하게 진행된다. 막은 원자 층 증착, 화학 기상 증착, 펄스식 레이저 증착, 화학 산화, 또는 다른 유사한 프로세스에 의해 성장될 수 있다. 예시적인 실시예에서, 낮은 품질 막은 25-100 Å의 두께로 성장된 산화규소, 하프늄 실리케이트, 지르코늄 실리케이트, 산화하프늄 또는 산화지르코늄 막일 수 있다. 하나의 ALD 프로세스 예에서, 기판 표면은 규소를 포함하는 막을 증착시키기 위해 적어도 하나의 산소 가스(예를 들어, O2, H2O), 질소 함유 가스(예를 들어, N2, NH3) 및/또는 규소 함유 전구체(예를 들어, 실란 함유 전구체)와 주기적으로 접촉되고, 여기서 기판 표면은 약 200 ℃ 이상의 온도를 갖는다.
도 5c는 증착된 낮은 품질 막(330)이 제1 처리 프로세스(420)에 노출된 기판(128)을 예시한다. 제1 처리 프로세스(420)는 위에서 설명된 처리 프로세스(320)와 유사하게 수행된다.
도 5d는 처리된 낮은 품질 막(540)이 제2 처리 프로세스(430)에 노출된 기판(128)을 예시한다. 일 실시예에 따르면, 제2 처리 프로세스(430)에서, 증착된 낮은 품질 막(330)은 제2 프로세스 가스(331)의 이온화된 부분에 의해 충격을 받는다. 제2 프로세스 가스(331)는 산소를 포함하고, 헬륨, 질소 가스, 암모니아, 아르곤, 삼플루오린화질소 가스, 또는 이들의 임의의 조합을 포함하는 2차 가스를 더 포함할 수 있다. 일 실시예에서, 프로세스 가스(331)는 질소 가스, 암모니아, 플루오린 가스, 또는 이들의 임의의 조합을 포함하는 2차 가스로 더 구성되고, 2차 가스는 공급원 전력(114)에 의해 플라즈마로 활성화될 수 있고, 이는 이온들, 예컨대, Ar+, He+, N2 +, NH2 +, NH+, NF3 +, NF2 +, 또는 NF+, 또는 라디칼들, 예컨대, NH 또는 F를 생성한다.
제1 처리 프로세스(420) 및 제2 처리 프로세스(430)는 처리된 박막의 특성들의 개선을 계속하기 위해 순차적으로 여러 번 반복될 수 있다. 프로세스 단계들을 적어도 두 번 반복하는 것은 각각의 반복마다 낮은 품질 막의 특성들을 증가시킬 수 있다고 여겨진다. 제1 및 제2 처리 프로세스들은 임의의 순서로 또는 동시에 수행될 수 있다. 증착된 낮은 품질 막에 충격을 주는 전체 프로세스는 증착된 상태 그대로의 낮은 품질 막보다 양호한 품질의 낮은 품질 막을 초래할 것이다.
예시적인 실시예에서, 제1 처리 프로세스(420) 동안의 제1 온도는 450 ℃로 유지되고, 제2 처리 프로세스(430) 동안의 제2 온도는 450 ℃로 유지되고, 제1 공급원 전력(114)은 200 W이고, 바이어스 전력은 0 내지 100 W(예를 들어, 1-100 W)이고, 압력은 100 mTorr로 유지되고, 헬륨 및 산소는 50 체적% 산소 및 50 체적% 헬륨으로 공동 유동되고, 프로세스는 1 분 이하 동안 수행된다. 다른 예시적인 실시예에서, 제1 온도는 450 ℃로 유지되고, 제2 온도는 450 ℃로 유지되고, 제1 공급원 전력(114)은 100 W이고, 바이어스 전력은 800 W이고, 압력은 10 mTorr로 유지되고, 헬륨 및 산소는 10 체적% 산소 및 90 체적% 헬륨으로 공동 유동되고, 프로세스는 4 분 동안 수행된다.
증착된 ALD 층의 열악한 막 품질은 증착된 막을 헬륨으로 충격을 줌으로써 개선될 수 있다. 헬륨은 막의 구성 원자들에 운동 에너지를 부여하고, 이는 규소 함유 막들에서 수소 가스 또는 물과 같은 수소 불순물들을 제거하는 데 사용될 수 있으며, 규소-규소, 규소-질소, 또는 규소-산소 결합들의 형성을 야기한다. 헬륨의 운동 에너지는 공급원 전력에 의해 제어되며, 이는 운동 에너지의 조정뿐만 아니라 헬륨이 침투할 수 있는 막의 깊이의 조정을 허용한다. 공급원 전력에 의해 생성된 산소 플라즈마의 추가는 또한, 산소 빈자리들을 산소로 보충하여, 본래의 산화규소에 더 가까운 결정 구조를 복원한다.
전술한 내용은 ALD에 의해 증착된 낮은 품질 막을 개선하는 방법을 예시한다. 낮은 품질 막의 전기적 특성들은 전술된 프로세스들을 겪음으로써 개선된다. 추가적으로, ALD 후 낮은 품질 막의 수정은, 관련 기술분야의 통상의 기술자가, 이미 기능적이고 최적화된 현재의 ALD 방법들을 수정해야 하는 대신에, 그의 현재 ALD 레시피들을 사용하고, 증착 후에 낮은 품질 막을 개선하기 위한 처리가 후속하는 것을 허용한다.
전술한 내용은 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 그리고 추가적인 실시예들은 그의 기본 범위로부터 벗어나지 않고 안출될 수 있으며, 그의 범위는 후속하는 청구항들에 의해 결정된다.

Claims (20)

  1. 반도체 디바이스의 막을 수정하는 방법으로서,
    기판이 350 ℃ 내지 500 ℃의 제1 온도로 가열되고 제1 무선 주파수(RF)가, 제1 플라즈마에 형성된 이온들로 하여금 상기 막의 표면에 충격을 주게 하기 위해 인가되는 동안, 상기 기판의 표면 상에 증착된 상기 막의 표면을 헬륨을 포함하는 제1 프로세스 가스로부터 형성된 상기 제1 플라즈마에 노출시키는 단계; 및
    상기 제1 RF와 상이한 제2 RF 바이어스가 상기 기판에 인가되는 동안, 상기 기판의 표면 상에 증착된 상기 막의 표면을 헬륨 및 산소 가스를 포함하는 제2 프로세스 가스로부터 형성된 제2 플라즈마에 노출시키는 단계
    를 포함하는, 반도체 디바이스의 막을 수정하는 방법.
  2. 제1항에 있어서,
    상기 제2 RF 바이어스를 인가하는 것은, 상기 제2 플라즈마에 형성된 상기 이온들의 적어도 일부에 2 eV 내지 2,000 eV의 에너지를 부여하는, 반도체 디바이스의 막을 수정하는 방법.
  3. 제2항에 있어서,
    상기 제1 플라즈마는 처리 동안 상기 막의 표면에 걸쳐 입방 센티미터(cm-3) 당 1x1010 내지 1x1012 이온들의 평균 이온 밀도를 갖는, 반도체 디바이스의 막을 수정하는 방법.
  4. 제2항에 있어서,
    상기 제1 플라즈마는 공급원 전력을 인가함으로써 생성되는, 반도체 디바이스의 막을 수정하는 방법.
  5. 제1항에 있어서,
    상기 제1 프로세스 가스는 2차 가스를 더 포함하고, 상기 2차 가스는 산소 가스, 삼플루오린화질소 가스(NF3), 질소 가스(N2), 및 암모니아(NH3)를 포함하는, 반도체 디바이스의 막을 수정하는 방법.
  6. 제1항에 있어서,
    상기 막은 규소, 산화규소, 질화규소, 및 산질화규소로 이루어진 군으로부터 선택되는, 반도체 디바이스의 막을 수정하는 방법.
  7. 제1항에 있어서,
    상기 막을 원자 층 증착에 의해 증착시키는 단계를 더 포함하는, 반도체 디바이스의 막을 수정하는 방법.
  8. 제7항에 있어서,
    상기 막을 증착시키는 것은 상기 표면을 1차 전구체 및 2차 전구체에 노출시키는 것을 더 포함하고, 상기 1차 전구체는 규소 기재 전구체이고, 상기 2차 전구체는 물인, 반도체 디바이스의 막을 수정하는 방법.
  9. 제7항에 있어서,
    상기 막을 증착시키는 것은 상기 표면을 1차 전구체 및 2차 전구체에 노출시키는 것을 더 포함하고, 상기 1차 전구체는 규소 기재 전구체이고, 상기 2차 전구체는 질소 가스(N2) 및 암모니아(NH3)로 이루어진 군으로부터 선택되는, 반도체 디바이스의 막을 수정하는 방법.
  10. 제1항에 있어서,
    상기 막은 박막 증착 챔버에서 성장되고;
    상기 기판 상의 상기 막의 표면을 노출시키는 단계는 처리 챔버에서 수행되고;
    상기 박막 증착 챔버 및 상기 처리 챔버는 상기 기판이 공기에 노출되지 않고 상기 박막 증착 챔버와 상기 처리 챔버 사이에서 이송되는 것을 허용하도록 구성되는 클러스터 툴에 결합되는, 반도체 디바이스의 막을 수정하는 방법.
  11. 반도체 디바이스의 막을 수정하는 방법으로서,
    제1 처리 챔버에서 기판 상에 막을 증착시키는 단계;
    상기 기판이 150 내지 500 ℃의 제1 온도로 가열되고, 제1 무선 주파수(RF)가, 플라즈마에 형성된 이온들로 하여금 상기 기판 표면에 충격을 주게 하기 위해 인가되는 동안, 제2 처리 챔버에서, 제1 프로세스 가스로부터 형성된 제1 플라즈마에 상기 막의 표면을 노출시키는 단계 - 상기 제1 프로세스 가스는 헬륨을 포함함 -; 및
    상기 기판이 상기 제1 온도와 상이한 제2 온도로 가열되고 제2 RF 바이어스가 상기 기판에 인가되는 동안, 제2 프로세스 가스로부터 형성된 제2 플라즈마에 상기 막의 표면을 노출시키는 단계 - 상기 제2 프로세스 가스는 헬륨 및 산소 가스를 포함함 - 를 포함하는, 반도체 디바이스의 막을 수정하는 방법.
  12. 제11항에 있어서,
    상기 제2 RF 바이어스는, 상기 이온들이 상기 막의 상기 표면에 충격을 주도록, 상기 제2 플라즈마에 생성된 상기 이온들에 에너지를 부여하고, 상기 이온들은 2 내지 2,000 eV의 평균 이온 에너지를 갖는, 반도체 디바이스의 막을 수정하는 방법.
  13. 제12항에 있어서,
    상기 제1 및 제2 플라즈마들은 상기 막의 표면에 걸쳐 입방 센티미터(cm-3) 당 1x1010 내지 1x1012 이온들의 평균 이온 밀도를 포함하는, 반도체 디바이스의 막을 수정하는 방법.
  14. 제11항에 있어서,
    상기 제1 프로세스 가스는 삼플루오린화질소 가스(NF3), 질소 가스(N2) 및 암모니아(NH3)로 이루어진 군으로부터 선택된 가스를 더 포함하는, 반도체 디바이스의 막을 수정하는 방법.
  15. 제11항에 있어서,
    상기 제2 프로세스 가스는 2차 프로세스 가스를 더 포함하고, 상기 2차 프로세스 가스는 플루오린화질소 가스(NF3), 질소 가스(N2), 및 암모니아(NH3)로 이루어진 군으로부터 선택되는, 반도체 디바이스의 막을 수정하는 방법.
  16. 제11항에 있어서,
    상기 막의 표면을 상기 제1 플라즈마에 노출시키는 단계 및 상기 막의 표면을 상기 제2 플라즈마에 노출시키는 단계는 적어도 2회 반복되는, 반도체 디바이스의 막을 수정하는 방법.
  17. 제11항에 있어서,
    상기 막은 규소, 산화규소, 질화규소, 및 산질화규소로 이루어진 군으로부터 선택되고, 상기 막을 증착시키는 단계는 상기 막을 원자 층 증착에 의해 형성하는 단계를 포함하는, 반도체 디바이스의 막을 수정하는 방법.
  18. 제17항에 있어서,
    상기 막을 증착시키는 단계는 상기 표면을 1차 전구체 및 2차 전구체에 노출시키는 단계를 더 포함하고, 상기 1차 전구체는 규소 기재 전구체이고, 상기 2차 전구체는 물인, 반도체 디바이스의 막을 수정하는 방법.
  19. 제17항에 있어서,
    상기 막을 증착시키는 단계는 상기 표면을 1차 전구체 및 2차 전구체에 노출시키는 단계를 더 포함하고, 상기 1차 전구체는 규소 기재 전구체이고, 상기 2차 전구체는 질소 가스(N2) 및 암모니아(NH3)로 이루어진 군으로부터 선택되는, 반도체 디바이스의 막을 수정하는 방법.
  20. 반도체 디바이스의 막을 수정하는 방법으로서,
    기판이 150 ℃ 내지 500 ℃의 제1 온도로 가열되는 동안, 상기 기판의 표면 상에 증착된 상기 막의 표면을 헬륨을 포함하는 제1 프로세스 가스로부터 형성된 제1 플라즈마에 노출시키는 단계 - 상기 제1 플라즈마는 상기 제1 프로세스 가스에 제1 공급원 전력을 인가함으로써 생성되고, 상기 제1 플라즈마는 처리 동안 상기 막의 표면에 걸쳐 입방 센티미터(cm-3) 당 1x1010 내지 1x1012 이온들의 평균 이온 밀도를 가짐 -; 및,
    상기 기판의 표면 상에 증착된 상기 막의 표면을 헬륨 및 산소를 포함하는 제2 프로세스 가스로부터 형성된 제2 플라즈마에 노출시키는 단계 - 상기 제2 플라즈마는 상기 제2 프로세스 가스에 상기 제1 공급원 전력보다 큰 제2 공급원 전력을 인가함으로써 생성됨 -
    를 포함하는, 반도체 디바이스의 막을 수정하는 방법.
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