KR102528357B1 - 집적회로 칩 제조를 위한 도금 장치, 집적회로 칩 제조를 위한 도금 방법 및 이를 이용한 집적회로 칩의 제조 방법 - Google Patents
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Abstract
집적회로(IC) 칩 제조를 위한 도금 장치, 집적회로(IC) 칩 제조를 위한 도금 방법 및 이를 이용한 집적회로(IC) 칩의 제조 방법에 관해 개시되어 있다. 개시된 IC 칩 제조를 위한 도금 장치는 적어도 하나의 제1 드럼을 포함하는 제1 도금부, 상기 제1 도금부와 이격하여 배치된 것으로 적어도 하나의 제2 드럼을 포함하는 제2 도금부 및 상기 제1 드럼 및 상기 제2 드럼에 걸려서 이동하는 것으로 복수의 IC 칩 소자부가 배열되는 플렉서블 벨트를 포함할 수 있다. 상기 복수의 IC 칩 소자부의 제1면이 노출되는 상기 플렉서블 벨트의 제1 표면이 상기 제1 드럼의 외주면에 접하도록 배치될 수 있고, 상기 복수의 IC 칩 소자부의 상기 제1면 반대쪽의 제2면이 노출되는 상기 플렉서블 벨트의 제2 표면이 상기 제2 드럼의 외주면에 접하도록 배치될 수 있으며, 상기 제1 드럼은 상기 복수의 IC 칩 소자부의 상기 제1면으로 제1 도금액을 제공하여 상기 제1면에 제1 물질을 도금하도록 구성될 수 있고, 상기 제2 드럼은 상기 복수의 IC 칩 소자부의 상기 제2면으로 제2 도금액을 제공하여 상기 제2면에 제2 물질을 도금하도록 구성될 수 있다.
Description
본 발명은 전자/반도체 소자와 그 제조를 위한 장치 및 방법에 관한 것으로, 보다 상세하게는 집적회로 칩 제조를 위한 도금 장치, 집적회로 칩 제조를 위한 도금 방법 및 이를 이용한 집적회로 칩의 제조 방법에 관한 것이다.
집적회로(integrated circuit) 칩, 즉, IC 칩은 반도체, 도전체 등을 집적하여 칩 형태로 만든 전자회로의 집합을 의미한다. 집적회로는 손톱 수준의 크기에 수십억 개의 트랜지스터나 다른 전자부품이 들어갈 수 있을 정도로 조밀하게 만들 수 있다. IC 칩은 다양한 분야에 적용될 수 있고, 일례로, 스마트카드(smart card, chip card 또는 integrated circuit card) 분야에 적용된다.
스마트카드란 내부에 마이크로프로세서와 메모리를 내장, 정보의 저장과 처리를 가능케한 플라스틱 카드를 말한다. 보통 신용카드와 모양과 크기가 동일한 것이 가장 많이 사용되고 있다. 최근 스마트카드에 관련된 각종 기술들이 빠른 속도로 발전하고 있는 추세이다. 특히, 반도체와 부품 기술의 발전에 따라 스마트카드가 가질 수 있는 처리 능력 및 메모리 용량이 크게 증가하고 있다. 이와 함께 스마트카드에 결합할 수 있는 인터페이스 기능도 크게 향상되고 있다. 스마트카드는 마이크로프로세서의 포함 여부나 인터페이스 방식에 따라, 혹은 진화 단계에 따라 여러 가지 종류로 나눌 수 있다. 스마트카드는 사람들이 소지하고 다니는 열쇠로부터 지갑, 신분증, 궁극적으로는 개인용 컴퓨터에 이르기까지 다방면에서 성능을 발휘할 수 있다. 이러한 다기능성으로 인해, 스마트카드 시장의 규모가 빠른 속도로 증가하고 있다.
그런데, 기존의 스마트카드에 적용되는 IC 칩의 제조시, IC 칩의 본딩면(bonding surface)과 컨택면(contact surface)에 서로 다른 물질을 도금(즉, 이형 도금 또는 이종 도금)해야 할 필요가 있을 수 있는데, 이와 같은 이형 도금을 수행하려면, 마스킹 공법을 활용해서 2회에 걸친 도금 공정을 진행해야 한다. 예를 들어, 상기 본딩면 측에 제1 마스킹 물질을 형성한 후, 상기 컨택면에 대한 1차 도금 공정을 진행하고, 그런 다음, 상기 본딩면에서 상기 제1 마스킹 물질을 제거하고 상기 컨택면 측에 제2 마스킹 물질을 형성한 후, 상기 본딩면에 대한 2차 도금 공정을 진행하게 된다. 이와 같이 마스킹을 이용해서 2회에 걸친 도금 공정을 진행해야 하므로, 시간과 비용의 소모가 크다는 문제가 있다. 도 1은 기존 방식에 따른 2회에 걸친 도금 공정을 예시적으로 보여주는 도면이다. 도 2는 기존 방식에 따른 이형 도금이 적용된 IC 칩의 컨택면과 본딩면을 예시적으로 보여주는 도면이다.
또한, 기존의 도금 방식을 이용하는 경우, 마스킹을 하면서 소자부(즉, IC 소자부)에 압력과 열을 가하기 때문에, 후공정에서 봉지재(encapsulant)의 형성시 상기 봉지재와 IC 소자부 사이에 접착력이 약화되는 문제가 발생한다. 도 3은 기존 방식에서 발생하는 봉지재와 IC 소자부 사이의 접착력 약화 문제를 예시적으로 보여주는 단면도이다.
아울러, 기존의 도금 방식을 이용하는 경우, 상기 본딩면 측에서 동박(copper foil)을 노출하는 본딩홀에 도금되는 영역과 상기 본딩홀이 아닌 나머지 부분에 도금되는 영역 사이에 약 10배 이상의 도금 면적 차이가 존재하기 때문에, 효율이 좋은 Ag(은) 도금을 상기 본딩면 측에 적용하기가 어려운 문제가 있다. 상기 본딩면 측에 Ag 도금을 진행하는 경우, 상기 도금 면적 차이로 인해 타는 현상이 발생하게 된다. 도 4는 기존 방식에서 발생하는 타는 현상을 보여주는 전자현미경 사진 이미지이다.
따라서, 전술한 기존 방식의 문제점들을 개선 내지 해소할 수 있는 IC 칩 제조를 위한 도금 장치 및 도금 방법의 개발이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 마스킹 물질을 사용하지 않으면서 한 번의 공정으로 소자부의 양면에 이형 도금을 용이하게 수행할 수 있는 IC 칩 제조를 위한 도금 장치 및 도금 방법을 제공하는데 있다.
또한, 본 발명이 이루고자 하는 기술적 과제는 IC 칩의 본딩면 측에 타는 현상 없이 효율이 좋은 Ag(은) 도금 등을 용이하게 적용할 수 있는 IC 칩 제조를 위한 도금 장치 및 도금 방법을 제공하는데 있다.
또한, 본 발명이 이루고자 하는 기술적 과제는 상기한 IC 칩 제조를 위한 도금 방법이 적용된 IC 칩의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따르면, IC(integrated circuit) 칩 제조를 위한 도금 장치로서, 적어도 하나의 제1 드럼을 포함하는 제1 도금부; 상기 제1 도금부와 이격하여 배치된 것으로, 적어도 하나의 제2 드럼을 포함하는 제2 도금부; 및 상기 제1 드럼 및 상기 제2 드럼에 걸려서 이동하는 것으로, 복수의 IC 칩 소자부가 배열되는 플렉서블 벨트;를 포함하고, 상기 복수의 IC 칩 소자부의 제1면이 노출되는 상기 플렉서블 벨트의 제1 표면이 상기 제1 드럼의 외주면에 접하도록 배치되고, 상기 복수의 IC 칩 소자부의 상기 제1면 반대쪽의 제2면이 노출되는 상기 플렉서블 벨트의 제2 표면이 상기 제2 드럼의 외주면에 접하도록 배치되며, 상기 제1 드럼은 상기 복수의 IC 칩 소자부의 상기 제1면으로 제1 도금액을 제공하여 상기 제1면에 제1 물질을 도금하도록 구성되고, 상기 제2 드럼은 상기 복수의 IC 칩 소자부의 상기 제2면으로 제2 도금액을 제공하여 상기 제2면에 제2 물질을 도금하도록 구성된 IC 칩 제조를 위한 도금 장치가 제공된다.
상기 제1 도금부는 적어도 두 개의 상기 제1 드럼을 포함할 수 있고, 및/또는, 상기 제2 도금부는 적어도 두 개의 상기 제2 드럼을 포함할 수 있다.
상기 제1 도금부는 상기 제1 드럼에 해당하는 제1-1 드럼 및 제1-2 드럼을 포함할 수 있고, 상기 플렉서블 벨트에서 상기 복수의 IC 칩 소자부는 복수의 열을 이루도록 배열될 수 있으며, 상기 제1-1 드럼은 상기 복수의 열 중 일부에 상기 제1 도금액을 제공하도록 구성될 수 있고, 상기 제1-2 드럼은 상기 복수의 열 중 다른 일부에 상기 제1 도금액을 제공하도록 구성될 수 있다.
상기 제2 도금부는 상기 제2 드럼에 해당하는 제2-1 드럼 및 제2-2 드럼을 포함할 수 있고, 상기 플렉서블 벨트에서 상기 복수의 IC 칩 소자부는 복수의 열을 이루도록 배열될 수 있으며, 상기 제2-1 드럼은 상기 복수의 열 중 일부에 상기 제2 도금액을 제공하도록 구성될 수 있고, 상기 제2-2 드럼은 상기 복수의 열 중 다른 일부에 상기 제2 도금액을 제공하도록 구성될 수 있다.
상기 제1 드럼은 그 외주면을 따라 형성된 적어도 하나의 제1 도금가능 영역을 포함하도록 구성될 수 있고, 상기 제1 도금가능 영역은 제1 관통홀 영역을 포함할 수 있으며, 상기 제1 드럼은 그 내부로부터 상기 제1 관통홀 영역을 향하여 상기 제1 도금액을 분사하도록 구성될 수 있다.
상기 제2 드럼은 그 외주면을 따라 형성된 적어도 하나의 제2 도금가능 영역을 포함하도록 구성될 수 있고, 상기 제2 도금 가능영역은 제2 관통홀 영역을 포함할 수 있으며, 상기 제2 드럼은 그 내부로부터 상기 제2 관통홀 영역을 향하여 상기 제2 도금액을 분사하도록 구성될 수 있다.
상기 제1 도금부와 상기 제2 도금부 사이에 상기 플렉서블 벨트의 방향 전환을 위한 적어도 두 개의 보조 롤러가 더 구비될 수 있다.
상기 도금 장치는 적어도 하나의 제3 드럼을 포함하는 제3 도금부를 더 구비할 수 있고, 상기 제1 도금부와 상기 제3 도금부 사이에 상기 제2 도금부가 배치될 수 있으며, 상기 플렉서블 벨트의 상기 제2 표면이 상기 제3 드럼의 외주면에 접하도록 배치될 수 있고, 상기 제3 드럼은 상기 복수의 IC 칩 소자부의 상기 제2면으로 제3 도금액을 제공하여 상기 제2면에 제3 물질을 도금할 수 있도록 구성될 수 있다.
상기 도금 장치는 딥핑(dipping) 방식으로 상기 복수의 IC 칩 소자부의 상기 제1면 및 제2면에 동일한 물질을 도금하기 위한 선행 도금부; 및 딥핑 방식 또는 원-사이드(one-side) 방식으로 상기 제1면 및 제2면 중 적어도 하나에 스트라이크(strike) 도금을 수행하기 위한 스트라이크 도금부;를 더 포함할 수 있고, 상기 스트라이크 도금부는 상기 선행 도금부와 상기 제1 도금부 사이에 배치될 수 있다.
상기 제1면은 상기 IC 칩의 본딩면(bonding surface)일 수 있고, 상기 제2면은 상기 IC 칩의 컨택면(contact surface)일 수 있다.
상기 제1 물질은, 예를 들어, Ag 및 Au 중 하나를 포함할 수 있고, 상기 제2 물질은 상기 제1 물질과 다른 물질일 수 있다.
본 발명의 다른 실시예들에 따르면, IC(integrated circuit) 칩 제조를 위한 도금 방법으로서, 적어도 하나의 제1 드럼을 포함하는 제1 도금부, 적어도 하나의 제2 드럼을 포함하는 제2 도금부와, 상기 제1 및 제2 드럼에 걸려서 이동하는 것으로 복수의 IC 칩 소자부가 배열된 플렉서블 벨트를 포함하고, 상기 복수의 IC 칩 소자부의 제1면이 노출되는 상기 플렉서블 벨트의 제1 표면이 상기 제1 드럼의 외주면에 접하도록 배치되고 상기 복수의 IC 칩 소자부의 상기 제1면 반대쪽의 제2면이 노출되는 상기 플렉서블 벨트의 제2 표면이 상기 제2 드럼의 외주면에 접하도록 배치되는 도금 장치를 마련하는 단계; 상기 도금 장치에서 상기 플렉서블 벨트를 이동시키면서 상기 제1 드럼에서 상기 복수의 IC 칩 소자부의 상기 제1면으로 제1 도금액을 제공하여 상기 제1면에 제1 물질을 도금하는 단계; 및 상기 도금 장치에서 상기 플렉서블 벨트를 이동시키면서 상기 제2 드럼에서 상기 복수의 IC 칩 소자부의 상기 제2면으로 제2 도금액을 제공하여 상기 제2면에 제2 물질을 도금하는 단계;를 포함하는 IC 칩 제조를 위한 도금 방법이 제공된다.
상기 제1 도금부는 상기 제1 드럼에 해당하는 제1-1 드럼 및 제1-2 드럼을 포함할 수 있고, 상기 플렉서블 벨트에서 상기 복수의 IC 칩 소자부는 복수의 열을 이루도록 배열될 수 있으며, 상기 제1-1 드럼은 상기 복수의 열 중 일부에 상기 제1 도금액을 제공할 수 있고, 상기 제1-2 드럼은 상기 복수의 열 중 다른 일부에 상기 제1 도금액을 제공할 수 있다.
상기 제2 도금부는 상기 제2 드럼에 해당하는 제2-1 드럼 및 제2-2 드럼을 포함할 수 있고, 상기 플렉서블 벨트에서 상기 복수의 IC 칩 소자부는 복수의 열을 이루도록 배열될 수 있으며, 상기 제2-1 드럼은 상기 복수의 열 중 일부에 상기 제2 도금액을 제공할 수 있고, 상기 제2-2 드럼은 상기 복수의 열 중 다른 일부에 상기 제2 도금액을 제공할 수 있다.
상기 제1 드럼은 그 외주면을 따라 형성된 적어도 하나의 제1 도금가능 영역을 포함하도록 구성될 수 있고, 상기 제1 도금가능 영역은 제1 관통홀 영역을 포함할 수 있으며, 상기 제1 드럼은 그 내부로부터 상기 제1 관통홀 영역을 향하여 상기 제1 도금액을 분사할 수 있다.
상기 제2 드럼은 그 외주면을 따라 형성된 적어도 하나의 제2 도금가능 영역을 포함하도록 구성될 수 있고, 상기 제2 도금 가능영역은 제2 관통홀 영역을 포함할 수 있으며, 상기 제2 드럼은 그 내부로부터 상기 제2 관통홀 영역을 향하여 상기 제2 도금액을 분사할 수 있다.
상기 도금 방법은 상기 제1 물질을 도금하는 단계 전 딥핑(dipping) 방식으로 상기 복수의 IC 칩 소자부의 상기 제1면 및 제2면에 동일한 물질을 도금하는 선행 도금 단계; 및 상기 선행 도금 단계와 상기 제1 물질을 도금하는 단계 사이에 딥핑 방식 또는 원-사이드(one-side) 방식으로 상기 제1면 및 제2면 중 적어도 하나에 스트라이크(strike) 도금을 수행하는 스트라이크 도금 단계;를 더 포함할 수 있다.
상기 제1면은 상기 IC 칩의 본딩면일 수 있고, 상기 제2면은 상기 IC 칩의 컨택면일 수 있다.
상기 제1 물질은, 예를 들어, Ag 및 Au 중 하나를 포함할 수 있고, 상기 제2 물질은 상기 제1 물질과 다른 물질일 수 있다.
상기 제1면 측에 아래와 같은 조건 1 내지 조건 28 중 어느 하나의 도금 구조를 적용할 수 있다.
조건 1 : 니켈도금/금도금/은도금 구조
조건 2 : 니켈도금/Au strike 도금/금도금/은도금/Au strike 도금 구조
조건 3 : 니켈도금/금도금/은도금/Au strike 도금 구조
조건 4 : 니켈도금/Au strike 도금/금도금/은도금 구조
조건 5 : 니켈도금/Ag strike 도금/금도금/은도금/Ag strike 도금 구조
조건 6 : 니켈도금/금도금/은도금/Ag strike 도금 구조
조건 7 : 니켈도금/Ag strike 도금/금도금/은도금 구조
조건 8 : 니켈도금/Pd 도금/금도금/은도금 구조
조건 9 : 니켈도금/Au strike 도금/Pd 도금/금도금/은도금/Au strike 도금 구조
조건 10 : 니켈도금/Pd 도금/금도금/은도금/Au strike 도금 구조
조건 11 : 니켈도금/Au strike 도금/Pd 도금/금도금/은도금 구조
조건 12 : 니켈도금/Ag strike 도금/Pd 도금/금도금/은도금/Ag strike 도금 구조
조건 13 : 니켈도금/Pd 도금/금도금/은도금/Ag strike 도금 구조
조건 14 : 니켈도금/Ag strike 도금/Pd 도금/금도금/은도금 구조
조건 15 : 니켈도금/은도금 구조
조건 16 : 니켈도금/Au strike 도금/은도금/Au strike 도금 구조
조건 17 : 니켈도금/은도금/Au strike 도금 구조
조건 18 : 니켈도금/Au strike 도금/은도금 구조
조건 19 : 니켈도금/Ag strike 도금/은도금/Ag strike 도금 구조
조건 20 : 니켈도금/은도금/Ag strike 도금 구조
조건 21 : 니켈도금/Ag strike 도금/은도금 구조
조건 22 : 니켈도금/Pd 도금/은도금 구조
조건 23 : 니켈도금/Au strike 도금/Pd 도금/은도금/Au strike 도금 구조
조건 24 : 니켈도금/Pd 도금/은도금/Au strike 도금 구조
조건 25 : 니켈도금/Au strike 도금/Pd 도금/은도금 구조
조건 26 : 니켈도금/Ag strike 도금/Pd 도금/은도금/Ag strike 도금 구조
조건 27 : 니켈도금/Pd 도금/은도금/Ag strike 도금 구조
조건 28 : 니켈도금/Ag strike 도금/Pd 도금/은도금 구조
본 발명의 다른 실시예들에 따르면, 전술한 도금 방법이 적용된 IC(integrated circuit) 칩의 제조 방법이 제공된다.
상기 IC 칩은 스마트카드(smart card)용 IC 칩일 수 있다.
본 발명의 실시예들에 따르면, 마스킹 물질을 형성하지 않으면서 한 번의 공정으로 소자부의 양면에 이형 도금을 용이하게 수행할 수 있는 IC 칩 제조를 위한 도금 장치 및 도금 방법을 구현할 수 있다. 또한, 본 발명의 실시예들에 따르면, IC 칩의 본딩면 측에 타는 현상 없이 효율이 좋은 Ag(은) 도금 등을 용이하게 적용할 수 있는 IC 칩 제조를 위한 도금 장치 및 도금 방법을 구현할 수 있다.
본 발명의 실시예들에 따른 도금 장치 및 도금 방법을 이용하면, 공정 비용과 공정 시간을 크게 줄일 수 있고, 우수한 특성 및 항상된 내구성을 갖는 IC 칩을 제조할 수 있다.
그러나, 본 발명의 효과는 상기 효과들로 한정되는 것은 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
도 1은 기존 방식에 따른 2회에 걸친 도금 공정을 예시적으로 보여주는 도면이다.
도 2는 기존 방식에 따른 이형 도금이 적용된 IC 칩의 컨택면과 본딩면을 예시적으로 보여주는 도면이다.
도 3은 기존 방식에서 발생하는 봉지재와 IC 소자부 사이의 접착력 약화 문제를 예시적으로 보여주는 단면도이다.
도 4는 기존 방식에서 발생하는 타는 현상을 보여주는 전자현미경 사진 이미지이다.
도 5는 본 발명의 일 실시예에 따른 IC 칩 제조를 위한 도금 장치 및 이를 이용한 도금 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 다른 실시예에 따른 IC 칩 제조를 위한 도금 장치 및 이를 이용한 도금 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 IC 칩 제조를 위한 도금 장치에 적용될 수 있는 제2 드럼을 예시적으로 보여주는 사진 이미지이다.
도 8은 본 발명의 일 실시예에 따른 IC 칩 제조를 위한 도금 장치에 적용될 수 있는 제2 드럼에 플렉서블 벨트가 걸려 있는 형태를 예시적으로 보여주는 사진 이미지이다.
도 9는 본 발명의 일 실시예에 따른 IC 칩 제조를 위한 도금 장치에 적용될 수 있는 플렉서블 벨트의 컨택면의 구성을 예시적으로 보여주는 도면이다.
도 10은 본 발명의 일 실시예에 따른 IC 칩 제조를 위한 도금 장치에 적용될 수 있는 플렉서블 벨트의 본딩면의 구성을 예시적으로 보여주는 도면이다.
도 11은 IC 칩 소자에서 본딩면의 회로 패턴을 보여주는 도면이다.
도 12 내지 도 16은 본 발명의 실시예들에 따른 도금 장치 및 도금 방법을 적용하여 제조할 수 있는 다양한 IC 칩의 구조를 보여주는 단면도이다.
도 17은 본 발명의 예시적인 실시예에 따라 스마트카드용 IC 칩에 적용될 수 있는 다양한 도금 조건들을 정리하여 보여주는 도면이다.
도 18 및 도 19는 본 발명의 다른 실시예에 따른 IC 칩 제조를 위한 도금 장치 및 이를 이용한 도금 방법을 설명하기 위한 도면이다.
도 2는 기존 방식에 따른 이형 도금이 적용된 IC 칩의 컨택면과 본딩면을 예시적으로 보여주는 도면이다.
도 3은 기존 방식에서 발생하는 봉지재와 IC 소자부 사이의 접착력 약화 문제를 예시적으로 보여주는 단면도이다.
도 4는 기존 방식에서 발생하는 타는 현상을 보여주는 전자현미경 사진 이미지이다.
도 5는 본 발명의 일 실시예에 따른 IC 칩 제조를 위한 도금 장치 및 이를 이용한 도금 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 다른 실시예에 따른 IC 칩 제조를 위한 도금 장치 및 이를 이용한 도금 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 IC 칩 제조를 위한 도금 장치에 적용될 수 있는 제2 드럼을 예시적으로 보여주는 사진 이미지이다.
도 8은 본 발명의 일 실시예에 따른 IC 칩 제조를 위한 도금 장치에 적용될 수 있는 제2 드럼에 플렉서블 벨트가 걸려 있는 형태를 예시적으로 보여주는 사진 이미지이다.
도 9는 본 발명의 일 실시예에 따른 IC 칩 제조를 위한 도금 장치에 적용될 수 있는 플렉서블 벨트의 컨택면의 구성을 예시적으로 보여주는 도면이다.
도 10은 본 발명의 일 실시예에 따른 IC 칩 제조를 위한 도금 장치에 적용될 수 있는 플렉서블 벨트의 본딩면의 구성을 예시적으로 보여주는 도면이다.
도 11은 IC 칩 소자에서 본딩면의 회로 패턴을 보여주는 도면이다.
도 12 내지 도 16은 본 발명의 실시예들에 따른 도금 장치 및 도금 방법을 적용하여 제조할 수 있는 다양한 IC 칩의 구조를 보여주는 단면도이다.
도 17은 본 발명의 예시적인 실시예에 따라 스마트카드용 IC 칩에 적용될 수 있는 다양한 도금 조건들을 정리하여 보여주는 도면이다.
도 18 및 도 19는 본 발명의 다른 실시예에 따른 IC 칩 제조를 위한 도금 장치 및 이를 이용한 도금 방법을 설명하기 위한 도면이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다.
이하에서 설명할 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 명확하게 설명하기 위하여 제공되는 것이고, 본 발명의 범위가 하기 실시예에 의해 한정되는 것은 아니며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용되는 단수 형태의 용어는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이라는 용어는 언급한 형상, 단계, 숫자, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 단계, 숫자, 동작, 부재, 요소 및/또는 이들 그룹의 존재 또는 부가를 배제하는 것이 아니다. 또한, 본 명세서에서 사용된 "연결"이라는 용어는 어떤 부재들이 직접적으로 연결된 것을 의미할 뿐만 아니라, 부재들 사이에 다른 부재가 더 개재되어 간접적으로 연결된 것까지 포함하는 개념이다.
아울러, 본원 명세서에서 어떤 부재가 다른 부재 "상에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다. 본 명세서에서 사용된 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본원 명세서에서 사용되는 "약", "실질적으로" 등의 정도의 용어는 고유한 제조 및 물질 허용 오차를 감안하여, 그 수치나 정도의 범주 또는 이에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 제공된 정확하거나 절대적인 수치가 언급된 개시 내용을 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다.
이하 첨부된 도면들을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다. 첨부된 도면에 도시된 영역이나 파트들의 사이즈나 두께는 명세서의 명확성 및 설명의 편의성을 위해 다소 과장되어 있을 수 있다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 5는 본 발명의 일 실시예에 따른 IC(integrated circuit) 칩 제조를 위한 도금 장치 및 이를 이용한 도금 방법을 설명하기 위한 도면이다.
도 5를 참조하면, 본 발명의 실시예에 따른 IC 칩 제조를 위한 도금 장치는 적어도 하나의 제1 드럼(D10)을 포함하는 제1 도금부(P10), 제1 도금부(P10)와 이격하여 배치된 것으로, 적어도 하나의 제2 드럼(D20)을 포함하는 제2 도금부(P20), 그리고, 제1 및 제2 드럼(D10, D20)에 걸려서 이동하는 것으로, 복수의 IC 칩 소자부(미도시)가 배열되는 플렉서블 벨트(BT1)를 포함할 수 있다. 플렉서블 벨트(BT1)는 제품 벨트라고 할 수 있다.
상기 복수의 IC 칩 소자부의 제1면(S1)이 노출되는 플렉서블 벨트(BT1)의 제1 표면이 제1 드럼(D10)의 외주면에 접하도록 배치될 수 있고, 상기 복수의 IC 칩 소자부의 상기 제1면 반대쪽의 제2면(S2)이 노출되는 플렉서블 벨트(BT1)의 제2 표면이 제2 드럼(D20)의 외주면에 접하도록 배치될 수 있다. 여기서, 상기 제1면(S1)은 상기 IC 칩(즉, IC 칩 소자부)의 본딩면(bonding surface)일 수 있고, 상기 제2면(S2)은 상기 IC 칩(즉, IC 칩 소자부)의 컨택면(contact surface)일 수 있다.
제1 드럼(D10)은 상기 복수의 IC 칩 소자부의 제1면(S1)으로 제1 도금액(PS1)을 제공하여 제1면(S1)에 제1 물질을 도금하도록 구성될 수 있다. 제2 드럼(D20)은 상기 복수의 IC 칩 소자부의 제2면(S2)으로 제2 도금액(PS2)을 제공하여 제2면(S2)에 제2 물질을 도금하도록 구성될 수 있다. 플렉서블 벨트(BT1)를 제1 도금부(P10) 측에서 제2 도금부(P20) 측으로 이동시키면서 상기 복수의 IC 칩 소자부의 주어진 부분에 전기를 인가하고 제1 도금부(P10)에서 제1 도금액(PS1)을 제1면(S1)에 제공할 수 있고, 상기 전기가 통하는 부분과 제1 도금액(PS1)이 접촉되면, 해당 부분에 상기 제1 물질이 도금될 수 있다. 또한, 이와 유사하게, 플렉서블 벨트(BT1)를 제1 도금부(P10) 측에서 제2 도금부(P20) 측으로 이동시키면서 상기 복수의 IC 칩 소자부의 주어진 부분에 전기를 인가하고 제2 도금부(P20)에서 제2 도금액(PS2)을 제2면(S2)에 제공할 수 있고, 상기 전기가 통하는 부분과 제2 도금액(PS2)이 접촉되면, 해당 부분에 상기 제2 물질이 도금될 수 있다.
제1 드럼(D10) 및 제2 드럼(D20)은 대략적으로 원통 또는 원기둥 형상을 가질 수 있다. 제1 드럼(D10)은 그 외주면을 따라 형성된 적어도 하나의 제1 도금가능 영역을 포함하도록 구성될 수 있고, 상기 제1 도금가능 영역은 제1 관통홀 영역을 포함할 수 있다. 상기 제1 관통홀 영역은 제1 드럼(D10)의 내부로부터 상기 외주면을 관통하여 형성된 것일 수 있다. 제1 드럼(D10)은 그 내부로부터 상기 제1 관통홀 영역을 향하여 제1 도금액(PS1)을 분사하도록 구성될 수 있다. 제1 도금액(PS1)은 상기 제1 관통홀 영역을 통과하여 상기 IC 칩 소자부의 제1면(S1)에 분사될 수 있다. 플렉서블 벨트(BT1)는 제1 드럼(D10)의 외주면의 일부(대략 30∼70% 정도)와 접촉하면서 이동할 수 있고, 플렉서블 벨트(BT1)가 제1 드럼(D10)에 접촉되는 접촉부를 향하여 제1 도금액(PS1)은, 예를 들어, 약 90° 정도의 분사 각도 범위로 분사될 수 있다. 그러나, 상기 분사 각도 범위는 다양하게 변화될 수 있다.
제2 드럼(D20)은 그 외주면을 따라 형성된 적어도 하나의 제2 도금가능 영역을 포함하도록 구성될 수 있고, 상기 제2 도금가능 영역은 제2 관통홀 영역을 포함할 수 있다. 상기 제2 관통홀 영역은 제2 드럼(D20)의 내부로부터 상기 외주면을 관통하여 형성된 것일 수 있다. 제2 드럼(D20)은 그 내부로부터 상기 제2 관통홀 영역을 향하여 제2 도금액(PS2)을 분사하도록 구성될 수 있다. 제2 도금액(PS2)은 상기 제2 관통홀 영역을 통과하여 상기 IC 칩 소자부의 제2면(S2)에 분사될 수 있다. 플렉서블 벨트(BT1)는 제2 드럼(D20)의 외주면의 일부(대략 30∼70% 정도)와 접촉하면서 이동할 수 있고, 플렉서블 벨트(BT1)가 제2 드럼(D20)에 접촉되는 접촉부를 향하여 제2 도금액(PS2)은, 예를 들어, 약 90° 정도의 분사 각도 범위로 분사될 수 있다. 그러나, 상기 분사 각도 범위는 다양하게 변화될 수 있다.
상기 도금 장치에서 플렉서블 벨트(BT1)를 이동시키면서 제1 드럼(D10)에서 상기 복수의 IC 칩 소자부의 제1면(S1)으로 제1 도금액(PS1)을 제공하여 제1면(S1)에 제1 물질을 도금할 수 있고, 연속적으로, 제2 드럼(D20)에서 상기 복수의 IC 칩 소자부의 제2면(S2)으로 제2 도금액(PS2)을 제공하여 제2면(S2)에 제2 물질을 도금할 수 있다. 상기 제1 물질과 상기 제2 물질은 서로 다른 물질일 수 있다. 따라서, 본 발명의 실시예에 따르면, 한 번의 도금 공정을 이용해서, 상기 IC 칩 소자부의 제1면(S1)과 제2면(S2)에 서로 다른 물질을 도금하는 '이형 도금(이종 도금)'을 수행할 수 있다.
여기서, 상기 제1면(S1)은 상기 IC 칩(즉, IC 칩 소자부)의 본딩면일 수 있고, 상기 제2면(S2)은 상기 IC 칩(즉, IC 칩 소자부)의 컨택면일 수 있다. 이 경우, 상기 제1 물질은, 예를 들어, Ag 및 Au 중 하나를 포함할 수 있다. 상기 제2 물질은 상기 제1 물질과 다른 물질일 수 있다. 예를 들어, 상기 제2 물질은 Pd, Au 및 Ag 중 하나를 포함할 수 있다. 그러나, 상기 제1 물질의 구체적인 종류 및 상기 제2 물질의 구체적인 종류는 예시적인 것이고, 경우에 따라, 달라질 수 있다. 또한, 경우에 따라서는, 상기 제1 물질과 상기 제2 물질은 같은 계열이거나 동일한 물질일 수도 있다.
또한, 여기서는 제1면(S1)이 본딩면이고 제2면(S2)이 컨택면인 경우에 대해서 주로 설명하였지만, 경우에 따라서는, 제1면(S1)이 컨택면이고 제2면(S2)이 본딩면일 수도 있다. 이 경우, 상기 컨택면에 대한 도금이 먼저 진행되고 상기 본딩면에 대한 도금이 나중에 진행될 수 있다. 상기 컨택면에 도금되는 제1 물질과 상기 본딩면에 도금되는 제2 물질은 적절히 선택될 수 있다.
본 발명의 실시예에 따르면, 마스킹 물질을 사용하지 않으면서 한 번의 공정으로 IC 칩 소자부의 양면에 '이형 도금'을 용이하게 수행할 수 있다. 따라서, 마스킹 물질을 사용해서 2회에 걸친 도금 공정을 진행해야 하는 기존의 방식(도 1 참조)과 비교하여, 본 발명의 실시예에 따른 도금 장치와 도금 방법을 이용하면 공정 비용과 공정 시간을 크게 절감할 수 있다.
일례에 따르면, 제1 도금부(P10)는 적어도 두 개의 제1 드럼(D10)을 포함할 수 있고, 및/또는, 제2 도금부(P20)는 적어도 두 개의 제2 드럼(D20)을 포함할 수 있다. 예컨대, 제1 도금부(P10)는 상기 제1 드럼(D10)에 해당하는 제1-1 드럼(D11) 및 제1-2 드럼(D12)을 포함할 수 있다. 플렉서블 벨트(BT1)에서 상기 복수의 IC 칩 소자부는 복수의 열을 이루도록 배열될 수 있고, 제1-1 드럼(D11)은 상기 복수의 열 중 일부에 제1 도금액(PS1)을 제공하여 상기 일부에 대하여 도금을 수행하도록 구성될 수 있고, 제1-2 드럼(D12)은 상기 복수의 열 중 다른 일부에 제1 도금액(PS1)을 제공하여 상기 다른 일부에 대하여 도금을 수행하도록 구성될 수 있다. 이와 같이, 두 개 이상의 제1 드럼(D10)을 사용함으로써, 효율을 높일 수 있고 도금 시간을 단축시킬 수 있다.
또한, 예를 들어, 제2 도금부(P20)는 상기 제2 드럼(D20)에 해당하는 제2-1 드럼(D21) 및 제2-2 드럼(D22)을 포함할 수 있다. 플렉서블 벨트(BT1)에서 상기 복수의 IC 칩 소자부는 복수의 열을 이루도록 배열될 수 있고, 제2-1 드럼(D21)은 상기 복수의 열 중 일부에 제2 도금액(PS2)을 제공하여 상기 일부에 대하여 도금을 수행하도록 구성되고, 제2-2 드럼(D22)은 상기 복수의 열 중 다른 일부에 제2 도금액(PS2)을 제공하여 상기 다른 일부에 대하여 도금을 수행하도록 구성될 수 있다. 이와 같이, 두 개 이상의 제2 드럼(D20)을 사용함으로써, 효율을 높일 수 있고 도금 시간을 단축시킬 수 있다.
본 발명의 실시예에 따른 도금 장치는 제1 도금부(P10)와 제2 도금부(P20) 사이에 플렉서블 벨트(BT1)의 방향 전환을 위한 적어도 두 개의 보조 롤러(R10)를 더 포함할 수 있다. 예를 들어, 두 개의 보조 롤러(R10)를 사용해서 플렉서블 벨트(BT1)의 방향을 전환하여 제2면(S2)이 제2 드럼(D20)의 외주면에 접하도록 할 수 있다. 그러나, 보조 롤러(R10)의 개수 및 배치는 다양하게 변화될 수 있다. 또한, 상기 도금 장치는 제1-1 드럼(D11)과 제1-2 드럼(D12) 사이, 그리고, 제2-1 드럼(D21)과 제2-2 드럼(D22) 사이에 배치되는 중간 롤러(N10)를 더 포함할 수 있다. 그러나, 중간 롤러(N10)의 개수 및 배치 또한 다양하게 변화될 수 있다.
또한, 본 발명의 실시예에 따른 도금 장치는 선행 도금부(PR1) 및 스트라이크 도금부(ST1) 중 적어도 하나를 더 포함할 수 있다. 상기 도금 장치는 선행 도금부(PR1) 및 스트라이크 도금부(ST1)를 모두 포함할 수 있고, 이 경우, 스트라이크 도금부(ST1)는 선행 도금부(PR1)와 제1 도금부(P10) 사이에 배치될 수 있다.
선행 도금부(PR1)는 딥핑(dipping) 방식으로 상기 복수의 IC 칩 소자부의 제1면(S1) 및 제2면(S2)에 동일한 물질을 도금하기 위한 도금부일 수 있다. 예를 들어, 선행 도금부(PR1)는 전해액(도금액) 내에 플랙서블 벨트(BT1)를 딥핑하여 상기 복수의 IC 칩 소자부의 제1면(S1) 및 제2면(S2)에 니켈(Ni)을 도금하는 도금부일 수 있다. 여기서, 니켈 도금은 동박의 구리가 은이나 금, 팔라듐과 같은 메인 도금층으로 석출되는 것을 방지하는 역할을 할 수 있다.
스트라이크 도금부(ST1)는 전해액(도금액)에 대한 딥핑 방식으로 상기 복수의 IC 칩 소자부의 제1면(S1) 및 제2면(S2)에 스트라이크(strike) 도금을 수행하기 위한 도금부일 수 있다. 상기 스트라이크 도금은 본 도금, 즉, 메인 도금을 수행하기 이전에 도금 품질 및 밀착력을 향상시키기 위해 수행하는 기초 도금일 수 있다. 상기 스트라이크 도금은 약 1 ㎛ 이하의 두께, 예를 들어, 약 0.003∼0.01 ㎛ 정도의 얇은 두께로 Au 또는 Ag를 도금하도록 수행될 수 있다. 상기 스트라이크 도금은 '플래시(flash) 도금'이라고 지칭할 수도 있다.
한편, 플렉서블 벨트(BT1)의 베이스층(즉, 메트릭스층)은 실리콘(silicone)과 같은 폴리머로 구성될 수 있고, 상기 베이스층에 상기 복수의 IC 칩 소자부를 형성할 수 있다. 따라서, 상기 복수의 IC 칩 소자부가 배열된 플렉서블 벨트(BT1)는, 일례로, 실리콘 벨트(silicone belt)라고 지칭할 수 있다. 그러나, 플렉서블 벨트(BT1)의 주요 물질 구성은 달라질 수 있다.
부가해서, 상기 본 발명의 실시예에 따른 도금 장치는 릴투릴(reel to reel) 방식의 도금 장치일 수 있다. 이 경우, 플렉서블 벨트(BT1)의 양단이 각각 릴(reel)에 감겨져 릴들의 회전에 따라 플렉서블 벨트(BT1)가 연속적으로 이동될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 IC 칩 제조를 위한 도금 장치 및 이를 이용한 도금 방법을 설명하기 위한 도면이다.
도 6을 참조하면, 본 실시예에 따른 IC 칩 제조를 위한 도금 장치는, 도 5의 도금 장치 대비, 제3 도금부(P30)를 더 포함할 수 있다. 제3 도금부(P30)는 적어도 하나의 제3 드럼(D30)을 포함할 수 있다. 제1 도금부(P10)와 제3 도금부(P30) 사이에 제2 도금부(P20)가 배치될 수 있다. 따라서, 제1 도금부(P10)와 제2 도금부(P20) 및 제3 도금부(P30)가 순차적으로 배치될 수 있다. 상기 복수의 IC 칩 소자부의 제2면(S2)이 노출되는 플렉서블 벨트(BT1)의 상기 제2 표면이 제3 드럼(D30)의 외주면에 접하도록 배치될 수 있다. 제3 드럼(D30)은 상기 복수의 IC 칩 소자부의 제2면(S2)으로 제3 도금액(PS3)을 제공하여 제2면(S2)에 제3 물질을 도금할 수 있도록 구성될 수 있다.
제3 드럼(D30)은 대략적으로 원통 또는 원기둥 형상을 가질 수 있다. 제3 드럼(D30)은 그 외주면을 따라 형성된 적어도 하나의 제3 도금가능 영역을 포함하도록 구성될 수 있고, 상기 제3 도금가능 영역은 제3 관통홀 영역을 포함할 수 있다. 상기 제3 관통홀 영역은 제3 드럼(D30)의 내부로부터 상기 외주면을 관통하여 형성된 것일 수 있다. 제3 드럼(D30)은 그 내부로부터 상기 제3 관통홀 영역을 향하여 제3 도금액(PS3)을 분사하도록 구성될 수 있다. 제3 도금액(PS3)은 상기 제3 관통홀 영역을 통과하여 상기 IC 칩 소자부의 제2면(S2)에 분사될 수 있다. 플렉서블 벨트(BT1)는 제3 드럼(D30)의 외주면의 일부(대략 30∼70% 정도)와 접촉하면서 이동할 수 있고, 플렉서블 벨트(BT1)가 제3 드럼(D30)에 접촉되는 접촉부를 향하여 제3 도금액(PS3)은, 예를 들어, 약 90° 정도의 분사 각도 범위로 분사될 수 있다. 그러나, 상기 분사 각도 범위는 다양하게 변화될 수 있다.
일례에 따르면, 제3 도금부(P30)는 적어도 두 개의 제3 드럼(D30)을 포함할 수 있다. 예컨대, 제3 도금부(P30)는 상기 제3 드럼(D30)에 해당하는 제3-1 드럼(D31) 및 제3-2 드럼(D32)을 포함할 수 있다. 플렉서블 벨트(BT1)에서 상기 복수의 IC 칩 소자부는 복수의 열을 이루도록 배열될 수 있고, 제3-1 드럼(D31)은 상기 복수의 열 중 일부에 제3 도금액(PS3)을 제공하여 상기 일부에 대하여 도금을 수행하도록 구성될 수 있고, 제3-2 드럼(D32)은 상기 복수의 열 중 다른 일부에 제3 도금액(PS3)을 제공하여 상기 다른 일부에 대하여 도금을 수행하도록 구성될 수 있다. 이와 같이, 두 개 이상의 제3 드럼(D30)을 사용함으로써, 효율을 높일 수 있고 도금 시간을 단축시킬 수 있다.
본 실시예에서는 제2면(S2)에 본 도금(메인 도금)을 수행하는데 있어서, 제2 도금부(P20) 및 제3 도금부(P30) 중 어느 하나를 선택적으로 사용할 수 있다. 예를 들어, 제2면(S2)에 상기 제2 물질을 도금하고자 하는 경우, 제2 도금부(P20)를 유효하게 작동시키고, 제3 도금부(P30)는 실제 도금 작업 없이 제3 드럼(D30)만 회전시키도록 구성될 수 있다. 한편, 제2면(S2)에 상기 제3 물질을 도금하고자 하는 경우, 제3 도금부(P30)를 유효하게 작동시키고, 제2 도금부(P20)는 실제 도금 작업 없이 제2 드럼(D20)만 회전시키도록 구성될 수 있다. 따라서, 제품(IC 칩)의 종류에 따라서, 제2 도금부(P20) 및 제3 도금부(P30) 중 하나를 선택적으로 사용함으로써, 공정 및 관리의 효율성을 향상시킬 수 있다. 이와 유사한 이유로, 필요에 따라서는, 제1 도금부(P10)를 복수 개로 구비시키고, 복수의 제1 도금부(P10) 중 어느 하나를 선택적으로 사용할 수도 있다.
도 7은 본 발명의 일 실시예에 따른 IC 칩 제조를 위한 도금 장치에 적용될 수 있는 제2 드럼(D20)을 예시적으로 보여주는 사진 이미지이다.
도 8은 본 발명의 일 실시예에 따른 IC 칩 제조를 위한 도금 장치에 적용될 수 있는 제2 드럼(D20)에 플렉서블 벨트(BT1)가 걸려 있는 형태를 예시적으로 보여주는 사진 이미지이다.
도 7 및 도 8을 참조하면, 본 발명의 실시예에 따른 IC 칩 제조를 위한 도금 장치에 적용될 수 있는 제2 드럼(D20)은 그 외주면을 따라 형성된 적어도 하나의 제2 도금가능 영역(R2)을 포함하도록 구성될 수 있고, 제2 도금가능 영역(R2) 각각은 제2 관통홀 영역(TH2)을 포함할 수 있으며, 제2 드럼(D20)은 그 내부로부터 제2 관통홀 영역(TH2)을 향하여 상기 제2 도금액(도 5의 PS2)을 분사하도록 구성될 수 있다. 제2 관통홀 영역(TH2)은, 예를 들어, 복수의 수직형 리브(rib) 부재에 의해 구획될 수 있다. 일례로서, 제2 드럼(D20)의 외주면은 4개의 단위영역으로 나눠질 수 있고, 상기 4개의 단위영역 중 상부 2개의 단위영역에 제2 도금가능 영역(R2)이 형성될 수 있다. 상기 4개의 단위영역 중 하부 2개의 단위영역은 막혀있을 수 있다. 상기 단위영역 하나의 폭은 약 150 mm 일 수 있으나, 이는 예시적인 것이고 다양하게 변화될 수 있다. 또한, 상기 단위영역들 사이 및 상하부에는 '마스크 영역'이 존재할 수 있다. 상기 마스크 영역은 도금액이 플렉서블 벨트(BT1)의 해당 부분에 접촉되지 않도록 플렉서블 벨트(BT1)의 상기 해당 부분을 가려주는 역할을 할 수 있다. 상기 마스크 영역은 다소 돌출된 구조를 가질 수 있다.
플렉서블 벨트(BT1)에서 복수의 IC 칩 소자부는 복수의 열을 이루도록 배열될 수 있고, 제2 드럼(D20)은 상기 복수의 열 중 일부에 상기 제2 도금액(도 5의 PS2)을 제공하도록 구성될 수 있다. 제2 드럼(D20)은 제2 도금가능 영역(R2)이 형성된 부분에 접하여 이동하는 IC 칩 소자부들에 대하여 해당 도금을 수행하도록 구성될 수 있다.
도 7 및 도 8의 제2 드럼(D20)은, 예를 들어, 도 5의 제2-1 드럼(D21)에 대응될 수 있다. 이 경우, 도 5의 제2-2 드럼(D22)은 도 7의 구조와 유사한 구조를 갖되, 상부 2개의 단위영역이 아닌 하부 2개의 단위영역에 제2 도금가능 영역(R2)이 형성된 구조를 가질 수 있다. 이때, 제2-2 드럼(D22)은 상기 하부 2개의 단위영역에 접하여 이동하는 IC 칩 소자부들에 대하여 해당 도금을 수행할 수 있다. 따라서, 도 5의 제2-1 드럼(D21) 및 제2-2 드럼(D22)을 이용해서 복수의 IC 칩 소자부 전체에 대해 제2면(도 5의 S2)에 대한 도금을 수행할 수 있다.
도 7 및 도 8 등을 참조하여 설명한 제2-1 드럼(D21) 및 제2-2 드럼(D22)의 구조는 제1-1 드럼(D11) 및 제1-2 드럼(D12)과 제3-1 드럼(D31) 및 제3-2 드럼(D32)에도 유사하게 혹은 동일하게 적용될 수 있다. 그러나, 도 7 및 도 8 등을 참조하여 설명한 드럼의 구체적인 형태는 예시적인 것에 불과하고, 필요에 따라, 다양하게 변화될 수 있다.
도 9는 본 발명의 일 실시예에 따른 IC 칩 제조를 위한 도금 장치에 적용될 수 있는 플렉서블 벨트(BT1)의 컨택면의 구성을 예시적으로 보여주는 도면이다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 IC 칩 제조를 위한 도금 장치에 적용될 수 있는 플렉서블 벨트(BT1)는 복수의 IC 칩 소자부가 배열된 구성을 포함할 수 있다. 상기 복수의 IC 칩 소자부는 플렉서블 벨트(BT1)의 연장 방향에 따라 복수의 열을 이루도록 배치될 수 있다. 상기 복수의 IC 칩 소자부는 복수의 열 및 복수의 행을 이루도록 규칙적으로 배치될 수 있다.
도 9에서 '오픈 영역'은 도 7에서 설명한 드럼(D20)의 도금가능 영역(R2)에 대응될 수 있다. 또한, 도 9에서 '마스크 영역'은 도 7에서 설명한 드럼(D20)의 마스크 영역에 대응될 수 있다. 상기 마스크 영역은 드럼의 외주면에서 돌출된 실리콘(silicone) 부분에 해당될 수 있다. 상기 IC 칩 소자부 중에서 도금을 수행할 일부의 영역만 선택적으로 오픈하여 그에 대한 도금을 수행할 수 있다. 구체적인 일례로서, 도 9의 오른쪽 이미지에 표시한 바와 같이, 상기 드럼(제2 드럼)은 sprocket hole center에서 IC 칩 소자부의 내부 방향으로 약 3.5 mm 이내로 IC 칩 소자부를 침범하지 않도록 디자인될 수 있고, 마스크 영역의 실리콘 또한 이와 대응되도록 디자인될 수 있다. 그러나, 이러한 구체적인 치수 범위는 예시적인 것에 불과하고, 경우에 따라, 다양하게 변화될 수 있다.
도 10은 본 발명의 일 실시예에 따른 IC 칩 제조를 위한 도금 장치에 적용될 수 있는 플렉서블 벨트(BT1)의 본딩면의 구성을 예시적으로 보여주는 도면이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 IC 칩 제조를 위한 도금 장치에 적용될 수 있는 플렉서블 벨트(BT1)는 복수의 IC 칩 소자부가 배열된 구성을 포함할 수 있다. 도 10의 '오픈 영역'은, 예를 들어, 도 5의 제1 드럼(D10)의 제1 도금가능 영역에 대응될 수 있다. 도 10의 '마스크 영역'은 상기 제1 드럼(D10)의 마스크 영역에 대응될 수 있다. 상기 마스크 영역은 상기 제1 드럼(D10)의 외주면에서 돌출된 실리콘(silicone) 부분에 해당될 수 있다. 상기 IC 칩 소자부 중에서 도금을 수행할 일부의 영역만 선택적으로 오픈하여 그에 대한 도금을 수행할 수 있다. 구체적인 일례로서, 도 10의 오른쪽 이미지에 표시한 바와 같이, 상기 제1 드럼의 오픈 영역은 맨 외곽 와이어 본딩 패드(pad)에서 최소 약 1 mm 정도의 간격(gap)을 두고 디자인될 수 있고, 마스크 영역의 실리콘 또한 이와 대응되도록 디자인될 수 있다. 그러나, 이러한 구체적인 치수 범위는 예시적인 것에 불과하고, 경우에 따라, 다양하게 변화될 수 있다.
도 11은 IC 칩 소자에서 본딩면의 회로 패턴을 보여주는 도면이다. 도 11의 (A)는 본딩면 측에서 콘택면에 인접한 동박(copper foil)을 노출하는 본딩홀에 도금되는 영역을 보여준다. 도 11의 (B)는 기존의 도금 방식에 따라 상기 본딩면 측에서 상기 본딩홀이 아닌 나머지 부분에 도금되는 영역을 보여준다. 도 11의 (C)는 본 발명의 일 실시예에 따라 상기 본딩면 측에서 상기 본딩홀이 아닌 나머지 부분에 도금되는 영역을 보여준다.
도 11의 (A)와 (B)를 비교하면, 기존의 도금 방식을 이용하는 경우, 본딩면 측에서 콘택면에 인접한 동박을 노출하는 본딩홀에 도금되는 영역(A)과 상기 본딩홀이 아닌 나머지 부분에 도금되는 영역(B) 사이에 약 10배 이상의 도금 면적 차이가 발생하게 된다. 즉, (A)에 해당하는 도금 면적은 약 3.5 mm2 일 수 있고, (B)에 해당하는 도금 면적은 약 36.22 mm2 일 수 있으므로, 약 10.35배 정도의 면적 차이가 발생한다. 때문에, 효율이 좋은 Ag(은) 도금을 상기 본딩면 측에 적용하기가 어려운 문제가 있다. 만약, 상기 본딩면 측에 Ag 도금을 진행하는 경우, 상기 도금 면적 차이로 인해 도 4에 도시된 바와 같은 타는 현상이 발생하게 된다.
도 11의 (A)와 (C)를 비교하면, 본 발명의 일 실시예에 따른 도금 방법을 이용하는 경우, 본딩면 측에서 콘택면에 인접한 동박을 노출하는 본딩홀에 도금되는 영역(A)과 상기 본딩홀이 아닌 나머지 부분에 도금되는 영역(C) 사이의 도금 면적 차이가 크게 감소할 수 있다. 즉, (A)에 해당하는 도금 면적은 약 3.5 mm2 일 수 있고, (C)에 해당하는 도금 면적은 약 6.8 mm2 일 수 있으므로, 약 1.94배 정도의 면적 차이가 있을 수 있다. 따라서, 타는 현상 등의 문제 없이, 효율이 좋은 Ag(은) 도금을 상기 본딩면 측에 용이하게 적용할 수 있다.
본 발명의 실시예들에 따른 도금 장치 및 도금 방법을 적용하여 IC 칩을 제조할 수 있다. 여기서, 상기 IC 칩은, 예를 들어, 스마트카드(smart card)용 IC 칩일 수 있다.
도 12 내지 도 16은 본 발명의 실시예들에 따른 도금 장치 및 도금 방법을 적용하여 제조할 수 있는 다양한 IC 칩의 구조를 보여주는 단면도이다. 여기서, 상기 IC 칩은 스마트카드용 IC 칩일 수 있다.
도 12 내지 도 16에서 참조번호 S1은 본딩면을 나타내고, S2는 컨택면을 나타낸다. 도 12 내지 도 16에서 절연체는 에폭시(epoxy)와 같은 절연성 폴리머나 그 밖에 다른 절연 물질을 포함할 수 있다. 도 12의 IC 칩의 구조는 싱글 구조일 수 있고, 도 13 내지 도 16의 IC 칩의 구조는 듀얼 구조일 수 있다. 그러나, 도 12 내지 도 16에 도시된 IC 칩의 구조는 예시적인 것이고, 그 밖에 다양한 칩 구조에 대해서 본 발명의 실시예에 따른 도금 장치 및 도금 방법이 적용될 수 있다.
도 17은 본 발명의 예시적인 실시예에 따라 스마트카드용 IC 칩에 적용될 수 있는 다양한 도금 조건들을 정리하여 보여주는 도면이다. 도 12 내지 도 16의 구조에서 본딩면(즉, S1) 측의 '제1 도금층'에 도 17의 노란색으로 표시된 부분의 도금이 릴투릴(reel to reel) 방식으로 적용 가능할 수 있다. 특히, 스마트카드용 IC 칩의 양면에 이형 도금을 하면서 본딩면에 은도금을 하는 경우는 기존에 구현할 수 없었던 새로운 방식일 수 있다.
도 17에 나타난 바와 같이, 본 발명의 실시예들에 따르면, 스마트카드용 IC 칩의 제1면(S1)(예컨대, 본딩면) 측에 동박으로부터 아래와 같은 조건 1 내지 조건 28 중 어느 하나의 도금 구조를 구현/적용할 수 있다.
조건 1 : 니켈도금/금도금/은도금 구조
조건 2 : 니켈도금/Au strike 도금/금도금/은도금/Au strike 도금 구조
조건 3 : 니켈도금/금도금/은도금/Au strike 도금 구조
조건 4 : 니켈도금/Au strike 도금/금도금/은도금 구조
조건 5 : 니켈도금/Ag strike 도금/금도금/은도금/Ag strike 도금 구조
조건 6 : 니켈도금/금도금/은도금/Ag strike 도금 구조
조건 7 : 니켈도금/Ag strike 도금/금도금/은도금 구조
조건 8 : 니켈도금/Pd 도금/금도금/은도금 구조
조건 9 : 니켈도금/Au strike 도금/Pd 도금/금도금/은도금/Au strike 도금 구조
조건 10 : 니켈도금/Pd 도금/금도금/은도금/Au strike 도금 구조
조건 11 : 니켈도금/Au strike 도금/Pd 도금/금도금/은도금 구조
조건 12 : 니켈도금/Ag strike 도금/Pd 도금/금도금/은도금/Ag strike 도금 구조
조건 13 : 니켈도금/Pd 도금/금도금/은도금/Ag strike 도금 구조
조건 14 : 니켈도금/Ag strike 도금/Pd 도금/금도금/은도금 구조
조건 15 : 니켈도금/은도금 구조
조건 16 : 니켈도금/Au strike 도금/은도금/Au strike 도금 구조
조건 17 : 니켈도금/은도금/Au strike 도금 구조
조건 18 : 니켈도금/Au strike 도금/은도금 구조
조건 19 : 니켈도금/Ag strike 도금/은도금/Ag strike 도금 구조
조건 20 : 니켈도금/은도금/Ag strike 도금 구조
조건 21 : 니켈도금/Ag strike 도금/은도금 구조
조건 22 : 니켈도금/Pd 도금/은도금 구조
조건 23 : 니켈도금/Au strike 도금/Pd 도금/은도금/Au strike 도금 구조
조건 24 : 니켈도금/Pd 도금/은도금/Au strike 도금 구조
조건 25 : 니켈도금/Au strike 도금/Pd 도금/은도금 구조
조건 26 : 니켈도금/Ag strike 도금/Pd 도금/은도금/Ag strike 도금 구조
조건 27 : 니켈도금/Pd 도금/은도금/Ag strike 도금 구조
조건 28 : 니켈도금/Ag strike 도금/Pd 도금/은도금 구조
상기한 조건들에서 'strike 도금'이라는 용어는 'flash 도금'으로 대체될 수 있고, 이는 본 명세서 전체에 적용될 수 있다.
부가해서, 본 발명의 다른 실시예에 따르면, 전술한 IC 칩 제조를 위한 도금 장치 및 이를 이용한 도금 방법에서 스트라이크 도금(또는 플래시 도금) 시, 딥핑 방식이 아닌 원-사이드(one-side) 도금 방식을 적용할 수도 있다.
도 18 및 도 19는 본 발명의 다른 실시예에 따른 IC 칩 제조를 위한 도금 장치 및 이를 이용한 도금 방법을 설명하기 위한 도면이다.
도 18은 도 5에서 딥핑 방식의 스트라이크 도금부(ST1)가 원-사이드(one-side) 방식의 스트라이크 도금부(ST1')로 변경된 경우를 보여주고, 도 19는 도 6에서 딥핑 방식의 스트라이크 도금부(ST1)가 원-사이드(one-side) 방식의 스트라이크 도금부(ST1')로 변경된 경우를 보여준다. 원-사이드(one-side) 방식의 스트라이크 도금부(ST1')는 제1면(S1) 측 또는 제2면(S2) 측에만 스트라이크 도금을 수행하도록 구성될 수 있다. 도 18 및 도 19에 도시된 스트라이크 도금부(ST1')의 형태나 위치는 예시적인 것이고 달라질 수 있다.
이상에서 설명한 본 발명의 실시예들에 따르면, 마스킹 물질을 형성하지 않으면서 한 번의 공정으로 소자부의 양면에 이형 도금을 용이하게 수행할 수 있는 IC 칩 제조를 위한 도금 장치 및 도금 방법을 구현할 수 있다. 또한, 본 발명의 실시예들에 따르면, IC 칩의 본딩면 측에 타는 현상 없이 효율이 좋은 Ag(은) 도금 등을 용이하게 적용할 수 있는 IC 칩 제조를 위한 도금 장치 및 도금 방법을 구현할 수 있다. 본 발명의 실시예들에 따른 도금 장치 및 도금 방법을 이용하면, 공정 비용과 공정 시간을 크게 줄일 수 있고, 우수한 특성 및 항상된 내구성을 갖는 IC 칩을 제조할 수 있다.
본 명세서에서는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다. 예들 들어, 해당 기술 분야에서 통상의 지식을 가진 자라면, 도 5 내지 도 19를 참조하여 설명한 실시예들에 따른 IC 칩 제조를 위한 도금 장치, IC 칩 제조를 위한 도금 방법 및 이를 이용한 IC 칩의 제조 방법은 다양하게 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 상기 도금 장치 및 도금 방법은 스마트카드용 IC 칩의 제조에 적용될 수 있지만, 경우에 따라, 스마트카드가 아닌 다른 분야의 IC 칩의 제조에도 적용될 수 있음을 알 수 있을 것이다. 때문에 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
* 도면의 주요 부분에 대한 부호설명 *
BT1 : 플렉서블 벨트 D10 : 제1 드럼
D20 : 제2 드럼 D30 : 제3 드럼
N10 : 중간 롤러 P10 : 제1 도금부
P20 : 제2 도금부 P30 : 제3 도금부
PR1 : 선행 도금부 PS1 : 제1 도금액
PS2 : 제2 도금액 PS3 : 제3 도금액
R10 : 보조 롤러 S1 : 제1면
S2 : 제2면 ST1, ST1' : 스트라이크 도금부
BT1 : 플렉서블 벨트 D10 : 제1 드럼
D20 : 제2 드럼 D30 : 제3 드럼
N10 : 중간 롤러 P10 : 제1 도금부
P20 : 제2 도금부 P30 : 제3 도금부
PR1 : 선행 도금부 PS1 : 제1 도금액
PS2 : 제2 도금액 PS3 : 제3 도금액
R10 : 보조 롤러 S1 : 제1면
S2 : 제2면 ST1, ST1' : 스트라이크 도금부
Claims (22)
- IC(integrated circuit) 칩 제조를 위한 도금 장치로서,
적어도 하나의 제1 드럼을 포함하는 제1 도금부;
상기 제1 도금부와 이격하여 배치된 것으로, 적어도 하나의 제2 드럼을 포함하는 제2 도금부; 및
상기 제1 드럼 및 상기 제2 드럼에 걸려서 이동하는 것으로, 복수의 IC 칩 소자부가 배열되는 플렉서블 벨트;를 포함하고,
상기 복수의 IC 칩 소자부의 제1면이 노출되는 상기 플렉서블 벨트의 제1 표면이 상기 제1 드럼의 외주면에 접하도록 배치되고, 상기 복수의 IC 칩 소자부의 상기 제1면 반대쪽의 제2면이 노출되는 상기 플렉서블 벨트의 제2 표면이 상기 제2 드럼의 외주면에 접하도록 배치되며,
상기 제1 드럼은 상기 복수의 IC 칩 소자부의 상기 제1면으로 제1 도금액을 제공하여 상기 제1면에 제1 물질을 도금하도록 구성되고, 상기 제2 드럼은 상기 복수의 IC 칩 소자부의 상기 제2면으로 제2 도금액을 제공하여 상기 제2면에 제2 물질을 도금하도록 구성되고,
상기 도금 장치는,
딥핑(dipping) 방식으로 상기 복수의 IC 칩 소자부의 상기 제1면 및 제2면에 동일한 물질을 도금하기 위한 선행 도금부; 및
딥핑 방식 또는 원-사이드(one-side) 방식으로 상기 제1면 및 제2면 중 적어도 하나에 스트라이크(strike) 도금을 수행하기 위한 스트라이크 도금부;를 더 포함하고,
상기 스트라이크 도금부는 상기 선행 도금부와 상기 제1 도금부 사이에 배치된, IC 칩 제조를 위한 도금 장치. IC 칩 제조를 위한 도금 장치. - 제 1 항에 있어서,
상기 제1 도금부는 적어도 두 개의 상기 제1 드럼을 포함하고, 및/또는
상기 제2 도금부는 적어도 두 개의 상기 제2 드럼을 포함하는 IC 칩 제조를 위한 도금 장치. - 제 1 항에 있어서,
상기 제1 도금부는 상기 제1 드럼에 해당하는 제1-1 드럼 및 제1-2 드럼을 포함하고,
상기 플렉서블 벨트에서 상기 복수의 IC 칩 소자부는 복수의 열을 이루도록 배열되며,
상기 제1-1 드럼은 상기 복수의 열 중 일부에 상기 제1 도금액을 제공하도록 구성되고, 상기 제1-2 드럼은 상기 복수의 열 중 다른 일부에 상기 제1 도금액을 제공하도록 구성된 IC 칩 제조를 위한 도금 장치. - 제 1 항에 있어서,
상기 제2 도금부는 상기 제2 드럼에 해당하는 제2-1 드럼 및 제2-2 드럼을 포함하고,
상기 플렉서블 벨트에서 상기 복수의 IC 칩 소자부는 복수의 열을 이루도록 배열되며,
상기 제2-1 드럼은 상기 복수의 열 중 일부에 상기 제2 도금액을 제공하도록 구성되고, 상기 제2-2 드럼은 상기 복수의 열 중 다른 일부에 상기 제2 도금액을 제공하도록 구성된 IC 칩 제조를 위한 도금 장치. - 제 1 항에 있어서,
상기 제1 드럼은 그 외주면을 따라 형성된 적어도 하나의 제1 도금가능 영역을 포함하도록 구성되고, 상기 제1 도금가능 영역은 제1 관통홀 영역을 포함하며,
상기 제1 드럼은 그 내부로부터 상기 제1 관통홀 영역을 향하여 상기 제1 도금액을 분사하도록 구성된 IC 칩 제조를 위한 도금 장치. - 제 1 항에 있어서,
상기 제2 드럼은 그 외주면을 따라 형성된 적어도 하나의 제2 도금가능 영역을 포함하도록 구성되고, 상기 제2 도금 가능영역은 제2 관통홀 영역을 포함하며,
상기 제2 드럼은 그 내부로부터 상기 제2 관통홀 영역을 향하여 상기 제2 도금액을 분사하도록 구성된 IC 칩 제조를 위한 도금 장치. - 제 1 항에 있어서,
상기 제1 도금부와 상기 제2 도금부 사이에 상기 플렉서블 벨트의 방향 전환을 위한 적어도 두 개의 보조 롤러가 더 구비된 IC 칩 제조를 위한 도금 장치. - 제 1 항에 있어서,
상기 도금 장치는 적어도 하나의 제3 드럼을 포함하는 제3 도금부를 더 구비하고, 상기 제1 도금부와 상기 제3 도금부 사이에 상기 제2 도금부가 배치되며,
상기 플렉서블 벨트의 상기 제2 표면이 상기 제3 드럼의 외주면에 접하도록 배치되고,
상기 제3 드럼은 상기 복수의 IC 칩 소자부의 상기 제2면으로 제3 도금액을 제공하여 상기 제2면에 제3 물질을 도금할 수 있도록 구성된 IC 칩 제조를 위한 도금 장치. - 삭제
- 제 1 항에 있어서,
상기 제1면은 상기 IC 칩의 본딩면(bonding surface)이고,
상기 제2면은 상기 IC 칩의 컨택면(contact surface)인 IC 칩 제조를 위한 도금 장치. - 제 1 항에 있어서,
상기 제1 물질은 Ag 및 Au 중 하나를 포함하고, 상기 제2 물질은 상기 제1 물질과 다른 물질인 IC 칩 제조를 위한 도금 장치. - IC(integrated circuit) 칩 제조를 위한 도금 방법으로서,
적어도 하나의 제1 드럼을 포함하는 제1 도금부, 적어도 하나의 제2 드럼을 포함하는 제2 도금부와, 상기 제1 및 제2 드럼에 걸려서 이동하는 것으로 복수의 IC 칩 소자부가 배열된 플렉서블 벨트를 포함하고, 상기 복수의 IC 칩 소자부의 제1면이 노출되는 상기 플렉서블 벨트의 제1 표면이 상기 제1 드럼의 외주면에 접하도록 배치되고 상기 복수의 IC 칩 소자부의 상기 제1면 반대쪽의 제2면이 노출되는 상기 플렉서블 벨트의 제2 표면이 상기 제2 드럼의 외주면에 접하도록 배치되는 도금 장치를 마련하는 단계;
상기 도금 장치에서 상기 플렉서블 벨트를 이동시키면서 상기 제1 드럼에서 상기 복수의 IC 칩 소자부의 상기 제1면으로 제1 도금액을 제공하여 상기 제1면에 제1 물질을 도금하는 단계; 및
상기 도금 장치에서 상기 플렉서블 벨트를 이동시키면서 상기 제2 드럼에서 상기 복수의 IC 칩 소자부의 상기 제2면으로 제2 도금액을 제공하여 상기 제2면에 제2 물질을 도금하는 단계;를 포함하고,
상기 도금 방법은,
상기 제1 물질을 도금하는 단계 전, 딥핑(dipping) 방식으로 상기 복수의 IC 칩 소자부의 상기 제1면 및 제2면에 동일한 물질을 도금하는 선행 도금 단계; 및
상기 선행 도금 단계와 상기 제1 물질을 도금하는 단계 사이에, 딥핑 방식 또는 원-사이드(one-side) 방식으로 상기 제1면 및 제2면 중 적어도 하나에 스트라이크(strike) 도금을 수행하는 스트라이크 도금 단계;를 더 포함하는, IC 칩 제조를 위한 도금 방법. - 제 12 항에 있어서,
상기 제1 도금부는 상기 제1 드럼에 해당하는 제1-1 드럼 및 제1-2 드럼을 포함하고, 상기 플렉서블 벨트에서 상기 복수의 IC 칩 소자부는 복수의 열을 이루도록 배열되며,
상기 제1-1 드럼은 상기 복수의 열 중 일부에 상기 제1 도금액을 제공하고, 상기 제1-2 드럼은 상기 복수의 열 중 다른 일부에 상기 제1 도금액을 제공하는 IC 칩 제조를 위한 도금 방법. - 제 12 항에 있어서,
상기 제2 도금부는 상기 제2 드럼에 해당하는 제2-1 드럼 및 제2-2 드럼을 포함하고, 상기 플렉서블 벨트에서 상기 복수의 IC 칩 소자부는 복수의 열을 이루도록 배열되며,
상기 제2-1 드럼은 상기 복수의 열 중 일부에 상기 제2 도금액을 제공하고, 상기 제2-2 드럼은 상기 복수의 열 중 다른 일부에 상기 제2 도금액을 제공하는 IC 칩 제조를 위한 도금 방법. - 제 12 항에 있어서,
상기 제1 드럼은 그 외주면을 따라 형성된 적어도 하나의 제1 도금가능 영역을 포함하도록 구성되고, 상기 제1 도금가능 영역은 제1 관통홀 영역을 포함하며,
상기 제1 드럼은 그 내부로부터 상기 제1 관통홀 영역을 향하여 상기 제1 도금액을 분사하는 IC 칩 제조를 위한 도금 방법. - 제 12 항에 있어서,
상기 제2 드럼은 그 외주면을 따라 형성된 적어도 하나의 제2 도금가능 영역을 포함하도록 구성되고, 상기 제2 도금 가능영역은 제2 관통홀 영역을 포함하며,
상기 제2 드럼은 그 내부로부터 상기 제2 관통홀 영역을 향하여 상기 제2 도금액을 분사하는 IC 칩 제조를 위한 도금 방법. - 삭제
- 제 12 항에 있어서,
상기 제1면은 상기 IC 칩의 본딩면이고,
상기 제2면은 상기 IC 칩의 컨택면인 IC 칩 제조를 위한 도금 방법. - 제 12 항에 있어서,
상기 제1 물질은 Ag 및 Au 중 하나를 포함하고, 상기 제2 물질은 상기 제1 물질과 다른 물질인 IC 칩 제조를 위한 도금 방법. - 제 12 항에 있어서,
상기 제1면 측에 아래와 같은 조건 1 내지 조건 28 중 어느 하나의 도금 구조를 적용하는 IC 칩 제조를 위한 도금 방법.
조건 1 : 니켈도금/금도금/은도금 구조
조건 2 : 니켈도금/Au strike 도금/금도금/은도금/Au strike 도금 구조
조건 3 : 니켈도금/금도금/은도금/Au strike 도금 구조
조건 4 : 니켈도금/Au strike 도금/금도금/은도금 구조
조건 5 : 니켈도금/Ag strike 도금/금도금/은도금/Ag strike 도금 구조
조건 6 : 니켈도금/금도금/은도금/Ag strike 도금 구조
조건 7 : 니켈도금/Ag strike 도금/금도금/은도금 구조
조건 8 : 니켈도금/Pd 도금/금도금/은도금 구조
조건 9 : 니켈도금/Au strike 도금/Pd 도금/금도금/은도금/Au strike 도금 구조
조건 10 : 니켈도금/Pd 도금/금도금/은도금/Au strike 도금 구조
조건 11 : 니켈도금/Au strike 도금/Pd 도금/금도금/은도금 구조
조건 12 : 니켈도금/Ag strike 도금/Pd 도금/금도금/은도금/Ag strike 도금 구조
조건 13 : 니켈도금/Pd 도금/금도금/은도금/Ag strike 도금 구조
조건 14 : 니켈도금/Ag strike 도금/Pd 도금/금도금/은도금 구조
조건 15 : 니켈도금/은도금 구조
조건 16 : 니켈도금/Au strike 도금/은도금/Au strike 도금 구조
조건 17 : 니켈도금/은도금/Au strike 도금 구조
조건 18 : 니켈도금/Au strike 도금/은도금 구조
조건 19 : 니켈도금/Ag strike 도금/은도금/Ag strike 도금 구조
조건 20 : 니켈도금/은도금/Ag strike 도금 구조
조건 21 : 니켈도금/Ag strike 도금/은도금 구조
조건 22 : 니켈도금/Pd 도금/은도금 구조
조건 23 : 니켈도금/Au strike 도금/Pd 도금/은도금/Au strike 도금 구조
조건 24 : 니켈도금/Pd 도금/은도금/Au strike 도금 구조
조건 25 : 니켈도금/Au strike 도금/Pd 도금/은도금 구조
조건 26 : 니켈도금/Ag strike 도금/Pd 도금/은도금/Ag strike 도금 구조
조건 27 : 니켈도금/Pd 도금/은도금/Ag strike 도금 구조
조건 28 : 니켈도금/Ag strike 도금/Pd 도금/은도금 구조 - 청구항 12 내지 16 및 18 내지 20 중 어느 한 항에 기재된 도금 방법이 적용된 IC(integrated circuit) 칩의 제조 방법.
- 제 21 항에 있어서,
상기 IC 칩은 스마트카드(smart card)용 IC 칩인 IC 칩의 제조 방법.
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110126386A (ko) * | 2010-05-17 | 2011-11-23 | 주식회사 나노이앤피 | 드럼 타입 로터리 스폿 도금장치 |
| KR20140064437A (ko) * | 2012-11-20 | 2014-05-28 | 대성하이피(주) | 드럼 회전방식을 이용한 커넥터핀의 부분 전기 도금장치 |
Family Cites Families (3)
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| KR101665103B1 (ko) * | 2015-11-23 | 2016-10-24 | (주)제이엔이 | 커넥터의 부분 도금장치 |
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-
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-
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110126386A (ko) * | 2010-05-17 | 2011-11-23 | 주식회사 나노이앤피 | 드럼 타입 로터리 스폿 도금장치 |
| KR20140064437A (ko) * | 2012-11-20 | 2014-05-28 | 대성하이피(주) | 드럼 회전방식을 이용한 커넥터핀의 부분 전기 도금장치 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024085554A1 (ko) * | 2022-10-17 | 2024-04-25 | 주식회사 아젠컴 | 집적회로 칩 제조를 위한 도금 장치, 집적회로 칩 제조를 위한 도금 방법 및 이를 이용한 집적회로 칩의 제조 방법 |
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| Publication number | Publication date |
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