KR102511885B1 - 전압 생성 회로 및 이를 포함하는 집적 회로 - Google Patents

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Abstract

전압 생성 회로는, 제1파워 온 리셋 신호에 응답해 초기화되고, 외부 전압을 이용해 출력 노드 상에 내부 전압을 생성하는 전압 생성기; 및 상기 제1파워 온 리셋 신호보다 지연된 제2파워 온 리셋 신호에 응답해 상기 출력 노드를 풀다운 구동하는 풀다운 구동부를 포함할 수 있다.

Description

전압 생성 회로 및 이를 포함하는 집적 회로 {VOLTAGE GENERATION CIRCUIT AND INTEGRATED CIRCUIT INCLUDING THE SAME}
본 특허 문헌은 각종 집적 회로에서 사용되는 내부 전압들을 생성하는 전압 생성 회로에 관한 것이다.
각종 집적 회로들은 외부에서 공급된 전압을 이용하여 내부의 회로들을 동작시킨다. 그런데, 집적 회로들 내부에서 사용되는 전압의 종류는 매우 다양하기 때문에, 집적 회로들 내부에서 사용할 모든 전압들을 외부에서 공급해주기는 힘들다. 따라서, 집적 회로들 내부적으로 새로운 레벨의 전압을 생성해주기 위한 전압 생성 회로들을 구비한다.
한편, 전압 생성 회로들뿐만이 아니라 집적 회로들 내부의 대부분의 회로들은 안정적인 동작을 위해 회로 내부의 일부 노드들을 미리 정해진 레벨로 초기화하는 초기화 동작 이후에 정상적인 동작을 시작한다. 그런데 초기화 동작 직후에 내부 전압들의 레벨이 목표 값에서 크게 벗어나 내부 전압들을 이용해 동작하는 전압 생성 회로 후단의 회로들이 오동작하거나 파괴되는 현상들이 발생하기도 한다.
본 발명의 실시예들은, 안정적으로 동작하는 전압 생성 회로를 제공할 수 있다.
본 발명의 일실시예에 따른 전압 생성 회로는, 제1파워 온 리셋 신호에 응답해 초기화되고, 외부 전압을 이용해 출력 노드 상에 내부 전압을 생성하는 전압 생성기; 및 상기 제1파워 온 리셋 신호보다 지연된 제2파워 온 리셋 신호에 응답해 상기 출력 노드를 풀다운 구동하는 풀다운 구동부를 포함할 수 있다.
상기 제1파워 온 리셋 신호는 상기 외부 전압의 레벨이 미리 설정된 레벨에 도달하기 이전까지는 활성화 그 이후에는 비활성화 레벨을 유지할 수 있다.
상기 전압 생성기는 하나 이상의 PMOS 트랜지스터들을 포함하고, 상기 제1파워 온 리셋 신호의 활성화시에 상기 하나 이상의 PMOS 트랜지스터들은 턴온될 수 있다.
상기 풀다운 구동부는 상기 출력 노드와 접지단 사이에 직렬로 연결되는 저항 및 스위치 소자를 포함하고, 상기 스위치 소자는 상기 제2파워 온 리셋 신호에 응답해 온/오프될 수 있다. 여기서 스위치 소자는 NMOS 트랜지스터일 수 있다.
상기 전압 생성기는, 베타-멀티플라이어(Beta-Multiplier) 타입의 전압 생성기, 밴드-갭(Band-gap) 타입의 전압 생성기 및 로우 드롭 아웃 레귤레이터(LDO: Low Drop Out regulator) 타입의 전압 생성기 중 하나일 수 있다.
본 발명의 일실시예에 따른 집적 회로는, 제1파워 온 리셋 신호에 응답해 초기화되고, 외부 전압을 이용해 제1출력 노드 상에 제1기준 전압을 생성하는 베타-멀티 플라이어(Beta-Multiplier) 타입의 전압 생성기; 상기 제1파워 온 리셋 신호에 응답해 초기화되고, 상기 외부 전압을 이용해 제2출력 노드 상에 제2기준 전압을 생성하는 밴드-갭(Band-gap) 타입의 전압 생성기; 상기 제1파워 온 리셋 신호에 응답해 초기화되고, 상기 제1기준 전압과 상기 제2기준 전압 중 하나의 기준 전압과 상기 외부 전압을 이용해 제3출력 노드 상에 내부 전압을 생성하는 로우 드롭 아웃 레귤레이터(LDO: Low Drop Out regulator) 타입의 전압 생성기; 및 상기 제1파워 온 리셋 신호보다 지연된 제2파워 온 리셋 신호에 응답해 상기 제1 내지 제3출력 노드 중 자신에 대응하는 출력 노드를 풀다운 구동하는 제1 내지 제3풀다운 구동부들을 포함할 수 있다.
본 발명의 실시예들에 따르면, 전압 생성기가 초기화되는 동안에 전압 생성기의 출력 노드도 낮은 레벨로 초기화될 수 있다. 따라서, 초기화 이후에 전압 생성기에서 생성되는 내부 전압이 갑자기 높아져 전압 생성 회로 후단의 회로가 오동작하거나 파괴되는 현상을 방지할 수 있다.
도 1은 본 발명의 일실시예에 따른 전압 생성 회로의 구성도.
도 2는 제1파워 온 리셋 신호(POR1)와 제2파워 온 리셋 신호(POR2)에 대해 설명하기 위한 도면.
도 3은 본 발명의 다른 실시예에 따른 전압 생성 회로의 구성도.
도 4는 본 발명의 또 다른 실시예에 따른 전압 생성 회로의 구성도.
도 5는 본 발명의 일실시예에 따른 집적 회로의 구성도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라고 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일실시예에 따른 전압 생성 회로의 구성도이다.
도 1을 참조하면, 전압 생성 회로는, 제1파워 온 리셋 신호(POR1)에 응답해 초기화되고 외부 전압(VCCE)을 이용해 출력 노드(C) 상에 내부 전압(VREF_BM)을 생성하는 전압 생성기(100) 및 제1파워 온 리셋 신호(POR1)보다 지연된 제2파워 온 리셋 신호(POR2)에 응답해 출력 노드(C)를 풀다운 구동하는 풀다운 구동부(190)를 포함할 수 있다. 도 1에 도시한 것과 같은 형태의 전압 생성기(100)를 베타 멀티플라이어(β-multiplier) 타입의 전압 생성기라고 한다.
전압 생성기(100)는 파워 온 리셋시에 PMOS 트랜지스터들(P1, P2, P3)의 제어 노드(A)를 로우 레벨로 초기화하기 위한 초기화부(140)를 포함할 수 있다. 초기화부(140)는 제1파워 온 리셋 신호(POR1)가 하이 레벨인 동안에 제어 노드(A)를 로우 레벨로 초기화하는 것에 의해, 초기화 이후에 전압 생성기(100)의 동작을 안정화할 수 있다. 그런데, 초기화부(140)의 초기화 동작에 의해 PMOS 트랜지스터들(P1, P2, P3)이 턴온되므로, 초기화 동작시에 출력 노드(C)의 전압 레벨이 높아질 수 있으며, 이는 전압 생성기(100)의 초기 동작시에 출력 노드(C)에 생성되는 내부 전압(VREF_BM)의 레벨을 지나치게 높일 수 있으며, 지나치게 높아진 내부 전압(VREF_BM)의 레벨에 의해 내부 전압(VREF_BM)을 이용해 동작하는 전압 생성 회로 후단의 회로들이 오동작하거나 망가질 수 있다. 풀다운 구동부(190)는 바로 이러한 현상을 방지하기 위한 것으로 제2파워 온 리셋 신호(POR2)에 응답해 출력 노드(C)를 풀다운 구동하는 것에 의해 전압 생성기(100)의 초기 동작시에 내부 전압(VREF_BM)의 레벨이 지나치게 높아지는 것을 방지할 수 있다. 초기화부(140)는 제1파워 온 리셋 신호(POR1)에 응답해 동작하는 NMOS트랜지스터일 수 있다. 풀다운 구동부(190)는 저항(191)과 제2파워 온 리셋 신호(POR2)에 응답해 동작하는 NMOS 트랜지스터(192)를 포함할 수 있다.
전압 생성기(100)는 전류 생성부(110), 전압 조정부(120) 및 캐패시터(130)를 포함할 수 있다. 여기서, 전류 생성부(110)가 베타 멀티 플라이어 방식으로 동작하므로, 전압 생성기(100)를 베타 멀티 플라이어 방식이라고 한다.
베타 멀티플라이어 방식의 전류 생성부(110)는 전류 미러부(111)와, 온도 감지부(112)를 포함할 수 있다. 여기서, 전류 미러부(111)는 커런트 미러(Current mirror) 타입으로 연결된 한 쌍의 PMOS 트랜지스터들(P1, P2)을 포함할 수 있다. 그리고, 온도 감지부(112)는 커런트 미터 타입으로 연결된 한 쌍의 NMOS 트랜지스터들(N1, N2)과 온도 센스용 저항(R1)을 포함할 수 있다.
전압 조정부(120)는 전류 공급을 위한 PMOS 트랜지스터(P3)와 다이오드 형태로 연결된 NMOS 트랜지스터(N3)를 포함할 수 있다.
캐패시터(130)는 출력 노드(C)에 연결되어 출력 노드(C)에 생성되는 내부 전압(VREF_BM)의 레벨이 안정적으로 유지되게 할 수 있다.
이러한 구성을 갖는 본 발명의 동작 과정을 설명하면 다음과 같다.
먼저, 전류 생성부(110)의 기준 전류 Iref는 NMOS 트랜지스터(N1)의 소스 전류이다. 하기의 [수학식 1]에 의거하여, 저항 R1의 크기를 증대시키면 낮은 기준 전류 Iref를 확보할 수 있다.
[수학식 1]
Figure 112016067796815-pat00001
여기서, VGS1는 NMOS 트랜지스터(N1)의 게이트 소스 전압이고, VGS2는 NMOS 트랜지스터(N2)의 게이트 소스 전압을 나타낸다.
이러한 전류 생성부(110)는 온도가 높아짐에 따라 이를 감지하여 출력 임피던스를 감소시킬 수 있다. 전류미러부(111)는 온도감지부(112)의 출력임피던스에 대응하는 기준전류 IPTAT를 미러링하여 노드(A)에 공급한다. 전류미러부(111)에서 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)의 경로 사이에 흐르는 드레인 전류 ID는 다음의 [수학식 2]와 같이 구할 수 있다.
[수학식 2]
Figure 112016067796815-pat00002
여기서, NMOS 트랜지스터(N2)는 약한 반전 영역에서 동작할 수 있다. 그리고, [수학식 2]에서 K는 NMOS 트랜지스터(N1)에 대응하는 NMOS 트랜지스터(N2)의 트랜지스터 비율을 나타낸다. 열 전압(Thermal Voltage) VT는 아래의 [수학식 3]과 같이 표현될 수 있다.
[수학식 3]
Figure 112016067796815-pat00003
여기서, q는 전자의 전하량(Electron Charge Magnitude)을 나타내고, k는 볼쯔만 상수(Boltzmann Constant)를 나타내고 T는 절대 온도를 나타낼 수 있다.
[수학식 2]를 저항 값에 따라 다시 정리하면 하기의 [수학식 4]를 얻을 수 있다.
[수학식 4]
Figure 112016067796815-pat00004
[수학식 4]를 이용하면, NMOS 트랜지스터(N2)를 약한 반전 영역에서 동작시키기 위한 목표 전류와 목표로 하는 β 비(Ratio)에서 필요한 저항 R의 값을 구할 수 있다.
PMOS 트랜지스터(P2)와, NMOS 트랜지스터(N2)에서 온도에 대한 드레인 전류의 변화량을 나타내는 온도 계수(Coefficient) TCI는 [수학식 2]를 유도하여 아래의 [수학식 5]를 얻을 수 있다.
[수학식 5]
Figure 112016067796815-pat00005
위의 [수학식 5]를 참조하면, 해당하는 드레인 전류 ID는 온도 변화에 비례한 전류 IPTAT 값임을 알 수 있다. 이렇게 얻어진 전류 IPTAT은 전류 생성부(111)의 커런트 미러에 의해 PMOS 트랜지스터(P3)의 드레인으로 출력될 수 있다. 즉, 드레인 전류를 온도에 대해 편 미분한 값이 결국은 온도 변화에 대해 증가하는 열 전압(Thermal Voltage)과 저항으로 정리되기 때문에 온도 변화에 비례할 수 있다.
PMOS 트랜지스터(P3)는 전류 IPTAT의 변화량에 대응하여 공급전류를 NMOS 트랜지스터(N3)로 공급할 수 있다. 여기서, 트랜지스터의 문턱 전압 성분은 온도가 오를 경우 그 값이 내리는 특성을 가지고 있으며, 온도가 내리면 그 값이 오르는 특성을 가지고 있다. 따라서, 내부 전압(VREF_BM)은 온도가 오르거나 내리거나, 온도의 증가와 감소 파라미터가 균형을 이루어 온도에 따른 변동이 적은 출력 값을 얻을 수 있다.
NMOS 트랜지스터(N3)의 게이트 소스 전압 VGS6에 의해 드레인 전류의 값이 정해진다. 게이트 소스 전압 VGS6은 아래의 [수학식 6]과 같이 얻어질 수 있다.
[수학식 6]
Figure 112016067796815-pat00006
여기서, VTHN는 NMOS 트랜지스터(N3)의 문턱전압을 나타낸다.
위의 [수학식 6]은 아래의 [수학식 7]과 같이 나타낼 수도 있다.
[수학식 7]
Figure 112016067796815-pat00007
여기서, VGS - Vth는 위의 드레인 전류 ID를 이용하여 산출할 수 있다.
[수학식 8]
Figure 112016067796815-pat00008
위의 [수학식 8]에서 문턱전압 VTHN은 온도 증가에 따라 감소하는 네가티브 온도 계수임을 알 수 있다. 즉, 온도에 대한 NMOS 트랜지스터의 문턱전압(Vth)의 변화를 보여주는 식이다.
위의 [수학식 6]에서 전류 IPTAT는 포지티브 온도 계수이고 문턱전압 VTHN은 네가티브 온도 계수이다. 그러므로, NMOS 트랜지스터(N3)의 게이트-소스 전압 VGS6는 온도 증감에 따른 변화 상수들이 서로 상쇄(Cancel-off) 되어 내부 전압(VREF_BM)이 온도에 둔감하게 변화된다. 즉, 온도가 변하더라도 내부 전압(VREF_BM)의 레벨은 거의 일정하게 유지될 수 있다.
베타 멀티플라이어 방식의 전압 생성기(100)에서 생성되는 내부 전압(VREF_BM)은 온도가 변하더라도 일정한 레벨을 유지하기 때문에, 후단의 회로에서 기준 전압으로 사용되는 경우가 많다.
도 2는 제1파워 온 리셋 신호(POR1)와 제2파워 온 리셋 신호(POR2)에 대해 설명하기 위한 도면이다.
제1파워 온 리셋 신호(POR1)는 외부 전압(VCCE)의 레벨이 미리 설정된 레벨에 도달하기 이전까지는 하이 레벨로 활성화되고, 그 이후에는 로우 레벨로 비활성화되는 신호일 수 있다.
제2파워 온 리셋 신호(POR2)는 제1파워 온 리셋 신호(POR1)보다 조금 더 지연된 신호일 수 있다. 여기서 제2파워 온 리셋 신호(POR2)가 제1파워 온 리셋 신호(POR1)보다 지연되었다 함은 제2파워 온 리셋 신호(POR2)의 비활성화 시점, 즉 로우 레벨로 천이하는 시점, 이 제1파워 온 리셋 신호(POR1)의 비활성화 시점보다 지연되었음을 의미할 수 있다.
제1파워 온 리셋 신호(POR1)는 도 2에 도시된 것보다 더 지연된 신호일 수도 있다. 즉, 외부 전압(VCCE)의 레벨이 미리 설정된 레벨에 도달한 이후에 약간의 지연 시간 이후에 제1파워 온 리셋 신호(POR1)가 로우 레벨로 비활성화될 수 있다. 이 경우에 제2파워 온 리셋 신호(POR2)는 제1파워 온 리셋 신호(POR1)보다 더 지연된 신호일 수 있다. 즉, 전압 생성기(100)를 초기화하는 파워 온 리셋 신호(POR1)보다 풀다운 구동부(190)를 활성화하는 파워 온 리셋 신호(POR2)가 더 지연된 신호이면 된다.
도 3은 본 발명의 다른 실시예에 따른 전압 생성 회로의 구성도이다.
도 3을 참조하면, 전압 생성 회로는, 제1파워 온 리셋 신호(POR1)에 응답해 초기화되고 외부 전압(VCCE)을 이용해 출력 노드(E) 상에 내부 전압(VREF_BG)을 생성하는 전압 생성기(300) 및 제2파워 온 리셋 신호(POR2)에 응답해 출력 노드(G)를 풀다운 구동하는 풀다운 구동부(390)를 포함할 수 있다. 도 3에 도시된 것과 같은 형태의 전압 생성기(300)를 밴드-갭(Band-gap) 타입의 전압 생성기라고 한다.
전압 생성기(300)는 파워 온 리셋시에 PMOS 트랜지스터들(P4, P5, P6)의 제어 노드(D)를 초기화하기 위한 초기화부(240)를 포함할 수 있다. 초기화부(340)는 제1파워 온 리셋 신호(POR1)가 하이 레벨인 동안에 제어 노드(D)를 로우 레벨로 초기화하는 것에 의해, 초기화 이후에 전압 생성기(300)의 동작을 안정화할 수 있다. 그런데, 초기화부(340)의 초기화 동작에 의해 PMOS 트랜지스터들(P4, P5, P6)이 턴온되므로, 초기화 동작시에 출력 노드(E)의 전압 레벨이 높아질 수 있으며, 이는 전압 생성기(300)의 추기 동작시에 출력 노드(E)에 생성되는 내부 전압(VREF_BG)의 레벨을 지나치게 높일 수 있으며, 지나치게 높아진 내부 전압(VREF_BG)의 레벨에 의해 내부 전압(VREF_BG)을 이용해 동작하는 전압 생성 회로 후단의 회로들이 오동작하거나 망가질 수 있다. 풀다운 구동부(390)는 바로 이러한 현상을 방지하기 위한 것으로 제2파워 온 리셋 신호(POR2)에 응답해 출력 노드(E)를 풀다운 구동하는 것에 의해 전압 생성기(300)의 초기 동작시에 내부 전압(VREF_BG)의 레벨이 지나치게 높아지는 것을 방지할 수 있다. 초기화부(340)는 제1파워 온 리셋 신호(POR1)에 응답해 동작하는 NMOS트랜지스터일 수 있다. 풀다운 구동부(390)는 저항(391)과 제2파워 온 리셋 신호(POR2)에 응답해 동작하는 NMOS 트랜지스터(392)를 포함할 수 있다.
전압 생성기(300)는 연산 증폭기들(301, 302), BJT 트랜지스터들(Q1, Q2), PMOS 트랜지스터들(P4~P8), 저항들(R2~R4) 및 캐패시터(303)를 포함할 수 있는데, 전압 생성기(300)의 동작에 대해 알아보기로 한다.
N:1의 비를 가지는 두 BJT 트랜지스터(Q1, Q2)의 이미터 전류로 표현되는 식은 다음의 [수학식 9]와 같다.
[수학식 9]
IQ1= IS*exp[VBE1/VT], IQ2=N*IS*exp[VBE2/VT], IQ1=A* IQ2 (VT 는 온도계수)
연산증폭기(101)에 의해서 VBE1과 X노드의 전위가 같은 경우 저항(R1)을 통해 흐르는 전류(IPTAT)는 다음의 [수학식 10]과 같다.
[수학식 10]
IPTAT=(VBE1-VBE2)/R1=ln(N*A)*VT/R1
그리고 동일한 상황 하에 저항(R2)에 흐르는 전류(ICTAT)는 다음의 [수학식 11]과 같다.
[수학식 11]
ICTAT=VBE1/R2
여기서 BJT 트랜지스터들(Q1, Q2)의 베이스-이미터 전압(VBE1, VBE2)은 온도에 따라 변하는 전압이므로, 전류(IPTAT)는 온도에 비례해 증가하는 전류이고, 전류(ICTAT)는 온도에 반비례하여 증가하는 전류가 될 수 있다.
동일한 크기의 MOS 트랜지스터에 동일한 양의 전류가 흐를다는 가정 하에서 M*IPTAT, K*ICTAT의 전류는 도면에 표시된 대로 M*IPTAT, K*ICTAT가 된다.
이를 바탕으로 출력되는 내부 전압(VREF_BG)는 다음과 같이 표시된다.
VREF_BG=K*R3/R2*(VBE1+(M*R3)/(K*R1)*ln(N*A)*VT)
온도 보상이 일어나도록 M, R1, R2, R3, K, M 값을 적절하게 조절해 주면 내부 전압(VREF_BG)는 온도가 변화하더라도 항상 일정한 값을 가지게 된다. 일반적으로는 N, R1, R2, R3값은 고정하고 K, M값만을 조절하여 내부 전압(VREF_BG)가 온도에 무관하게 일정한 값을 갖도록 조정한다. 밴드갭 방식의 전압 생성기(300)에서 생성된 내부 전압(VREF_BG)은 온도가 변하더라도 일정한 레벨을 유지하기 때문에, 후단의 회로에서 기준 전압으로 사용되는 경우가 많다.
도 4는 본 발명의 또 다른 실시예에 따른 전압 생성 회로의 구성도이다.
도 4를 참조하면, 전압 생성 회로는, 제1파워 온 리셋 신호(POR1)에 응답해 초기화되고 외부 전압(VCCE)을 이용해 출력 노드(H) 상에 내부 전압(VINT)을 생성하는 전압 생성기(400) 및 제2파워 온 리셋 신호(POR2)에 응답해 출력 노드(H)를 풀다운 구동하는 풀다운 구동부(490)를 포함할 수 있다. 도 4에 도시된 것과 같은 형태의 전압 생성기(400)를 로우 드롭 아웃 레귤레이터(LDO: Low Drop Out regulator) 타입의 전압 생성기라고 한다.
전압 생성기(400)는 파워 온 리셋시에 PMOS 트랜지스터들(P9, P10)의 제어 노드(F)를 초기화하기 위한 초기화부(440)를 포함할 수 있다. 초기화부(440)는 제1파워 온 리셋 신호(POR1)에 응답해 동작하는 NMOS트랜지스터일 수 있다. 풀다운 구동부(490)는 제2파워 온 리셋 신호(POR2)에 응답해 전압 생성기(400)의 출력 노드(H)를 풀다운 구동할 수 있다. 풀다운 구동부(490)는 저항(491)과 제2파워 온 리셋 신호에 응답해 동작하는 NMOS 트랜지스터(492)를 포함할 수 있다.
전압 생성기(400)는 피드백 전압(I)과 기준 전압(VREF)의 레벨을 비교하는 연산 증폭기(410), 연산 증폭기(410)의 출력(G)에 응답해 출력 노드(H)를 풀업 구동하는 PMOS 트랜지스터(P11) 및 출력 노드(H)에서 생성되는 내부 전압(VINT)을 전압 분배해 피드백 전압(I)을 생성하는 저항들(R5, R6)을 포함할 수 있다.
연산 증폭기(410)는 피드백 전압(I)의 레벨과 기준 전압(VREF)의 레벨을 비교해, 피드백 전압(I)의 레벨이 기준 전압(VREF)의 레벨보다 낮은 경우에 PMOS 트랜지스터(P11)를 턴온시키고 피드백 전압(I)의 레벨이 기준 전압(VREF)의 레벨보다 높은 경우에 PMOS 트랜지스터(P11)를 오프시킬 수 있다. 결국, 연산 증폭기(410)는 피드백 전압(I)의 레벨과 기준 전압(VREF)의 레벨이 동일해지도록 PMOS 트랜지스터(P11)를 구동할 수 있다. 피드백 전압(I)의 레벨과 기준 전압(VREF)의 레벨이 동일하므로 하기의 [수학식 12]가 도출될 수 있다.
[수학식 12]
Figure 112016067796815-pat00009
그리고 수학식 12를 정리하면 하기와 같이 내부 전압(VINT)에 관한 [수학식 13]이 도출될 수 있다.
[수학식 13]
Figure 112016067796815-pat00010
도 5는 본 발명의 일실시예에 따른 집적 회로의 구성도이다.
도 5를 참조하면, 집적 회로는, 베타 멀티 플라이어 타입의 전압 생성기(100), 밴드-갭 타입의 전압 생성기(300), 로우 드롭 아웃 레귤레이터 타입의 전압 생성기(400), 제1 내지 제3풀다운 구동부들(190, 390, 490) 및 멀티 플렉서(510)를 포함할 수 있다.
베타 멀티 플라이어 타입의 전압 생성기(100)는 제1파워 온 리셋 신호(POR1)에 응답해 초기화되고 외부 전압(VCCE)을 이용해 제1출력 노드(C) 상에 기준 전압으로 사용될 내부 전압(VREF_BM)을 생성할 수 있다. 그리고, 제1풀다운 구동부(190)는 제2파워 온 리셋 신호(POR2)에 응답해 제1출력 노드(C)를 풀다운 구동해 초기화 동작시에 내부 전압(VREF_BM)의 레벨이 지나치게 높아지는 것을 방지할 수 있다. 베타 멀티 플라이어 타입의 전압 생성기(100)와 제1풀다운 구동부(190)에 대해서는 도 1과 함께 자세히 설명했으므로, 여기서는 더 이상의 자세한 설명을 생략하기로 한다.
밴드-갭 타입의 전압 생성기(300)는 제1파워 온 리셋 신호(POR1)에 응답해 초기화되고 외부 전압(VCCE)을 이용해 제2출력 노드(E) 상에 기준 전압으로 사용될 내부 전압(VREF_BG)을 생성할 수 있다. 그리고, 제2풀다운 구동부(390)는 제2파워 온 리셋 신호(POR2)에 응답해 제2출력 노드(E)를 풀다운 구동해 초기화 동작시에 내부 전압(VREF_BG)의 레벨이 지나치게 높아지는 것을 방지할 수 있다. 밴드-갭 타입의 전압 생성기(300)와 제2풀다운 구동부(390)에 대해서는 도 3과 함께 자세히 설명했으므로, 여기서는 더 이상의 자세한 설명을 생략하기로 한다.
멀티 플렉서(510)는 선택 신호(SEL)에 응답해 베타 멀티 플라이어 타입의 전압 생성기(100)에서 생성된 내부 전압(VREF_BM) 또는 밴드-갭 타입의 전압 생성기(300)에서 생성된 내부 전압(VREF_BG) 중 하나를 기준 전압(VREF)으로 선택해 로우 드롭 아웃 레귤레이터 타입의 전압 생성기(400)에 공급할 수 있다. 즉, 로우 드롭 아웃 레귤레이터 타입의 전압 생성기(400)는 2가지의 내부 전압들(VREF_BM, VREF_BG) 중 하나를 선택적으로 기준 전압(VREF)으로 사용할 수 있다.
로우 드롭 아웃 레귤레이터 타입의 전압 생성기(400)는 제1파워 온 리셋 신호(POR1)에 응답해 초기화되고 외부 전압(VCCE)을 이용해 제3출력 노드(H) 상에 내부 전압(VINT)을 생성할 수 있다. 그리고, 제3풀다운 구동부(490)는 제2파워 온 리셋 신호(POR2)에 응답해 제3출력 노드(H)를 풀다운 구동해 초기화 동작시에 내부 전압(VINT)의 레벨이 지나치게 높아지는 것을 방지할 수 있다. 내부 전압(VINT)은 집적 회로 내부의 로우 드롭 아웃 레귤레이터 타입의 전압 생성기(400) 후단의 회로들에서 사용될 수 있다. 로우 드롭 아웃 레귤레이터 타입의 전압 생성기(400)와 제3풀다운 구동부(490)에 대해서는 도 4와 함께 자세히 설명했으므로, 여기서는 더 이상의 자세한 설명을 생략하기로 한다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
100: 베타 멀티 플라이어 타입의 전압 생성기
300: 밴드-갭 타입의 전압 생성기
400: 로우 드롭 아웃 레귤레이터 타입의 전압 생성기
190, 390, 490: 풀다운 구동부들

Claims (11)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1파워 온 리셋 신호에 응답해 초기화되고, 외부 전압을 이용해 출력 노드 상에 내부 전압을 생성하는 전압 생성기; 및
    상기 제1파워 온 리셋 신호보다 지연된 제2파워 온 리셋 신호에 응답해 상기 출력 노드를 풀다운 구동하는 풀다운 구동부를 포함하고,
    상기 전압 생성기는
    베타-멀티플라이어(Beta-Multiplier) 타입의 전압 생성기, 밴드-갭(Band-gap) 타입의 전압 생성기 및 로우 드롭 아웃 레귤레이터(LDO: Low Drop Out regulator) 타입의 전압 생성기 중 하나인
    전압 생성 회로.
  7. 제1파워 온 리셋 신호에 응답해 초기화되고, 외부 전압을 이용해 제1출력 노드 상에 제1기준 전압을 생성하는 베타-멀티 플라이어(Beta-Multiplier) 타입의 전압 생성기;
    상기 제1파워 온 리셋 신호에 응답해 초기화되고, 상기 외부 전압을 이용해 제2출력 노드 상에 제2기준 전압을 생성하는 밴드-갭(Band-gap) 타입의 전압 생성기;
    상기 제1파워 온 리셋 신호에 응답해 초기화되고, 상기 제1기준 전압과 상기 제2기준 전압 중 하나의 기준 전압과 상기 외부 전압을 이용해 제3출력 노드 상에 내부 전압을 생성하는 로우 드롭 아웃 레귤레이터(LDO: Low Drop Out regulator) 타입의 전압 생성기; 및
    상기 제1파워 온 리셋 신호보다 지연된 제2파워 온 리셋 신호에 응답해 상기 제1 내지 제3출력 노드 중 자신에 대응하는 출력 노드를 풀다운 구동하는 제1 내지 제3풀다운 구동부들
    을 포함하는 집적 회로.
  8. 제 7항에 있어서,
    상기 제1파워 온 리셋 신호는 상기 외부 전압의 레벨이 미리 설정된 레벨에 도달하기 이전까지는 활성화 그 이후에는 비활성화 레벨을 유지하는
    집적 회로.
  9. 제 7항에 있어서,
    상기 베타-멀티 플라이어 타입의 전압 생성기, 밴드-갭 타입의 전압 생성기 및 로우 드롭 아웃 레귤레이터 타입의 전압 생성기 각각은 하나 이상의 PMOS 트랜지스터들을 포함하고,
    상기 제1파워 온 리셋 신호의 활성화시에 상기 PMOS 트랜지스터들은 턴온되는
    집적 회로.
  10. 제 7항에 있어서,
    제1 내지 제3풀다운 구동부들 각각은
    상기 제1 내지 제3출력 노드들 중 자신에 대응하는 출력 노드와 접지단 사이에 직렬로 연결되는 저항 및 스위치 소자를 포함하고,
    상기 스위치 소자는 상기 제2파워 온 리셋 신호에 응답해 온/오프되는
    집적 회로.
  11. 제 10항에 있어서,
    상기 스위치 소자는 NMOS 트랜지스터인
    집적 회로.
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