KR102509240B1 - 표시장치 - Google Patents

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Abstract

본 발명에 의한 표시장치의 멀티플렉서들 각각은 다수의 스위치 소자들을 포함한다. 상기 인에이블 신호는 인에이블 신호 라인과 인에이블 신호 패턴을 경유하여 상기 스위치 소자들의 게이트전극으로 전달된다. 상기 인에이블 신호 패턴은 절연막을 사이에 두고 상기 인에이블 신호 라인과 분리된다. 상기 인에이블 신호 패턴은 상기 절연막을 관통하는 제1 컨택홀을 통해 상기 스위치 소자들 중에서 대응하는 스위치 소자의 게이트 전극과 접속되고, 상기 절연막을 관통하는 제2 컨택홀을 통해 상기 인에이블 신호 라인과 접속되어 상기 스위치 소자들과 중첩된다.

Description

표시장치{Display Device}
본 발명은 데이터 구동부와 데이터라인이 멀티플렉서를 통해서 연결되는 표시장치에 관한 것이다.
평판표시장치에는 액정표시장치(Liquid Crystal Display : LCD), 전계 방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP) 및 유기 발광다이오드소자(Organic Light Emitting Diode Device, OLED) 등이 있다. 평판표시장치는 데이터라인들과 게이트라인들이 직교되도록 배치되고, 데이터라인과 게이트라인이 직교하는 영역이 하나의 화소로 정의된다. 화소들은 패널에서 매트릭스 형태로 복수 개가 형성된다. 각 화소들을 구동하기 위해서, 데이터라인들에는 표시하고자 하는 비디오 데이터전압이 공급되고 게이트라인들에는 게이트 펄스가 순차적으로 공급된다. 그리고 게이트펄스가 공급되는 표시라인의 픽셀들에 비디오 데이터전압이 공급되며, 모든 표시라인들이 게이트펄스에 의해 순차적으로 스캐닝되면서 비디오 데이터를 표시한다.
데이터라인에 제공되는 데이터전압은 데이터 구동부에서 생성되어서 데이터라인으로 제공된다. 일반적으로 데이터 구동부의 각 채널에서 출력되는 데이터전압은 일대일로 대응되는 데이터라인에 공급된다. 근래에는 데이터 구동부의 회로를 간소화하기 위해서, 하나의 채널을 통해서 출력되는 데이터전압을 멀티플렉서를 이용하여 복수의 데이터라인에 분배하는 방법일 이용하기도 한다.
멀티플렉서는 트랜지스터로 구현될 수 있는 다수의 스위치 소자들을 포함하고, 각 스위치 소자들을 제어하는 인에이블 신호는 인에이블 라인을 통해서 인가된다. 멀티플렉서는 데이터 구동부와 표시패널에서 화소들이 배치되는 표시부 사이에 배치된다. 그 결과, 멀티플렉서로 인한 베젤이 증가하는 단점을 초래한다.
본 발명은 데이터 구동부의 회로를 간소화하면서도 베젤을 줄일 수 있는 표시장치를 제공하기 위한 것이다.
본 발명에 의한 표시장치는 데이터라인들이 배치되는 표시패널; 상기 데이터라인들에 공급될 데이터전압을 소스라인으로 출력하는 데이터 구동부; 및 인에이블 신호에 응답하여 상기 소스라인으로부터 제공받은 데이터전압을 상기 데이터라인들로 분배하는 복수의 멀티플렉서들을 구비한다.
상기 멀티플렉서들 각각은 다수의 스위치 소자들을 포함한다.
상기 인에이블 신호는 인에이블 신호 라인과 인에이블 신호 패턴을 경유하여 상기 스위치 소자들의 게이트전극으로 전달된다. 상기 인에이블 신호 패턴은 절연막을 사이에 두고 상기 인에이블 신호 라인과 분리된다.
상기 인에이블 신호 패턴은 상기 절연막을 관통하는 제1 컨택홀을 통해 상기 스위치 소자들 중에서 대응하는 스위치 소자의 게이트 전극과 접속되고, 상기 절연막을 관통하는 제2 컨택홀을 통해 상기 인에이블 신호 라인과 접속되어 상기 스위치 소자들과 중첩된다.
본 발명은 멀티플렉서에 인에이블 신호를 인가하기 위한 인에이블 신호 라인을 스위치 소자들이 배치되는 영역에 중첩시켜서 베젤을 줄일 수 있다.
도 1은 본 발명에 의한 표시장치를 나타내는 도면.
도 2는 도 1에 도시된 화소의 일례를 나타내는 도면.
도 3은 데이터 구동부의 일례를 나타내는 도면.
도 4는 본 발명의 실시 예에 의한 멀티플렉서를 나타내는 등가 회로도.
도 5는 본 발명에 의한 멀티플렉서의 어레이를 나타내는 도면.
도 6은 도 5에 도시된 Ⅰ-Ⅰ'를 따라 취한 절단면을 나타내는 도면.
도 7은 도 5에 도시된 Ⅱ-Ⅱ'를 따라 취한 절단면을 나타내는 도면.
도 8은 비교 예에 의한 멀티플렉서를 나타내는 도면.
도 9는 본 발명에 의한 원형 표시장치를 나타내는 도면.
도 10은 도 9에서 'A' 영역을 확대한 것을 나타내는 도면.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예를 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
도 1은 본 발명에 의한 표시장치를 나타내는 도면이다.
도 1을 참조하면, 본 발명의 표시장치는 표시패널(100), 타이밍 콘트롤러(200), 게이트 구동부(300) 및 데이터 구동부(400)를 포함한다.
표시패널(100)은 화소(P)들이 형성되는 표시영역(100A)과 표시영역(100A)의 외측으로 각종 신호라인들이나 패드 등이 형성되는 비표시영역(100B)을 포함한다. 표시영역(100A)은 복수 개의 화소(P)를 포함하고, 각각의 화소(P)들이 표시하는 계조를 기반으로 영상을 표시한다. 화소(P)들은 표시영역(100A)의 수평라인들 각각에 배치되고, 복수 개의 화소들(P)이 표시영역(100A)에서 매트릭스 형태로 배치된다. 각각의 화소(P)들은 서로 직교하는 데이터라인(DL1~DL6m) 및 게이트라인(GL1~GLn)이 교차하는 영역에 형성된다. 각 화소(P)는 도 2에 도시된 바와 같이 게이트라인(GL)과 데이터라인(DL)에 연결된 스위치 소자(SW)를 통해 공급된 스캔신호에 대응하여 공급된 데이터신호(DATA)에 대응하여 동작하는 픽셀회로(PC)를 포함한다. 화소회로(PC) 및 스위치 소자(SW)는 표시패널의 종류에 따라서 다른 형태로 구현될 수 있다.
멀티플렉서(150)는 데이터 구동부(400)와 표시영역(100A) 사이에 위치하는 비표시영역(100B)에 배치되고, 소스라인(SL)으로부터 제공받은 데이터전압을 다수의 데이터라인(DL)에 분배한다. 멀티플렉서(150)의 구조 및 동작에 대해서는 후술하기로 한다.
타이밍 콘트롤러(200)는 외부 호스트로부터 디지털 비디오 데이터(RGB)를 입력받고, 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(CLK) 등의 타이밍 신호를 입력받는다. 타이밍 콘트롤러(200)는 디지털 비디오 데이터(RGB)를 데이터 구동부(400)들에 전송한다. 타이밍 콘트롤러(200)는 타이밍 신호(Vsync, Hsync, DE, CLK)를 이용하여 데이터 구동부(400)의 동작 타이밍을 제어하기 위한 소스 타이밍 인에이블 신호와, 게이트 구동부의 레벨 쉬프터와 쉬프트 레지스터의 동작 타이밍을 제어하기 위한 게이트 타이밍 인에이블 신호(ST, GCLK, MCLK)을 발생한다. 또한 타이밍 콘트롤러(200)는 멀티플렉서(150)를 제어하기 위한 인에이블 신호를 멀티플렉서(150)에 제공한다. 인에이블 신호는 타이밍 콘트롤러(200)가 아닌 별도의 구성에서 생성될 수도 있다.
게이트 구동부(300)는 게이트 타이밍 인에이블 신호를 이용하여 게이트펄스(Gout)를 출력한다. 게이트 타이밍 인에이블 신호는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC) 및 게이트 출력 인에이블(GOE)을 포함한다. 게이트 스타트 펄스(GSP)는 게이트 구동부(300)가 첫 번째 게이트펄스(Gout)를 출력하는 시작 라인을 지시한다. 게이트 쉬프트 클럭(GSC)는 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭이다. 게이트 출력 인에이블(GOE)은 게이트펄스(Gout)의 출력 기간을 설정한다.
데이터 구동부(400)는 도 3에서와 같이, 레지스터부(410), 제1 래치(420), 제2 래치(430), 디지털-아날로그-변환부(Digital to Analog Converter;이하, DAC)(440) 및 출력부(450)를 포함한다. 레지스터부(410)는 타이밍 콘트롤러(200)로부터 제공받은 데이터 인에이블 신호들(SSC,SSP)을 이용하여 입력 영상의 RGB 디지털 비디오 데이터 비트를 샘플링하고, 이를 제1 래치(420)에 제공한다. 제1 래치(420)는 레지스터부(410)로부터 순차적으로 제공받은 클럭에 따라서 디지털 비디오 데이터 비트를 샘플링하여 래치하고, 래치한 데이터들을 동시에 출력한다. 제2 래치(430)는 제1 래치(420)로부터 제공받은 데이터들을 래치하고, 소스출력인에이블신호(SOE)에 응답하여 다른 데이터 구동부(400)의 제2 래치(430)와 동기하여 래치한 데이터들을 동시에 출력한다. DAC(440)는 제2 래치부(430)로부터 입력된 비디오 데이터들을 감마보상전압(GMA)으로 변환하여 아날로그 비디오 데이터전압을 발생한다. 출력부(450)는 소스 출력 인에이블신호(SOE)의 로우논리기간 동안에, DAC(440)에서 출력하는 아날로그 형태의 데이터전압(ADATA)을 데이터라인(DL)들에 제공한다. 출력부(450)는 저전위전압(GND)과 고전위입력단을 통해서 입력받은 전압을 구동전압을 이용하여 데이터전압을 출력하는 출력버퍼로 구현될 수 있다.
멀티플렉서(150)는 데이터 구동부(400)가 소스라인(SL1~SLm)으로 출력하는 데이터전압을 다수의 데이터라인(DL1~DL6m)에 분배한다. 이하, 본 명세서에서는 멀티플렉서(150)를 통해 하나의 소스라인에 6개의 데이터라인들이 연결되는 실시 예를 바탕으로 설명하기로 한다.
도 4는 본 발명의 실시 예에 의한 멀티플렉서(150)를 나타내는 도면이다.
도 4 및 도 5를 참조하면, 본 발명의 실시 예에 의한 멀티플렉서(150)는 제1 인에이블 신호(ME1) 내지 제6 인에이블 신호(ME6)에 의해서 각각 동작하는 제1 스위치 소자(M1) 내지 제6 스위치 소자(M6)를 포함한다.
제1 인에이블 신호(ME1) 내지 제3 인에이블 신호(ME3)는 1 수평기간(1H) 내에서 6개의 데이터라인을 스캔하기 위해서 각각 1/6 수평기간 동안 출력된다. 마찬가지로, 제4 내지 제6 인에이블 신호(ME4~MEME6)는 각각 1/6 수평기간 동안 출력된다.
제1 스위치 소자(M1)는 제1 인에이블 신호(ME1)에 응답하여, 제1 소스라인(SL1)을 통해서 제공받은 데이터전압을 제1 데이터라인(DL1)에 제공한다. 제2 스위치 소자(M2)는 제2 인에이블 신호(ME1)에 응답하여, 제1 소스라인(SL1)을 통해서 제공받은 데이터전압을 제2 데이터라인(DL2)에 제공한다. 제3 스위치 소자(M3)는 제3 인에이블 신호(ME3)에 응답하여, 제1 소스라인(SL1)을 통해서 제공받은 데이터전압을 제3 데이터라인(DL3)에 제공한다. 제4 스위치 소자(M4)는 제4 인에이블 신호(ME4)에 응답하여, 제1 소스라인(SL1)을 통해서 제공받은 데이터전압을 제4 데이터라인(DL4)에 제공한다. 제5 스위치 소자(M5)는 제5 인에이블 신호(ME5)에 응답하여, 제1 소스라인(SL1)을 통해서 제공받은 데이터전압을 제5 데이터라인(DL5)에 제공한다. 제6 스위치 소자(M6)는 제6 인에이블 신호(ME6)에 응답하여, 제1 소스라인(SL1)을 통해서 제공받은 데이터전압을 제6 데이터라인(DL6)에 제공한다.
도 5는 본 발명에 의한 멀티플렉서(150)의 어레이 구조를 나타내는 평면도이다. 그리고 도 6은 도 5에 도시된 Ⅰ-Ⅰ'를 따라 취한 단면을 나타내는 도면이고, 도 7은 도 5에 도시된 Ⅱ-Ⅱ'를 따라 취한 단면을 나타내는 도면이다. 도 5 내지 도 7은 제1 소스라인과 연결되는 제1 내지 제6 스위치 소자들을 중심으로 도시되어 있다.
도 5 내지 도 7을 참조하면, 멀티플렉서(150)는 제1 소스라인(SL1)에 연결되는 제1 내지 제6 스위치 소자(M1~M6)들을 포함한다.
제1 소스라인(SL1)은 제1_2 드레인전극(DE1_2), 제3_4 드레인전극(DE3_4) 및 제5_6 드레인전극(DE5_6)으로 분기된다. 제1_2 드레인전극(DE1_2)은 제1 및 제2 스위치 소자(M1,M2)에 공유되고, 제3_4 드레인전극(DE3_4)은 제3 및 제4 스위치 소자(M3,M4)에 공유되며, 제5_6 드레인전극(DE5_6)은 제5 및 제6 스위치 소자(M5,M6)에 공유된다.
제1 스위치 소자(M1)는 제1_2 드레인전극(DE1_2), 제1 소스전극(SE1) 및 제1 게이트전극(GE1)을 포함한다. 제2 스위치 소자(M2)는 제1_2 드레인전극(DE1_2), 제2 소스전극(SE2) 및 제2게이트전극(GE2)을 포함한다. 제1 및 제2 게이트전극(GE1,GE2)은 각각 제1_2 드레인전극(DE1_2)의 양측에 배치된다. 제1 소스전극(SE1)은 제1 게이트전극(GE1)을 사이에 두고 제1_2 드레인전극(DE1_2)과 인접한 영역에 배치된다. 제2 소스전극(SE2)은 제2게이트전극(GE2)을 사이에 두고 제1_2 드레인전극(DE1_2)과 인접한 영역에 배치된다.
제1 스위치 소자(M1)는 제1 게이트전극(GE1)에 인가되는 제1 인에이블 신호(ME1)에 응답하여, 제1_2 드레인전극(DE1_2)에 인가되는 데이터전압을 제1 소스전극(SE1)을 통해서 제1 데이터라인(DL1)으로 제공한다. 제1 인에이블 신호(ME1)는 제1 인에이블 신호 라인(ML1) 및 제1 인에이블 신호 패턴(MP1)을 경유하여 제1 게이트전극(GE1)으로 인가된다.
제2 스위치 소자(M2)는 제2 게이트전극(GE2)에 인가되는 제2 인에이블 신호(ME2)에 응답하여, 제1_2 드레인전극(DE1_2)에 인가되는 데이터전압을 제2 소스전극(SE2)을 통해서 제2 데이터라인(DL2)으로 제공한다. 제2 인에이블 신호(ME2)는 제2 인에이블 신호 라인(ML2) 및 제2 인에이블 신호 패턴(MP2)을 경유하여 제2 게이트전극(GE2)으로 인가된다.
제3 스위치 소자(M3)는 제3_4 드레인 전극(DE3_4), 제3 소스전극(SE3) 및 제3 게이트전극(GE3)을 포함한다. 제4 스위치 소자(M4)는 제3_4 드레인 전극(DE3_4), 제4 소스전극(SE4) 및 제4 게이트전극(GE4)을 포함한다. 제3 및 제4 게이트전극(GE3,GE4)은 각각 제3_4 드레인전극(DE3_4)의 양측에 배치된다. 제3 소스전극(SE3)은 제3 게이트전극(GE3)을 사이에 두고 제3_4 드레인전극(DE3_4)과 인접한 영역에 배치된다. 제4 소스전극(SE4)은 제4 게이트전극(GE4)을 사이에 두고 제3_4 드레인전극(DE3_4)과 인접한 영역에 배치된다.
제3 스위치 소자(M3)는 제3 게이트전극(GE3)에 인가되는 제3 인에이블 신호(ME3)에 응답하여, 제3_4 드레인전극(DE3_4)에 인가되는 데이터전압을 제3 소스전극(SE3)을 통해서 제3 데이터라인(DL3)으로 제공한다. 제3 인에이블 신호(ME3)는 제3 인에이블 신호 라인(ML3) 및 제3 인에이블 신호 패턴(MP3)을 경유하여 제3 게이트전극(GE3)으로 인가된다.
제4 스위치 소자(M4)는 제4 게이트전극(GE4)에 인가되는 제4 인에이블 신호(ME4)에 응답하여, 제3_4 드레인전극(DE3_4)에 인가되는 데이터전압을 제4 소스전극(SE4)을 통해서 제4 데이터라인(DL4)으로 제공한다. 제4 인에이블 신호(ME4)는 제4 인에이블 신호 라인(ML4) 및 제4 인에이블 신호 패턴(MP4)을 경유하여 제4 게이트전극(GE4)으로 인가된다.
제5 스위치 소자(M5)는 제5_6 드레인 전극(DE5_6), 제5 소스전극(SE5) 및 제5 게이트전극(GE5)을 포함한다. 제6 스위치 소자(M6)는 제5_6 드레인 전극(DE5_6), 제6 소스전극(SE6) 및 제6 게이트전극(GE6)을 포함한다. 제5 및 제6 게이트전극(GE6,GE5)은 각각 제5_6 드레인전극(DE5_6)의 양측에 배치된다. 제5 소스전극(SE5)은 제5 게이트전극(GE5)을 사이에 두고 제5_6 드레인전극(DE5_6)과 인접한 영역에 배치된다. 제6 소스전극(SE6)은 제6 게이트전극(GE6)을 사이에 두고 제5_6 드레인전극(DE5_6)과 인접한 영역에 배치된다.
제5 스위치 소자(M5)는 제5 게이트전극(GE5)에 인가되는 제5 인에이블 신호(ME5)에 응답하여, 제5_6 드레인전극(DE5_6)에 인가되는 데이터전압을 제5 소스전극(SE5)을 통해서 제5 데이터라인(DL5)으로 제공한다. 제5 인에이블 신호(ME5)는 제5 인에이블 신호 라인(ML5) 및 제5 인에이블 신호 패턴(MP5)을 경유하여 제5 게이트전극(GE5)으로 인가된다.
제6 스위치 소자(M6)는 제6 게이트전극(GE6)에 인가되는 제6 인에이블 신호(ME6)에 응답하여, 제5_6 드레인전극(DE5_6)에 인가되는 데이터전압을 제6 소스전극(SE6)을 통해서 제6 데이터라인(DL6)으로 제공한다. 제6 인에이블 신호(ME6)는 제6 인에이블 신호 라인(ME6) 및 제6 인에이블 신호 패턴(MP6)을 경유하여 제6 게이트전극(GE6)으로 인가된다.
제1 내지 제6 인에이블 신호 패턴(MP1~MP6)들은 제1 내지 제6 스위치 소자(M1~M6)들과 중첩되는 영역에 배치된다. 제1 내지 제6 인에이블 신호 패턴(MP1~MP6)들은 제1 내지 제6 스위치 소자(M1~M6)들과는 다른 금속층을 패터닝함으로써, 평면상에서 동일한 영역에 형성될 수 있다.
제1 내지 제6 인에이블 신호 패턴(MP1~MP6)들은 컨택홀을 통해서 게이트전극 및 인에이블 신호 라인들과 연결된다. 예컨대, 제2 인에이블 신호 패턴(MP2)은 도 6에 도시된 바와 같이 제1 컨택홀(CNT1)을 통해서 제2 게이트전극(GE2)과 연결된다. 그리고 제2 인에이블 신호 패턴(MP2)은 제2 컨택홀(CNT)을 통해서 제2 인에이블 신호 라인(ML2)과 연결된다.
이하, 도 6 및 도 7을 중심으로 스위치 소자들의 단면 구조를 살펴보면 다음과 같다. 도 6 및 도 7은 제2 인에이블 신호 패턴이 배치된 영역을 도시하고 있지만, 동일한 구성은 동일한 물질 및 방법을 이용하여 형성될 수 있다. 이하, 스위치 소자들의 단면 구조는 각 구성을 통칭하여 설명하기로 한다. 예컨대, 도 6 및 도 7은 제2 인에이블 신호 패턴만을 도시하고 있지만, 제1 내지 제6 인에이블 신호 패턴을 통칭하여 “인에이블 신호 패턴(MP)”로 설명하기로 한다.
인에이블 신호 패턴(MP)은 기판(SUB) 상에서 금속층을 이용하여 패터닝된다. 버퍼층(BUF)은 인에이블 신호 패턴(MP)을 덮도록 형성될 수 있다. 반도체 활성층(ACT)은 버퍼층(BUF) 상에 배치되며, 게이트 절연막(GI)은 버퍼층(BUF)을 덮도록 형성된다. 반도체 활성층(ACT)은 각 게이트전극(GE), 소스전극(SE) 및 드레인전극(DE)이 배치될 영역을 덮도록 형성될 수 있고, 반도체 활성층(ACT)은 인에이블 신호 패턴(MP)과는 평면상에서 중첩되지 않는다.
게이트 전극(GE)들은 게이트 절연막(GI) 상에 배치된다. 게이트 전극(GE)을 형성하기 이전에, 버퍼층(BUF)과 게이트 절연막(GI)은 컨택 영역에서 인에이블 신호 패턴(MP)이 노출되도록 식각된다. 컨택영역에서 인에이블 신호 패턴(MP)이 노출된 상태에서 게이트 전극(GE)을 형성함으로써, 게이트전극(GE)과 인에이블 신호 패턴(MP)은 제1 컨택홀(CNT1)을 통해서 접속된다. 층간 절연막(ILD)은 게이트 전극(GE)들을 덮도록 형성되고, 층간 절연막(ILD) 상에는 드레인전극(DE), 소스전극(SE) 및 인에이블 신호 라인(ML)이 배치된다. 인에이블 신호 라인(ML)은 제2 컨택홀(CNT2)을 통해서 인에이블 신호 패턴(MP)과 접속된다.
상술한 바와 같이, 본 발명에 의한 멀티플렉서(150)는 스위치 소자(M)들의 게이트전극(GE)과 접속되는 인에이블 신호 패턴(MP)을 평면상에서 스위치 소자(M)들이 형성되는 영역에 배치한다. 그 결과, 인에이블 신호를 인가하기 위한 인에이블 신호 라인들의 면적을 감소시킬 수 있다.
본 발명의 멀티플렉서를 도 8에 도시된 비교 예를 참조로 살펴보면 다음과 같다. 도 8은 종래의 멀티플렉서의 평면 구조를 나타내는 도면이다. 도 8에 도시된 제1 내지 제6 스위치 소자(M1~M6)들은 각각 제1 내지 제6 제어신호(ME1~ME6)에 응답하여 턴-온된다. 제1 내지 제6 제어신호(ME1~ME6)들은 제1 내지 제6 인에이블 신호 라인(ML1~ML6)을 통해서 인가받는다. 제1 내지 제6 인에이블 신호 라인(ML1~ML6)은 제1 내지 제6 스위치 소자(M1~M6)들의 이웃한 영역에 위치한다. 도 8에서와 같이, 종래의 멀티플렉서(150)는 제1 내지 제6 인에이블 신호 라인(ML1~ML6)이 배치되는 신호라인영역(LA)을 포함한다.
이에 반해서, 본 발명의 멀티플렉서(150)는 제1 내지 제6 인에이블 신호 라인(ML1~ML6)과 각각 접속하는 제1 내지 제6 인에이블 신호 패턴(MP1~MP6)을 스위치 소자(M1~M6)들과 평면상에서 중첩하여 형성하기 때문에 멀티플렉서(150)의 전체적인 크기를 줄일 수 있다. 그 결과, 멀티플렉서(150)가 배치되는 베젤의 사이즈를 줄일 수 있다.
본 발명은 휴대용 디스플레이 장치 등에 적용되기에 더욱 유리하며, 특히 웨어러블 표시장치(wearable display) 등에 이용되는 원형 표시패널에 적용됨으로써, 표시장치의 크기를 줄일 수 있다.
도 9는 본 발명이 적용된 이형 표시장치의 실시 예를 나타내는 도면이다. 도 9는 유기발광다이오드 표시패널을 이용하는 이형 표시장치에 대해서 설명하고 있지만, 표시패널의 종류 및 이에 따른 베젤에 배치되는 구동신호 배선들의 종류는 달라질 수 있다.
도 9를 참조하면, 본 발명의 실시 예에 의한 이형 표시장치는 이형 표시패널(110)과, 이형 표시패널(110)의 표시 영역(100A)에 배치된 화소들에 입력 영상의 데이터를 기입하기 위한 디스플레이 구동회로를 포함한다.
이형 표시패널(110)은 데이터라인들(DL), 데이터라인들(DL)과 직교하는 스캔라인들(GL), 및 데이터라인들(DL)과 스캔라인들(GL)에 의해 정의된 매트릭스 형태로 화소들이 배치된 표시영역(100A)을 포함한다. 그리고 이형 표시패널(110)은 적어도 일부분에서 곡선 구간을 포함한다. 이형 표시패널(110)은 표시영역(100A)과 베젤 영역(BZ)을 포함한다. 표시영역(100A)은 이형 표시패널(110)의 화소 어레이(Pixel array)을 포함하고, 입력 영상의 데이터가 표시된다.
베젤 영역(BZ)은 표시영역(100A)의 바깥에 배치된다. 베젤 영역(BZ)에는 멀티플렉서(150), 소스라인(SL), 고전위 라인부(112), 기준전압 라인부(113), 저전위 라인부(114) 및 게이트 구동부(300)를 포함한다.
게이트 구동부(300)는 쉬프트레지스터(Shift Register)를 포함한다. 시프트 레지스터(Shift Register)는 종속적으로 접속된 스테이지들을 포함하고, 각 스테이지들은 게이트라인에 제공되는 게이트펄스를 출력한다. 게이트 구동부(300)는 베젤 영역(BZ)에서 표시영역(100A)과 일정한 간격만큼 이격되어 표시영역(100A)의 곡선 라인을 따라 배치될 수 있다.
데이터 구동부(400)는 화소들에 제공될 데이터전압을 생성하고, 생성된 데이터전압을 소스라인(SL)들로 출력한다. 소스라인(SL)들은 데이터 구동부(400)와 연결되고, 표시영역(100A)의 외곽을 둘러싸는 형태로 배치된다. 데이터라인의 개수가 '6m'(m은 자연수) 개이고, 1:6 스위칭 구조의 멀티플렉서를 이용할 경우에, 소스라인(S)은 m개로 이루어질 수 있다.
멀티플렉서(150)는 표시영역(100A)과 소스라인(SL) 사이에 배치되고, 소스라인(SL)에서 데이터전압을 공급받아 데이터라인들(DL)에 분배한다.
소스라인(SL) 및 멀티플렉서(150)는 표시영역(100A)의 상반구에 배치된다.
도 10은 도 9에 도시된 'A' 영역을 확대한 도면이다. 도 10에서와 같이, 서로 인접하는 멀티플렉서들(150(i)~150(i+2))은 표시영역(100A)의 외곽 경계에 배치되되, 이형 디스플레이 장치의 베젤을 최소화하기 위해서 곡면을 따라 계단 형태로 배치될 수 있다. 멀티플렉서들(150(i)~150(i+2)) 각각의 입력단은 대응하는 하나의 소스라인(SL(i)~SL(i+2))에 연결되고, 출력단은 다수의 데이터 라인들(DL)에 연결된다.
고전위 라인부(112)는 전원발생부에서 출력되는 고전위 구동전압(VDD)을 화소에 공급한다. 고전위 구동전압(VDD)은 보상화소의 구동 트랜지스터를 구동하거나 유기발광다이오드 구동에 필요한 전원이다.
기준전압 라인부(113)는 고전위 라인부(112)와 게이트 구동부(300) 사이에 배치되고, 기준전압(Vref)을 공급받아 화소에 공급한다. 기준전압(Vref)은 화소들의 주요 노드를 초기화하는 과정에 이용될 수 있다.
저전위 라인부(114)는 게이트 구동부(300)의 가장자리를 따라 배치되고, 저전위 전압(Vss)을 공급받아 화소에 공급한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100: 표시패널 200: 타이밍 콘트롤러
300: 게이트 구동부 400: 데이터 구동부
150: 멀티플렉서 ML: 인에이블 신호 라인
MP: 인에이블 신호 패턴

Claims (10)

  1. 데이터라인들이 배치되는 표시패널;
    상기 데이터라인들에 공급될 데이터전압을 소스라인들로 출력하는 데이터 구동부; 및
    인에이블 신호에 응답하여 상기 소스라인들로부터 제공받은 데이터전압을 상기 데이터라인들로 분배하는 복수의 멀티플렉서들을 구비하고,
    상기 멀티플렉서들 각각은 다수의 스위치 소자들을 포함하며,
    상기 인에이블 신호는 인에이블 신호 라인과 인에이블 신호 패턴을 경유하여 상기 스위치 소자들의 게이트전극으로 전달되고,
    상기 인에이블 신호 패턴은 절연막을 사이에 두고 상기 인에이블 신호 라인과 분리되고,
    상기 인에이블 신호 패턴은 상기 절연막을 관통하는 제1 컨택홀을 통해 상기 스위치 소자들 중에서 대응하는 스위치 소자의 게이트전극과 접속되고, 상기 절연막을 관통하는 제2 컨택홀을 통해 상기 인에이블 신호 라인과 접속되며,
    상기 인에이블 신호 패턴은 상기 스위치 소자들의 드레인전극, 소스전극 및 게이트전극과 교차되는 표시장치.
  2. 제 1 항에 있어서,
    상기 스위치 소자들의 상기 게이트전극, 상기 드레인전극, 및 상기 소스전극이 서로 나란히 배치되는 표시장치.
  3. 제 1 항에 있어서,
    상기 절연막은,
    기판 상에서 상기 인에이블 신호 패턴을 덮는 버퍼층; 및
    상기 버퍼층을 덮는 게이트 절연막을 포함하고, 상기 스위치 소자들 각각은 상기 게이트전극, 드레인전극 및 소스전극을 포함하고,
    상기 게이트전극은 상기 게이트 절연막 상에 배치되며,
    상기 드레인전극, 상기 소스전극 및 상기 인에이블 신호 라인은 상기 게이트전극을 덮는 층간 절연막 상에 배치되는 표시장치.
  4. 제 3 항에 있어서,
    상기 스위치 소자들의 활성층은 상기 버퍼층과 상기 게이트 절연막 사이에 배치되는 표시장치.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 표시패널은 곡면 또는 원형 형태의 외곽 베젤 영역을 포함하는 표시장치.
  7. 제 6 항에 있어서,
    상기 데이터 구동부는 상기 표시패널의 외곽 배젤 영역을 따라 상기 표시패널의 상반부에 배치되고,
    하나의 상기 소스라인에는 하나의 상기 멀티플렉서가 대응되며,
    각각의 상기 멀티플렉서들은 상기 표시패널과 상기 데이터 구동부 사이에서 상기 표시패널의 외곽 베젤 영역을 따라 계단 형태로 배치되는 표시장치.
  8. 데이터라인들이 배치되는 표시패널;
    상기 데이터라인들에 공급될 데이터전압을 소스라인들로 출력하는 데이터 구동부; 및
    인에이블 신호에 응답하여 상기 소스라인들로부터 제공받은 데이터전압을 상기 데이터라인들로 분배하는 복수의 멀티플렉서들을 구비하고,
    상기 멀티플렉서들 각각은 다수의 스위치 소자들을 포함하며,
    상기 인에이블 신호는 인에이블 신호 라인과 인에이블 신호 패턴을 경유하여 상기 스위치 소자들의 게이트전극으로 전달되고,
    상기 인에이블 신호 패턴은 절연막을 사이에 두고 상기 인에이블 신호 라인과 분리되고, 상기 절연막을 관통하는 컨택홀을 통해 상기 인에이블 신호 라인과 접속되고,
    상기 인에이블 신호 패턴은 상기 스위치 소자들의 드레인전극, 소스전극 및 게이트전극과 중첩되고,
    상기 스위치 소자들은 인접한 제1 및 제2 스위치 소자들을 포함하고,
    상기 제1 및 제2 스위치 소자들 각각은 게이트전극, 소스전극, 및 공통 드레인전극을 포함하고, 상기 공통 드레인전극이 상기 제1 및 제2 스위치 소자에서 공유되는 표시장치.
  9. 제 8 항에 있어서,
    상기 스위치 소자들의 상기 게이트전극, 상기 드레인전극, 및 상기 소스전극이 서로 나란히 배치되는 표시장치.
  10. 제 8 항에 있어서,
    상기 절연막은,
    기판 상에서 상기 인에이블 신호 패턴을 덮는 버퍼층; 및
    상기 버퍼층을 덮는 게이트 절연막을 포함하고,
    상기 게이트전극은 상기 게이트 절연막 상에 배치되며,
    상기 스위치 소자들 각각은 상기 게이트전극, 드레인전극 및 소스전극을 포함하고,
    상기 드레인전극, 상기 소스전극 및 상기 인에이블 신호 라인은 상기 게이트전극을 덮는 층간 절연막 상에 배치되고,
    상기 인에이블 신호 패턴은 상기 버퍼층과 상기 게이트 절연막을 관통하는 제1 컨택홀을 통해 상기 스위치 소자들 중에서 대응하는 스위치 소자의 게이트 전극과 접속되고, 상기 버퍼층과 상기 게이트 절연막을 관통하는 제2 컨택홀을 통해 상기 인에이블 신호 라인과 접속되는 표시장치.
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