KR102503927B1 - 반도체 디바이스, 이를 포함하는 전자 디바이스, 및 이의 제조 방법 - Google Patents

반도체 디바이스, 이를 포함하는 전자 디바이스, 및 이의 제조 방법 Download PDF

Info

Publication number
KR102503927B1
KR102503927B1 KR1020200068473A KR20200068473A KR102503927B1 KR 102503927 B1 KR102503927 B1 KR 102503927B1 KR 1020200068473 A KR1020200068473 A KR 1020200068473A KR 20200068473 A KR20200068473 A KR 20200068473A KR 102503927 B1 KR102503927 B1 KR 102503927B1
Authority
KR
South Korea
Prior art keywords
circuit board
support posts
connection terminals
semiconductor package
melting temperature
Prior art date
Application number
KR1020200068473A
Other languages
English (en)
Other versions
KR20210050427A (ko
Inventor
쿠안-유 후앙
숭-후이 후앙
샹-윤 호우
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20210050427A publication Critical patent/KR20210050427A/ko
Application granted granted Critical
Publication of KR102503927B1 publication Critical patent/KR102503927B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 디바이스는 회로 기판, 반도체 패키지, 연결 단자들 및 지지체들을 포함한다. 회로 기판은 제1 측 및 제1 측의 반대편에 있는 제2 측을 갖는다. 반도체 패키지는 회로 기판의 제1 측에 연결된다. 연결 단자들은 회로 기판의 제2 측 상에 위치되고, 회로 기판을 통해 반도체 패키지에 전기적으로 연결된다. 지지체들은, 회로 기판의 제2 측 상에서, 연결 단자들 옆에 위치된다. 지지체들의 재료는 연결 단자들의 용융 온도보다 높은 용융 온도를 가진다.

Description

반도체 디바이스, 이를 포함하는 전자 디바이스, 및 이의 제조 방법{SEMICONDUCTOR DEVICE, ELECTRONIC DEVICE INCLUDING THE SAME, AND MANUFACTURING METHOD THEREOF}
[관련 출원에 대한 참조] 본 출원은 2019년 10월 27일자에 출원된 미국 가출원 제62/926,562호의 이점을 주장하며, 이것의 내용은 그 전체가 본원에 참조로 포함된다.
휴대전화 및 다른 모바일 전자 장비와 같은 다양한 전자 장치에 사용되는 반도체 디바이스 및 집적 회로는 전형적으로 단일 반도체 웨이퍼 상에서 제조된다. 웨이퍼의 다이는 다른 반도체 디바이스 또는 웨이퍼 레벨의 다이와 함께 처리 및 패키징될 수 있으며, 웨이퍼 레벨 패키징을 위한 다양한 기술 및 응용물이 개발되었다. 이 분야에서, 다수의 반도체 디바이스의 통합이 해결 과제가 되고 있다. 소형화, 고속화, 및 더 나은 전기적 성능(예를 들어, 더 낮은 전송 손실 및 삽입 손실)에 대한 증가하는 수요에 응답하여, 보다 창의적인 패키징 및 조립 기술이 활발히 연구되고 있다.
본 개시의 양태는 첨부 도면과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 본 산업계에서의 표준 관행에 따라, 다양한 피처부는 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 피처부의 치수는 설명의 명료성을 위해 임의로 증가 또는 감소될 수 있다.
도 1a 내지 도 1g는 본 개시의 일부 실시예에 따른 반도체 디바이스의 제조 방법의 다양한 단계에서 생성된 구조물의 개략적인 단면도이다.
도 1h는 본 발명의 다양한 실시예에 따른 전자 디바이스의 개략적인 단면도이다.
도 2는 본 발명의 일부 실시예에 따른 반도체 디바이스의 개략적인 단면도이다.
도 3a 내지 도 3e는 본 개시의 일부 실시예에 따른 반도체 디바이스의 개략적인 평면도이다.
도 4a 및 도 4b는 본 발명의 일부 실시예에 따른 반도체 디바이스의 개략적인 단면도이다.
아래의 개시는 본 개시의 다양한 피처부를 구현하기 위한 많은 다양한 실예 또는 예를 제공한다. 본 개시를 간단히 하도록, 구성 요소 및 배치에 있어서 특정 예가 이하에 설명된다. 물론, 이는 단지 예일 뿐이며, 한정하려는 의도가 아니다. 예컨대, 다음의 설명에서 제2 피처부 위의 또는 그 상의 제1 피처부의 형성은, 제1 및 제2 피처부가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 또한 부가적인 피처부가 제1 및 제2 피처부들 사이에 형성되어 제1 및 제2 피처부가 직접 접촉하지 않는 실시예를 포함할 수도 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명료성을 위한 것이며, 논의되는 다양한 실시예 및/또는 구성물 간의 관계를 그 자체로 나타내지 않는다.
또한, "하에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어가, 도면에 도시된 하나의 요소 또는 피처부와 다른 요소(들) 또는 피처부(들) 간의 관계를 설명하는 데 있어서, 설명의 편의를 위해 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 나타난 방향 외에도, 사용 또는 작동 중인 장치의 다른 방향을 망라한다. 디바이스는 다른 방향으로(90도 회전되거나 다른 방향으로 회전되어) 배치될 수 있고, 본 개시에서 사용된 공간적으로 상대적인 서술어는 이에 따라 마찬가지로 해석될 수 있다.
다른 피처부 또는 공정 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증(verification) 테스트를 돕기 위해 테스트 구조물이 포함될 수 있다. 테스트 구조물은, 예를 들어, 재분배층(redistribution layer)에, 또는 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 허용하는 기판 상에 형성된 테스트 패드를 포함할 수 있다. 검증 테스트는 최종 구조물뿐만 아니라 중간 구조물에서도 수행될 수 있다. 또한, 본 명세서에 개시된 구조물 및 방법은 수율을 증가시키고 비용을 감소시키기 위해 공지된 양호한 다이의 중간 검증을 포함하는 테스트 방법론과 함께 사용될 수 있다.
도 1a 내지 도 1g는 본 개시의 일부 실시예에 따른 반도체 디바이스(10)의 제조 방법의 다양한 단계에서 생산된 구조물의 개략적인 단면도이다. 도 1을 참조하면, 일부 실시예에서 반도체 패키지(100)가 제공된다. 일부 실시예에서, 반도체 패키지(100)는 하나 이상의 칩들(110)을 포함한다. 일부 실시예에서, 각각의 칩(110)은 반도체 기판(111), 접촉 패드들(113) 및 패시베이션층(115)을 포함한다. 접촉 패드들(113)은 반도체 기판(111)의 상단 표면 상에 형성될 수 있다. 패시베이션층(115)은 반도체 기판(111)의 상단 표면을 덮고, 각각의 접촉 패드(113)의 적어도 일부를 노출시키는 복수의 개구부를 가질 수 있다. 일부 실시예에서, 칩(110)은, 패시베이션층(115)의 개구부들을 채우고 접촉 패드들(113)에 전기적으로 연결된 복수의 접촉 포스트(117), 및 접촉 포스트들(117)을 둘러싸는 보호층(119)을 더 포함할 수 있다.
일부 실시예에서, 반도체 기판(111)은, 주기율표의 III-V 족의 반도체 재료들과 같은 반도체 재료들로 제조될 수 있다. 일부 실시예에서, 반도체 기판(111)은, 실리콘 또는 게르마늄과 같은 단일 원소 반도체 재료들, 실리콘 탄화물, 갈륨 비화물, 인듐 비화물 또는 인듐 인화물과 같은 복합 반도체 재료들, 또는 실리콘 게르마늄, 실리콘 게르마늄 탄화물, 갈륨 비화인화물 또는 갈륨 인듐 인화물과 같은 합금 반도체 재료들을 포함한다. 일부 실시예에서, 반도체 기판(111)은, 그 안에 형성된 능동 구성 요소들(예를 들어, 트랜지스터들 등) 및 선택적으로 수동 구성 요소들(예를 들어, 저항기들, 커패시터들, 인덕터들 등)을 포함한다. 특정 실시예에서, 접촉 패드들(113)은 알루미늄 패드들, 구리 패드들, 또는 다른 적합한 금속 패드들을 포함한다. 일부 실시예에서, 패시베이션층(115)은, 실리콘 산화물층, 실리콘 질화물층, 실리콘 산화질화물층, 다른 적합한 유전체 재료들에 의해 형성된 유전체층, 또는 이의 조합들을 포함하는 단일층 또는 다층 구조물일 수 있다. 일부 실시예에서, 접촉 포스트들(117)의 재료는 구리, 구리 합금들, 또는 다른 전도성 재료들을 포함하고, 퇴적, 도금 또는 다른 적합한 기술들에 의해 형성될 수 있다. 일부 실시예에서, 반도체 패키지(100)의 임의의 칩(110)은 상기 논의된 것과 유사한 피처부들을 보여줄 수 있다.
각각의 칩(110)은 독립적으로 중앙 처리 유닛(Central Processing Unit, CPU) 다이, 그래픽 처리 유닛(Graphic Processing Unit, GPU) 다이, 마이크로 제어 유닛(Micro Control Unit, MCU) 다이, 입력-출력(Input-Output, I/O) 다이, 베이스밴드(Baseband, BB) 다이, 또는 애플리케이션 프로세서(Application Processor, AP) 다이이거나 이를 포함할 수 있다. 일부 실시예에서, 하나 이상의 칩들(110)은 메모리 다이일 수 있다. 본 개시는 반도체 패키지(100)에 사용되는 칩들(110)의 유형에 의해 제한되지 않는다.
도 1a을 참조하면, 일부 실시예에서, 칩들(110)은 인터포저(120)에 본딩된다. 일부 실시예에서, 인터포저(120)는 반도체 기판(121), 상호 연결 구조물(123), 관통 반도체 비아들(Through Semiconductor Vias, TSVs)(125) 및 접촉 패드들(127)을 포함한다. 칩들(110)의 반도체 기판(111)과 관련하여 앞서 논의된 것과 유사하게, 반도체 기판(121)은 반도체 재료로 만들어진다. 일부 실시예에서, 인터포저(120)는 실리콘 웨이퍼를 포함한다. 일부 실시예에서, 상호 연결 구조물(123)은 반도체 기판(121) 상에 배치되고, 유전체층(1231), 전도성 패턴들(1232) 및 언더-범프 야금물들(metallurgies)(1233)을 포함한다. 간략화를 위해, 유전체층(1231)은 단일 유전체층으로 도시되고, 전도성 패턴들(1232)은 유전체층(1231)에 내장된 것으로 도시되었다. 그럼에도 불구하고, 제조 공정의 관점에서, 유전체층(1231)은 적어도 두 개의 유전체층으로 구성된다. 전도성 패턴들(1232)은 두 개의 인접한 유전체층 사이에 개재될 수 있다. 전도성 패턴들(1232) 중 일부는 유전체층(1231)을 통해 수직으로 연장되어, 상호 연결 구조물(123)의 상이한 금속화 단(tier)들 사이에서 전기적 연결을 수립할 수 있다. 일부 실시예에서, (최외각) 유전체층(1231)은, 하부 전도성 패턴들(1322)을 노출시키도록 패터닝될 수 있다. 언더-범프 야금물들(1233)은, 전도성 패턴들(1232)을 노출시키는 (최외각) 유전체층(1231)의 개구부들에 선택적으로 컨포멀하게 형성될 수 있고, (최외각) 유전체층(1231)의 노출된 표면의 부분들 위에서 연장될 수 있다. 일부 실시예에서, 언더-범프 야금물들(1233)은 다수의 적층된 층을 포함한다. 예를 들어, 언더-범프 야금물들(1233)은, 시드층 상에 적층된 하나 이상의 금속층을 포함할 수 있다. 일부 실시예에서, 유전체층(1231)의 재료는, 폴리이미드, 에폭시 수지, 아크릴 수지, 페놀 수지, 벤조사이클로부텐(Benzocyclobutene, BCB), 폴리 벤조옥사졸(Polybenzooxazole, PBO), 또는 임의의 다른 적합한 중합체-기반의 유전체 재료를 포함한다. 유전체층(1231)은, 예를 들어, 스핀-온 코팅, 화학적 기상 증착(Chemical Vapor Deposition, CVD), 플라즈마 강화 화학적 기상 증착(Plasma-Enhanced Chemical Vapor Deposition, PECVD) 등과 같은 적합한 제조 기술에 의해 형성될 수 있다. 일부 실시예에서, 전도성 패턴들(1232) 및 언더-범프 야금물들(1233)의 재료들은 알루미늄, 티타늄, 구리, 니켈, 텅스텐 또는 이의 합금을 포함한다. 전도성 패턴들(1232) 및 언더-범프 야금물들(1233)은, 예를 들어, 전기 도금, 퇴적, 및/또는 포토 리소그래피와 에칭에 의해 형성될 수 있다. 도 1a에 도시된 유전체층(1231)의 개수, 전도성 패턴(1232)의 개수, 및 언더-범프 야금물(1233)의 개수는 단지 예시적 목적을 위한 것이며, 본 개시는 이에 제한되지 않음에 유의해야 한다. 일부 대안적인 실시예에서, 회로 설계에 따라 유전체층들(1231), 전도성 패턴들(1232) 또는 언더-범프 야금물들(1233)의 더 적거나 더 많은 층이 형성될 수 있다.
일부 실시예에서, 도 1a에 도시된 바와 같이, TSV들(125)은 반도체 기판(121)에 형성되고, 반도체 기판(121)을 통한 양면(dual-side) 전기 접속을 제공한다. 일부 실시예에서, TSV(125)의 일단은 상호 연결 구조물(123)의 전도성 패턴들(1232)에 연결되고, 동일한 TSV(125)의 타단은 반도체 기판(121)의 상호 연결 구조물(123) 반대측 상에 형성된 접촉 패드(127)에 연결된다. 일부 실시예에서, TSV(125)의 재료는 하나 이상의 금속을 포함한다. 일부 실시예에서, TSV(125)의 금속 재료는 구리, 티타늄, 텅스텐, 알루미늄, 또는 이의 조합 등을 포함한다.
일부 실시예에서, 칩들(110)은 커넥터들(130)을 통해 인터포저(120)에 본딩된다. 일부 실시예에서, 커넥터들(130)은 접촉 포스트들(117) 상에 설치되고 접촉 포스트들(117)과 언더-범프 야금물들(1233) 또는 (인터포저(120)에 상호 연결 구조물(123)이 포함되지 않은 경우) TSV들(125) 사이에 개재된 마이크로 범프들이다. 일부 실시예에 따르면, 칩들(110)은, 활성 표면들(110a)(접촉 포스트들(117) 또는 접촉 포스트(117)가 포함되지 않은 경우에는 접촉 패드들(113)을 노출시키는 표면들)이 인터포저(120)를 마주하도록 배치된다.
일부 실시예에서, 언더필(140)이 칩들(110)과 인터포저(120) 사이에 배치되어, 열 또는 물리적 응력으로부터 커넥터들(130)을 보호하고 인터포저(120)에 대한 칩들(110)의 전기적 연결을 확보할 수 있다. 일부 실시예에서, 언더필(140)은 모세관 언더필 충전(Capillary Underfill Filling, CUF)에 의해 형성된다. 디스펜서(미도시)가 칩들(110)의 둘레를 따라 충전 재료(미도시)를 도포할 수 있다. 일부 실시예에서, 칩들(110)과 인터포저(120) 사이에서 커넥터들(130)에 의해 규정된 인터스티스들에 충전 재료가 모세관 현상에 의해 침투(penetrate)하도록, 가열 또는 열 처리(treatment)가 적용될 수 있다. 일부 실시예에서, 언더필(140)을 강화하도록(consolidate), 경화 공정이 수행된다. 일부 실시예에서, 도 1a에 도시된 바와 같이, 다수의 언더필 부분(140)이 형성되고, 각각의 부분은 칩(110)의 커넥터들(130)을 고정시킨다. 일부 대안적인 실시예에서, 인터포저(120) 위의 칩들의 간격 및 상대적 위치에 따라, 단일 언더필(미도시)이 칩들(110) 아래로 연장될 수 있다.
도 1a에 도시된 바와 같이, 칩들(110) 및 언더필들(140)을 둘러싸는 인터포저(120) 위에 봉지재(encapsulant)(150)가 형성된다. 일부 실시예에서, 칩들(110)을 봉지재(미도시)로 완전히 덮고 나서, 칩들의 배면 표면들이 노출될 때까지 평탄화 공정(예를 들어, 기계적 연삭 공정 및/또는 화학적 기계적 연마 단계)를 수행함으로써 봉지재(150)가 형성된다. 일부 실시예에서, 봉지재는 몰딩 화합물, 몰딩 언더필, (에폭시 수지와 같은) 수지 등일 수 있다. 일부 실시예에서, 봉지재는 오버-몰딩 공정에 의해 형성된다. 일부 실시예에서, 봉지재는 압축 몰딩 공정에 의해 형성된다. 일부 실시예에서, 봉지재는 경화 단계를 필요로 할 수 있다.
도 1a에서는, 간략화를 위해, 인터포저(120) 상에 두 개의 칩들(110)만이 도시되어 있지만, 본 개시는 이에 제한되지 않는다. 일부 실시예에서, 반도체 패키지(100)는, 도 1에 도시된 것보다 많거나 적은 칩(110)뿐만 아니라 다른 구성 요소들(예를 들어, 더미 다이들, 응력 해제층들, 상호 연결 구조물들, 지지 필라들(pillars) 등)을 포함할 수 있다. 또한, 공정이 현재 칩-온-웨이퍼(Chip-on-Wafer, CoW) 패키지(100)에 대해 도시되고 있지만, 본 개시는 도면에 도시된 패키지 구조물에 한정되는 것이 아니며, 통합 핀-아웃(Integrated Fin-Out, InFO) 패키지, 패키지-온-패키지(package-on-package, PoP) 등과 같은 다른 유형의 반도체 패키지 또한 본 개시에 의해 커버되고 첨부된 청구 범위의 범주 내에 속한다.
도 1a을 참조하면, 일부 실시예에서, 회로 기판(200)이 지지 프레임(SF1) 상에 배치되고, 반도체 패키지(100)는 회로 기판(200)의 측(200a)에 연결된다. 일부 실시예에서, 회로 기판(200)은 코어층(210) 및 코어층(210)의 반대편에 있는 양측 상에 배치된 빌드-업층들(220, 230)을 포함한다. 코어층(210)은, 유전체층(211)을 좌우로 가로지르는 관통 홀들(213)을 포함하는 유전체층(211)을 포함할 수 있다. 관통 홀들(213)은, 관통 비아들(215)을 형성하는 전도성 재료로 라이닝될 수 있다. 일부 실시예에서, 관통 비아들(215)이, 유전체 충전물(217)에 의해 채워지는 관통 홀들(213)의 단지 일부만을 채운다(예를 들어, 관통 홀들(213)의 에지들을 라이닝한다). 일부 대안적인 실시예에서, 관통 홀들(213)은 관통 비아들(215)에 의해 채워진다. 일부 실시예에서, 각각의 빌드-업층(220 또는 230)은, 유전체층(221 또는 231) 및 대응하는 유전체층(221 또는 231)에 내장되고 대응하는 유전체층(221 또는 231)의 반대편에 있는 양 측 사이에 전기적 연결을 제공하는 전도성 패턴들(223 또는 233)을 각각 포함한다. 일부 실시예에서, 라우팅 요구 사항에 따라, 빌드-업층들(220, 230)은 도 1a에 도시된 것보다 많거나 적은 유전체층(221, 231) 및 전도성 패턴(223, 233)을 독립적으로 포함할 수 있다. 일부 실시예에서, 관통 비아들(215)은 하나의 빌드-업층(220)의 전도성 패턴들(223)과 다른 빌드-업층(230)의 전도성 패턴들(233) 사이의 전기적 연결을 수립한다. 일부 실시예에서, 빌드-업층(230)이 지지 프레임(SF1)을 향하고 다른 빌드-업층(220)이 추가의 처리를 위해 노출되도록, 회로 기판(200)이 지지 프레임(SF1) 상에 배치된다. 따라서, 빌드-업층(220)의 측(예를 들어, 측(200a))에서 반도체 패키지(100)가 회로 기판(200)에 연결되고, 회로 기판(200)의 반대측(200b)은 지지 프레임(SF1)을 향한다. 일부 실시예에서, 전도성 단자들(310)은, 반도체 패키지(100)의 접촉 패드들(127), 및 (최외각) 유전체층(221)에 의해 노출된 빌드-업층(220)의 전도성 패턴들(223)의 부분들 사이에 배치된다. 일부 실시예에서, 전도성 단자들(310)은 C4-범프들이다. 일부 실시예에서, 열 및 기계적 응력으로부터 전도성 단자들(310)을 보호하도록, 언더필(320)이 반도체 패키지(100)와 회로 기판(200) 사이에 배치된다.
도 1b에 도시된 바와 같이, 일부 실시예에서, 링(400)이 반도체 패키지(100) 및 언더필(320)을 둘러싸면서, 측(200a)에서 회로 기판(200)에 고정된다. 일부 실시예에서, 링(400)은 수직 방향으로 회로 기판(200)을 향해 연장되는 플랜지들(402), 및 플랜지들(402)에 연결되고 회로 기판(200)에 실질적으로 평행하게 수평 방향으로 연장되는 루프(404)를 포함한다. 일부 실시예에서, 플랜지들(402)의 내부 에지(402i)는 반도체 패키지(100)의 에지(100e)와 마주한다. 일부 실시예에서, 반도체 패키지(100)는 모든 측에서 플랜지들(402)의 내부 에지(402i)에 의해 둘러싸인다. 루프(404)는 플랜지들(402)과 일체로 형성될 수 있다(단일 피스(piece)로 형성될 수 있다). 일부 실시예에서, 플랜지들(402)과 루프(404)는 결합부(joint)에서 직각인 것으로 설명되지만, 본 개시는 이에 제한되지 않는다. 일부 실시예에서, 플랜지들(402)은 90도가 아닌 다른 각도로 루프(404)에 결합될 수 있다. 일부 실시예에서, 루프(404)는, (상부에서 볼 때) 반도체 패키지(100)를 노출하여 남겨 두는 개구부(406)를 포함한다. 일부 실시예에서, 방열(heat dissipation) 시스템(미도시)이 루프(404)의 개구부(406)를 통해 반도체 패키지(100)에 연결될 수 있다. 일부 대안적인 실시예에서, 루프(404)는 개구부(406)를 포함하지 않고, 반도체 패키지(100)를 덮는 덮개를 구성한다. 일부 실시예에서, 링(400)의 재료는 금속(예를 들어, 구리)을 포함한다. 일부 실시예에서, 링(400)이 회로 기판(200) 상에 설치되기 전에, 환경 저항을 향상시키기 위해 (예를 들어, 니켈로) 양극 처리 또는 패시베이션 처리될 수 있다. 일부 실시예에서, 링(400)의 내부 에지(402i)의 반대편에 있는 외부 에지(400o)는 회로 기판(200)의 외부 에지(200e)와 수직으로 정렬된다. 일부 실시예에서, 회로 기판(200)의 외부 에지(200e)는 측(200a)과 측(200b)을 결합하는 주변 표면에 대응한다. 일부 실시예에서, 링(400)의 풋프린트는 회로 기판(200)의 풋프린트와 실질적으로 일치하고 정렬된다. 일부 실시예에서, 링(400)은, 본딩 재료(410)를 통해 회로 기판(200)에 고정될 수 있다. 본딩 재료(410)의 재료는 특별히 제한되지 않으며, 본딩 재료(410)가 서로 고정시켜야 하는 유전체층(231) 및 링(400)에 사용되는 재료들의 기능으로 선택될 수 있다. 일부 실시예에서, 본딩 재료(410)는 열경화성 접착제, 광경화성 접착제, 열 전도성 접착제, 열경화성 수지, 방수 접착제, 라미네이션 접착제 또는 이의 조합을 포함한다. 일부 실시예에서, 본딩 재료(410)는 열 전도성 접착제를 포함한다. 일부 실시예에서, 본딩 재료(410)는, 위에 솔더 페이스트(미도시)가 퇴적된 금속층(미도시)을 포함한다. 사용되는 재료의 유형에 따라, 본딩 재료(410)는 퇴적, 라미네이션, 인쇄, 도금 또는 임의의 다른 적합한 기술에 의해 형성될 수 있다.
도 1b 및 도 1c를 참조하면, 도 1b에 도시된 제조 중간체는 지지 프레임(SF2)상에서 뒤집힐 수 있다. 일부 실시예에서, 추가 처리를 위해 회로 기판(200)의 빌드-업층(230)을 노출시키도록, 링(400)이 지지 프레임(SF2) 상의 구조물을 지지할 수 있다. 즉, 제조 중간체가 뒤집힌 후에 측(200b)이 노출될 수 있다. 일부 실시예에서, 전도성 패턴들(233)의 부분들이 (이전에 커버된 경우) 노출되도록, 유전체층(231)이 패터닝될 수 있다. 일부 실시예에서, 솔더 재료의 부분들(510, 520, 530)이 빌드-업층(230) 상에 배치될 수 있다. 일부 실시예에서, 솔더 재료의 부분들(510, 520)이 전도성 패턴들(233)을 노출시키는 유전체층(231)의 개구부들 상에 배치되는 반면, 솔더 재료의 부분들(530)은 유전체층(231) 상에 배치될 수 있다. 즉, 솔더 재료의 부분들(510, 520)은 회로 기판(200)을 통해 반도체 패키지(100)의 칩들(110)에 전기적으로 연결될 수 있는 반면, 솔더 재료의 부분들(530)은 칩들(110)으로부터 또는 심지어 회로 기판(200)의 전도성 패턴들(233)로부터 전기적으로 절연될 수 있다. 일부 실시예에서, 솔더 재료는 납 또는 무연을 포함하는 공정 솔더(eutectic solder)를 포함한다. 일부 실시예에서, 솔더 재료는 비-공정 솔더를 포함한다. 일부 실시예에서, 솔더 재료는 Sn, SnAg, SnPb, SnAgCu, SnAgZn, SnZn, SnBiIn, SnIn, SnAu, SnCu, SnZnIn, SnAgSb 또는 유사한 솔더 합금을 포함한다. 일부 실시예에서, 솔더 재료는 솔더 페이스트로서 적용된다.
도 1d에 도시된 바와 같이, 일부 실시예에서, 연결 단자들(600)이 솔더 재료(510)의 부분들 상에 제공된다. 일부 실시예에서, 연결 단자들(600)은, 볼 그리드 배열(ball grid array) 실장용 솔더볼들이다. 일부 실시예에서, 연결 단자들(600)은 회로 기판(200)을 통해 반도체 패키지(100)에 전기적으로 연결된다. 도 1e에 도시된 바와 같이, 일부 실시예에서, 수동 디바이스들(700)이 솔더 재료(520)의 부분들을 통해 회로 기판(200)에 연결된다. 즉, 수동 디바이스들은, 연결 단자들(600) 사이에서 회로 기판(200)의 측(200b) 상에 배치된다. 일부 실시예에서, 수동 디바이스들(700)은 반도체 기판에 형성된 수동 디바이스들을 포함하는 칩들이다. 일부 실시예에서, 수동 디바이스들(700)은 통합 수동 디바이스들이며, 독립적으로 커패시터들, 인덕터들, 저항기들 등으로서 기능할 수 있다. 일부 실시예에서, 수동 디바이스들(700)은 기능 디바이스들이며, 즉 그것들은 회로 기판(200) 및 반도체 패키지(100)에 전기적으로 연결된다. 도 1f에 도시된 바와 같이, 일부 실시예에서, 지지 포스트들(800)이, 연결 단자들(600)과 수동 디바이스들(700) 사이에서, 솔더 재료의 부분들(530) 상에 설치된다. 일부 실시예에서, 지지 포스트들(800)은 사전 제조된 고온 용융 재료들의 피스(piece)들이다. 일부 실시예에서, 지지 포스트들(800)은, 연결 단자들(600)의 재료보다 높은 용융 온도를 갖는 재료로 만들어진다. 예를 들어, 지지 포스트들(800)은, 금속, 세라믹 재료(예를 들어, 산화물), 반도체 재료(예를 들어, 배면 실장 디바이스, 칩 캡(chip cap), 수동 디바이스), 중합체 재료, 또는 이의 조합 등을 포함할 수 있다. 일부 실시예에서, 수동 디바이스들이 지지 포스트들(800)로서 사용될 때, 이들은 회로 기판(200)(예를 들어, 비-기능적 수동 디바이스)으로부터 전기적으로 절연될 수 있다. 일부 실시예에서, 연결 단자들(600), 수동 디바이스들(700) 및 지지 포스트들(800)을 고정시키도록, 하나 이상의 리플로우 공정이 수행될 수 있다. 지지 포스트들(800)은 픽-앤-플레이스(pick-and-place) 공정을 통해 솔더 재료의 부분들(530) 상에 배치될 수 있다. 도 1d 내지 도 1f는 연결 단자들(600), 수동 디바이스들(700) 및 지지 포스트들(800)이 이 순서로 회로 기판(200) 상에 배치되는 것을 도시하지만, 본 개시는 이에 제한되지 않는다. 일부 대안적인 실시예에서, 수동 디바이스들(700), 연결 단자들(600), 또는 둘 모두 이전에, 지지 포스트들(800)이 회로 기판(200) 상에 배치될 수 있다. 일부 대안적인 실시예에서, 수동 디바이스들(700)은 회로 기판(200) 상에 먼저 배치될 수 있다.
도 1f 및 도 1g에 도시된 바와 같이, 일부 실시예에서, 시스템이 지지 프레임(SF2)으로부터 제거하고 나서, 반도체 디바이스(10)를 획득할 수 있다. 일부 실시예에서, 반도체 디바이스(10)는, 기판(200)에 연결되는 반도체 패키지(100), 회로 기판(200) 상에 배치되고 반도체 패키지(100)를 둘러싸는 링(400), 및 회로 기판(200)의 반도체 패키지(100) 반대측 상에 배치된 연결 단자들(600) 및 지지 포스트들(800)을 포함한다. 일부 실시예에서, 디바이스들(700)이 회로 기판 상에서, 수동 지지 포스트들(800) 및 연결 단자들(600) 옆에 배치될 수도 있다. 일부 실시예에서, 연결 단자들(600) 및 수동 디바이스들(700)(포함된다면)은 회로 기판(200)을 통해 반도체 패키지(100)에 전기적으로 연결될 수 있다. 반면, 지지 포스트들(800)은 회로 기판(200) 및 반도체 패키지(100)와 전기적으로 절연될 수 있다. 일부 실시예에서, 지지 포스트들(800)은, 반도체 패키지 (100)로부터 더 멀리 떨어진 빌드-업 스택(230)의 유전체층(231) 위에 놓이도록 회로 기판 (200) 상에 배치된다. 일부 실시예에서, 연결 단자들(600), 수동 디바이스들(700) 및 지지 포스트들(800)은 솔더 재료의 부분들(510, 520, 530)을 통해 회로 기판(200)에 각각 고정된다.
일부 실시예에서, 도 1g에 도시된 바와 같이, 연결 단자들(600)은 지지 포스트들(800)보다 더 두껍다(회로 기판(200)으로부터 더 멀리 돌출된다). 일부 실시예에서, 연결 단자들(600)의 두께(T600)는 300 μm 내지 700 μm의 범위일 수 있고, 지지 포스트들(800)의 두께(T800)는 200 μm 내지 600 μm의 범위일 수 있다. 일부 실시예에서, 지지 포스트들(800)의 두께(T800)는 연결 단자들(600)의 두께(T600)의 60 내지 85 %일 수 있다. 일부 실시예에서, 지지 포스트들(800)의 두께(T800)는 수동 디바이스들(700)의 두께(T700)보다 20 내지 100 %의 범위만큼 클 수 있다. 일부 실시예에서, 수동 디바이스들(700)의 두께(T700)는 50 μm 내지 300 μm의 범위일 수 있다. 일부 실시예에서, 지지 포스트들(800)의 재료는 연결 단자들(600)의 재료보다 높은 용융 온도를 가질 수 있다. 일부 실시예에서, 지지 포스트들(800)의 용융 온도는 연결 단자들(600)의 용융 온도보다 적어도 300℃ 높을 수 있다. 예를 들어, 연결 단자들(600)은 150 내지 260℃ 범위의 온도에서 용융되기 시작하는 솔더볼들을 포함할 수 있고, 지지 포스트들(800)은 알루미늄, 스테인레스 스틸, 구리, 실리콘 또는 세라믹을 포함할 수 있고 약 1000℃를 초과하는 온도에서 용융되기 시작될 수 있다. 일부 실시예에서, 연결 단자들(600)은 반도체 디바이스(10)를 다른 구성 요소들과 통합하는데 사용될 수 있다. 특정 실시예에서, 지지 포스트들(800)은 고온 가열 단계(예를 들어 리플로우 공정) 동안 연결 단자들(600)의 스탠드오프 높이를 유지하는 것을 도울 수 있다.
예를 들어, 도 1h는, 반도체 디바이스(10)가 인쇄 회로 기판, 마더 보드 등과 같은 회로 캐리어(900)에 연결된 전자 디바이스(15)의 단면도를 도시한다. 연결 단자들(600)은 회로 기판(200)과 회로 캐리어(900) 사이의 전기적 연결을 수립한다. 또한, 지지 포스트들(800)과 수동 디바이스들(700)은 회로 기판(200)과 회로 캐리어(900) 사이에 개재된다. 지지 포스트들(800)은, 회로 캐리어(900) 및 회로 기판(200)으로부터 전기적으로 절연될 수 있다. 일부 실시예에서, 반도체 디바이스(10)는, 솔더링 단계, 리플로우 단계, 또는 가열을 요구하는 일부 다른 공정 단계를 통해 회로 캐리어(900)에 고정될 수 있다. 일부 실시예에서, 가열 단계 동안 도달하는 온도는 회로 기판(200)에 휨을 야기할 수 있다. 일부 실시예에서, 솔더링 또는 리플로우 단계 이후의 회로 기판(200)의 프로파일은, 일부 영역들(제1 영역들)이 다른 영역들(제2 영역들)보다 회로 캐리어(900)로부터의 거리가 더 짧도록 다소의 곡률을 야기할 수 있다. 즉, 제1 영역들은, 솔더링 또는 리플로우 단계 후에 회로 캐리어(900)에 더 가까워지는 회로 기판(200)의 영역들일 수 있다. 일부 실시예에서, 제1 영역들은 회로 기판(200)의 휨 프로파일이 최소인 영역들로 지칭될 수 있다. 일부 실시예에서, 지지 포스트들(800)은, 휨 프로파일이 최소인 영역들에 대응하여 회로 기판(200) 상에 배치될 수 있다. 예를 들어, 지지 포스트를 포함하지 않는 반도체 디바이스에 대해 휨 프로파일이 물리적으로 측정되고, 휨 프로파일이 최소인 영역들이 결정되고, 지지 포스트들(800)을 포함하는 유사한 반도체 디바이스를 제조할 때, 예상되는 최소 영역에 지지 포스트(10)들이 배치될 수 있다. 일부 실시예에서, 휨 프로파일이 시뮬레이션될 수 있고, 지지 포스트들(800)의 위치는 시뮬레이션의 결과에 기초하여 결정될 수 있다. 일부 실시예에서, 지지 포스트들(800)의 위치는 시뮬레이션의 결과에 기초하여 찾을 수 있고, 효과적으로 관찰된 휨에 기초하여 후속 배치(batch)를 제조할 때 위치(들)가 더 정확해질 수 있다(refined). 일부 실시예에서, 지지 포스트들(800)은 연결 단자들(600)의 솔더링 또는 리플로우가 수행되는 온도보다 높은 용융 온도를 갖기 때문에, 지지 포스트들(800)은 솔더링 또는 리플로우 단계 동안 변형에 저항할 수 있다. 즉, 지지 포스트들(800)은, 회로 기판(200)이 회로 캐리어(900)를 향해 휘는(굽혀지는) 것에 대한 기계적 저항을 제공할 수 있다. 일부 실시예에서, 지지 포스트들(800)을 휨 프로파일이 최소인 영역들에 대응하여 위치시킴으로써, 지지 포스트들(800)이 포함되지 않은 경우에 비해 관찰되는 휨이 감소될 수 있다. 일부 실시예에서, 회로 기판(200)의 휨 감소는, 최소 영역에서 잠재적으로 발생하는 연결 단자들(600)의 단락(shortening)을 피하고, 따라서 반도체 디바이스(10)를 포함하는 전자 디바이스의 신뢰성을 증가시킬 수 있다.
도 2는 본 개시의 일부 실시예에 따른 반도체 디바이스(20)의 개략적인 단면도이다. 일부 실시예에서, 반도체 디바이스(20)는 반도체 디바이스(10)와 유사하고, 회로 기판(200)에 연결되는 반도체 패키지(100), 회로 기판(200) 상에 배치되고 반도체 패키지(100)를 둘러싸는 링(400), 회로 기판(200)의 반도체 패키지(100)과 링(400) 반대측 상에 배치된 연결 단자들(600), 연결 단자들(600)에서 회로 기판(200) 상에 배치된 지지 포스트들(800), 및, 선택적으로, 회로 기판(200)의 연결 단자들(600)과 지지 포스트들(800)과 같은 측(200b) 상에 배치된 수동 소자들(700)을 포함할 수 있다. 일부 실시예에서, 반도체 패키지(100)는 칩 온 웨이퍼(Chip on Wafer, CoW) 시스템이지만, 본 개시는 이에 제한되지 않는다. 일부 실시예에서, 도 1g의 반도체 디바이스(10)와 도 2의 반도체 디바이스(20) 사이의 차이점은, 지지 포스트들(800)을 회로 기판(200)에 고정시키는 재료에 있다. 지지 포스트들(800)은 회로 기판(200) 또는 반도체 패키지(100)에 전기적으로 연결될 필요가 없기 때문에, 반도체 디바이스(10)의 솔더 부분들(530) 대신에 접착부들(532)이 사용된다. 일부 실시예에서, 접착부들(532)은 열가소성 재료, 열경화성 재료 또는 광경화성 재료를 포함한다. 접착부들(532)은 에폭시 수지, 페놀 수지, 폴리올레핀 또는 다른 적합한 재료를 포함할 수 있다. 일부 실시예에서, 접착부들(532)은 유기 접착제들을 포함한다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 반도체 처리 환경과 호환되는 다른 재료 또는 중합체가 사용될 수 있다. 접착부들(532)은 라미네이션, 스핀 코팅 또는 다른 적합한 기술을 통해 도포될 수 있다.
도 3a는 본 개시의 일부 실시예에 따른 반도체 디바이스(30)의 개략적인 평면도이다. 도 3a의 개략적인 평면도에는, 회로 기판(200)의 유전체층(231) 위의 연결 단자들(600), 수동 디바이스들(700) 및 지지 포스트들(802, 804)의 위치가 도시된다. 또한, 링(400) 및 반도체 패키지(100)의 풋프린트들도 일점쇄선 및 파선으로 각각 도시되어 있다. 링(400)의 경우, 외부 에지(400o)의 투영(projection) 및 개구부(406)를 구획(delimit)하는 표면(즉, 도 1b의 루프(404)의 내부 에지)의 투영이 모두 도시되지만, 반도체 패키지(100)의 경우에는 에지(100e)의 윤곽만이 도시되어 있다. 도 3a의 연결 단자들(600) 및 수동 디바이스들(700)의 개수는 단지 예시를 위한 것이며, 본 개시를 제한하는 것은 아니다. 일부 실시예에서, 회로 요건에 따라 더 많거나 적은 연결 단자(600) 또는 수동 디바이스(700)가 포함될 수 있다. 유사하게, 지지 포스트의 개수는, 본 명세서에서 제시된 임의의 반도체 디바이스에 대한 개시에 의해 제한되지 않는다. 일부 실시예에서, 도면에 도시된 것보다 많거나 적은 지지 포스트가 포함될 수 있다. 일부 실시예에서, 지지 포스트의 개수 및 위치는 반도체 디바이스의 구조적 요건에 따라 최적화될 수 있다. 일부 실시예에서, 연결 단자들(600), 지지 포스트들(802) 및 수동 디바이스들(700)(포함된 경우)는 제1 방향(X) 및 제2 방향(Y)을 따라 순서대로 회로 기판 상에 배치된다. 일부 실시예에서, 제1 방향(X)과 제2 방향(Y)은 서로 직교할 수 있다. 일부 실시예에서, 연결 단자들(600), 지지 포스트(802) 및 수동 디바이스들(700)은 제1 방향(X)을 따라 제1 피치(Px) 및 제2 방향(Y)을 따라 제2 피치(Py)로 배치된다. 일부 실시예에서, 제1 피치(Px) 및 제2 피치(Py)는 연결 단자들(600), 수동 디바이스들(700) 및 지지 포스트들(802)의 크기에 따라 결정된다. 일부 실시예에서, 각각의 제1 피치(Px) 및 제2 피치(Py)는 독립적으로 500 내지 1500 μm의 범위일 수 있다. 일부 실시예에서, 지지 포스트들(802)은 반도체 패키지(100)의 풋프린트에 대응하여 배치된다. 즉, 방향(X, Y)에 직교하는 방향(Z)를 따라 반도체 패키지(100)를 수직 투영한 윤곽이 지지 포스트들(802) 상에 위치하도록, 지지 포스트들(802)이 배치될 수 있다. 일부 실시예에서, 회로 기판(200)에 대한 휨 프로파일이 최소인 영역들은 반도체 패키지(100)의 에지(100e)를 따라 위치할 수 있다. 일부 실시예에서, 휨 프로파일이 최소인 영역들은 반도체 패키지(100)의 중량에 의해 야기될 수 있다.
일부 실시예에서, 지지 포스트들(804)은, 링(400)의 풋프린트 내에서, 외부 에지(200e)를 따라 회로 기판(200)의 코너들에 위치된다. 일부 실시예에서, 코너에 배치된 지지 포스트(804)과 가장 가까운 연결 단자(600) 사이의 가장 가까운 거리는 제1 방향(X) 및 제2 방향(Y)을 기준으로 기울어진 방향을 따라 놓일 수 있다. 예를 들어, 도 3a의 좌측 상단 코너의 지지 포스트(804)를 고려하면, 가장 가까운 연결 단자(600)까지의 가장 작은 거리(PD1)는, 0 및 π/2 라디안의 (양 또는 음의) 정수배와 다른, 제1 방향(X)에 대한 각도(α)를 나타내는 방향(D1)을 따라 놓일 수 있다. 유사하게, 도 3a의 좌측 하단 코너의 지지 포스트(804)에 있어서, 가장 가까운 연결 단자(600)까지의 가장 작은 거리(PD2)는, 각도(α), 0 및 π/2 라디안의 (양 또는 음의) 정수배와 다른, 제1 방향(X)에 대한 각도(β)를 나타내는 방향(D2)을 따라 놓일 수 있다.
도 3b는 본 개시의 일부 실시예에 따른 반도체 디바이스(40)의 개략적인 평면도다. 도 3a에 대해서, 도 3b는 회로 기판(200)의 유전체층(231) 위의 연결 단자들(600) 및 지지 포스트들(802, 804, 806)의 위치를 도시한다. 또한, 링(400) 및 반도체 패키지(100)의 풋프린트들도 일점쇄선 및 파선으로 각각 도시되어 있다. 일부 실시예에서, 반도체 디바이스(40)는 수동 디바이스들(700)을 포함하지 않는다. 또한, 지지 포스트들(802)은 반도체 패키지(100)의 에지(100e)에 대해 미정렬될 수 있다. 즉, 반도체 패키지(100)를 수직 투영한 윤곽은 지지 포스트들(802) 상에 위치하지 않을 수 있다. 일부 실시예에서, 지지 포스트들(806)은, 반도체 패키지(100)의 에지(100e)에 대응하여 배치될 수 있다. 일부 실시예에서, 지지 포스트들(806)은, 예를 들어, 각도 결합부로부터 직교하는 방향을 따라 연장되는 두 개의 섹션을 포함하는, 굽힘 형상을 가질 수 있다. 일부 실시예에서, 지지 포스트들(806)은, 반도체 패키지(100)의 코너들 아래에 배치되고, 두 개의 섹션은 에지(100e) 아래로 연장될 수 있다.
도 3c는 본 개시의 일부 실시예에 따른 반도체 디바이스(50)의 개략적인 평면도다. 도 3a에 대해서, 도 3c는 회로 기판(200)의 유전체층(231) 위의 연결 단자들(600), 수동 디바이스들(700) 및 지지 포스트들(804, 806A, 806B)의 위치를 도시한다. 또한, 링(400) 및 반도체 패키지(100)의 풋프린트들도 일점쇄선 및 파선으로 각각 도시되어 있다. 일부 실시예에서, 지지 포스트(806A, 806B) 중 적어도 일부는 길쭉한 형상을 갖는다. 일부 실시예에서, 지지 포스트들(806A)은 제1 방향(X)을 따라 길쭉한 형상을 갖고, 지지 포스트들(806B)은 제2 방향(Y)을 따라 길쭉한 형상을 갖는다. 일부 실시예에서, 지지 포스트들(806A, 806B)은 반도체 패키지(100)를 수직 투영한 윤곽에 대응하여 (수직으로 정렬하여) 배치되고, 지지 포스트들(806A, 806B)의 신장 방향은 반도체 패키지(100)의 에지(100e)(예를 들어, 도 1b에 도시됨)의 연장 방향과 일치할 수 있다. 즉, 제1 방향(X)으로 연장된 지지 포스트(806A)는 제1 방향(X)을 따라 연장되는 반도체 패키지(100)의 에지(100e)의 부분들(100e1, 100e3) 아래에 배치되고, 제2 방향(Y)으로 연장된 지지 포스트들(806B)은 제2 방향(Y)을 따라 연장되는 반도체 패키지(100)의 에지(100e)의 부분들(100e2, 100e3) 아래에 배치될 수 있다. 일부 실시예에서, 하나 이상의 연결 단자들(600)은 반도체 패키지(100)의 에지(100e)의 동일한 부분(100e1, 100e2, 100e3 또는 100e4) 아래에 놓이는 지지 포스트들(806A, 806B) 사이에 배치된다.
도 3d는 본 개시의 일부 실시예에 따른 반도체 디바이스(60)의 개략적인 평면도다. 도 3a에 대해서, 도 3d는 회로 기판(200)의 유전체층(231) 위의 연결 단자들(600), 수동 디바이스들(700), 및 지지 포스트들(804, 808)의 위치를 도시한다. 또한, 링(400) 및 반도체 패키지(100)의 풋프린트들도 일점쇄선 및 파선으로 각각 도시되어 있다. 일부 실시예에서, 지지 포스트(808)는 환형 형상을 가지며, 반도체 패키지(100)의 에지(100e) 아래에 배치된다. 즉, 지지 포스트(808)는 반도체 패키지(100)를 수직 투영한 윤곽에 대응하여 프레임을 형성할 수 있다. 일부 실시예에서, 연결 단자들(600) 및 수동 디바이스들(700) 중 일부는 프레임으로 둘러싸인 공간에 배치될 수 있고, 나머지 연결 단자들(600) 및 수동 디바이스들(700)은 프레임 외부에 배치될 수 있다. 일부 실시예에서, 지지 포스트들(808)은 연속 경로를 형성할 수 있다. 즉, 프레임은 갭(gap)을 제시하지 않을 수 있다. 일부 대안적인 실시예에서, 프레임은 하나 이상의 갭을 제시할 수 있다.
도 3e는 본 개시의 일부 실시예에 따른 반도체 디바이스(70)의 개략적인 평면도다. 도 3a에 대해서, 도 3e는 회로 기판(200)의 유전체층(231) 위의 연결 단자들(600) 및 지지 포스트들(802, 804, 808)의 위치를 도시한다. 또한, 링(400) 및 반도체 패키지(100)의 풋프린트들도 일점쇄선 및 파선으로 각각 도시되어 있다. 일부 실시예에서, 반도체 디바이스(70)는 상이한 유형의 지지 포스트들(802, 804, 808)을 포함한다. 예를 들어, 반도체 디바이스(70)는, 도 3d의 반도체 디바이스(60)에 대해 설명된 바와 같은 프레임 형상의 지지 포스트(808)를 포함하고, 도 3a 및 도 3b에 도시된 반도체 디바이스(30 또는 40)에 대해 설명한 바와 같은 지지 포스트들(802)을 포함할 수도 있다. 일부 실시예에서, 반도체 디바이스(70)는 도 3c에 도시된 길쭉한 지지 포스트들(806A 또는 806B)을 포함할 수도 있다.
도 4a는 본 개시의 일부 실시예에 따른 전자 디바이스(85)의 개략적인 단면도이다. 전자 디바이스(85)는 회로 캐리어(900)에 연결된 반도체 디바이스(80)를 포함한다. 반도체 디바이스(80)는 회로 기판(200)의 측(200a)에 연결된 반도체 패키지(100), 회로 기판(200)의 측(200a)에 픽싱(fix)된 커버(420), 및 회로 기판(200)과 회로 캐리어(900) 사이에, 회로 기판(200)의 측(200b) 상에 배치된 연결 단자들(600) 및 수동 디바이스들(700)을 포함한다. 일부 실시예에서, 회로 기판(200)의 주변에 배치된 본딩 재료(410)에 의해 커버(420)가 회로 기판(200)에 고정된다. 일부 실시예에서, 커버(420)는 전자 디바이스(85)의 사용 동안 생성된 열의 소산(dissipation)을 촉진할 수 있다. 일부 실시예에서, 커버(420)는 반도체 패키지(100) 위로 연장되는 덮개(422), 덮개(422)에서 회로 기판(200)까지 연장되는 픽싱 플랜지들(424), 및 덮개(422)에서 회로 캐리어(900)까지 연장되는 지지 플랜지들(426)을 포함한다. 픽싱 플랜지들(424)은 본딩 재료(410)와 접촉하여 커버(420)를 회로 기판(200)에 고정시킨다. 반면에, 지지 플랜지들(426)은 회로 캐리어(900)에 도달하여 회로 기판(200)의 풋프린트 외부에서 회로의 외부 에지(200e)를 따라 연장된다. 즉, 지지 플랜지들(426)은 회로 기판(200)에 의해 덮인 영역 외부의 회로 캐리어(900)와 접촉할 수 있다. 일부 실시예에서, 지지 플랜지들(426)이 회로 캐리어(900)를 향해 더 연장되는 반면, 픽싱 플랜지들(424)은 회로 기판(200)에서 종결하는 바, 픽싱 플랜지들(424) 및 지지 플랜지들(426)은 회로 기판(200)에 도달하는 단일 블록으로 형성된다. 즉, 일부 실시예에서, 픽싱 플랜지들(424)의 일부는 회로 기판(200) 상의 본딩 재료(410) 상에 위치하고, 픽싱 플랜지들(424)의 나머지 부분은 회로 기판(200)의 외부 에지(200e)를 넘어 연장되어 지지 플랜지들(426)로서 회로 기판(900)에 도달하므로, 지지 플랜지들(426)은 픽싱 플랜지들(424)의 돌출부로 간주될 수 있다. 일부 실시예에서, 커버(420)는, 연결 단자들(600)의 재료보다 높은 용융 온도를 갖는 재료(예를 들어, 구리)의 블록으로 일체로 형성된다. 일부 실시예에서, 회로 캐리어(900)와 접촉함으로써, 커버(420)는 전자 디바이스(85)에 대한 구조적 지지를 제공할 수 있다. 일부 실시예에서, 커버(420)는 연결 단자들(600)의 솔더링 또는 리플로우가 수행되는 온도보다 높은 용융 온도를 갖기 때문에, 커버(420)는 솔더링 또는 리플로우 단계 동안 변형에 저항할 수 있다. 즉, 커버(420)는, 회로 기판(200)이 회로 캐리어(900)를 향해 휘는(굽혀지는) 것에 대한 기계적 저항을 제공할 수 있다. 일부 실시예에서, 지지 플랜지들(426)을 갖는 커버(420)를 포함함으로써, 지지 플랜지들(426)은 포함되지 않는 경우에 비해, 관찰된 휨이 감소될 수 있다. 일부 실시예에서, 회로 기판(200)의 휨 감소는, 최소 영역들에서 잠재적으로 발생하는 연결 단자들(600)의 단락을 피하여, 전자 디바이스(85)의 신뢰성을 증가시킬 수 있다.
도 4b는 본 개시의 일부 실시예에 따른 전자 디바이스(95)의 개략적인 단면도이다. 전자 디바이스(95)는 회로 캐리어(900)에 연결된 반도체 디바이스(90)를 포함한다. 반도체 디바이스(90)는 회로 기판(200)의 측(200a)에 연결된 반도체 패키지(100), 회로 기판(200)의 측(200a)에 픽싱(fix)된 커버(430), 및 회로 기판(200)과 회로 캐리어(900) 사이에, 회로 기판(200)의 측(200b) 상에 배치된 연결 단자들(600) 및 수동 디바이스들(700)을 포함한다. 일부 실시예에서, 회로 기판(200)의 측(200a) 상에 배치된 본딩 재료(410)에 의해 커버(430)가 회로 기판(200)에 고정된다. 일부 실시예에서, 커버(430)는 반도체 패키지(100) 위로 연장되는 덮개(432), 덮개(432)에서 회로 기판(200)까지 연장되는 픽싱 플랜지들(434), 및 덮개(432)에서 회로 캐리어(900)까지 연장되는 지지 플랜지들(436)을 포함한다. 픽싱 플랜지들(434)은 본딩 재료(410)와 접촉하여 커버(430)를 회로 기판(200)에 고정시킨다. 반면에, 지지 플랜지들(436)은 회로 기판(200)을 통해 관통하여 회로 캐리어(900)에 도달한다. 즉, 지지 플랜지들(436)은 코어층(210) 및 빌드-업층들(220, 230)의 유전체층들(211, 221, 231)을 통과하여 회로 캐리어(900)에 도달할 수 있다. 일부 실시예에서, 회로 기판(200)은 지지 플랜지들(436)을 수용하도록, 커버(430)를 설치하기 전에 천공(perforated)될 수 있다. 일부 실시예에서, 커버(430)는, 연결 단자들(600)의 재료보다 높은 용융 온도를 갖는 재료(예를 들어, 구리)의 블록으로 일체로 형성된다. 일부 실시예에서, 회로 캐리어(900)와 접촉함으로써, 커버(430)는 전자 디바이스(95)에 대한 구조적 지지를 제공할 수 있다. 일부 실시예에서, 커버(430)는 연결 단자들(600)의 솔더링 또는 리플로우가 수행되는 온도보다 높은 용융 온도를 갖기 때문에, 커버(430)는 솔더링 또는 리플로우 단계 동안 변형에 저항할 수 있다. 즉, 커버(430)는, 회로 기판(200)이 회로 캐리어(900)를 향해 휘는(굽혀지는) 것에 대한 기계적 저항을 제공할 수 있다. 일부 실시예에서, 지지 플랜지들(436)은 휨 프로파일이 최소인 영역들에 대응하여 회로 캐리어(900)와 접촉하도록 만들어질 수 있다. 그렇게 함으로써, 지지 플랜지들(436)이 포함되지 않은 경우에 비해, 관찰된 휨이 감소될 수 있다. 일부 실시예에서, 회로 기판(200)의 휨 감소는, 최소 영역들에서 잠재적으로 발생하는 연결 단자들(600)의 단락을 피하여, 전자 디바이스(95)의 신뢰성을 증가시킬 수 있다.
일부 실시예에 따른 전자 디바이스에서, 회로 기판과 회로 캐리어 사이의 전기적 연결은 연결 단자들을 통해 수립된다. 일부 실시예에서, 전기적으로 플로팅된 지지체들은, 회로 기판과 회로 캐리어 사이에서, 연결 단자들 옆에 포함된다. 일부 실시예에서, 지지체들은 솔더 재료를 통해 회로 기판에 고정된 포스트를 지지할 수 있다. 일부 대안적인 실시예에서, 지지체들은, 예를 들어, 본딩 재료를 통해 회로 기판에 고정된 커버의 플랜지들을 지지할 수 있다. 일부 대안적인 실시예에서, 지지체들은, 회로 기판의 연결 단자들과 동일한 측 상에 배치된 수동 디바이스들일 수 있다. 지지체들로서 사용되는 수동 디바이스는 회로 기판으로부터 전기적으로 절연될 수 있다. 일부 실시예에서, 지지체들의 재료는, 연결 단자들의 재료보다 높은 용융 온도(더 높은 온도에서 용융 시작)를 갖는다. 일부 실시예에서, 지지체들은, 회로 기판이 회로 캐리어를 향해 휘는(굽혀지는) 것에 대한 기계적 저항을 제공할 수 있다. 일부 실시예에서, 지지체들은, 회로 캐리어의 휨 프로파일이 최소인 영역에 대응하여 회로 캐리어와 접촉할 수 있으며, 지지체가 포함되지 않은 경우에 비해 관찰된 휨을 감소시킬 수 있다. 일부 실시예에서, 회로 기판의 휨 감소는 휨 프로파일이 최소인 영역들에서 잠재적으로 발생하는 연결 단자의 단락을 피할 수 있고, 따라서 디바이스의 신뢰성을 증가시킨다.
본 개시의 일부 실시예에 따르면, 반도체 디바이스가 제공된다. 반도체 디바이스는 회로 기판, 반도체 패키지, 연결 단자들 및 지지체들을 포함한다. 회로 기판은 제1 측 및 제1 측의 반대편에 있는 제2 측을 갖는다. 반도체 패키지는 회로 기판의 제1 측에 연결된다. 연결 단자들은 회로 기판의 제2 측 상에 위치되고, 회로 기판을 통해 반도체 패키지에 전기적으로 연결된다. 지지체들은, 회로 기판의 제2 측 상에서, 연결 단자들 옆에 위치된다. 지지체들의 재료는 연결 단자들의 용융 온도보다 높은 용융 온도를 가진다.
본 개시의 일부 실시예에 따르면, 전자 디바이스가 제공된다. 전자 디바이스는 회로 캐리어 및 회로 캐리어에 연결된 반도체 디바이스를 포함한다. 반도체 디바이스는, 회로 기판, 반도체 패키지, 연결 단자들, 및 지지 포스트들을 포함한다. 회로 기판은 제1 빌드-업층과 제2 빌드-업층 사이에 개재된 코어층을 갖는 회로 기판을 갖는다. 반도체 패키지는 제1 빌드-업층에 연결된다. 연결 단자들은 제2 빌드-업층에 연결되고 회로 기판을 통해 반도체 패키지에 전기적으로 연결된다. 지지 포스트들은 제2 빌드-업층 상에서 연결 단자들 옆에 위치되고, 회로 기판으로부터 전기적으로 절연된다. 연결 단자들 및 지지 포스트들은 회로 캐리어와 회로 기판 사이에 배치된다. 지지 포스트들은 연결 단자들의 제2 용융 온도보다 높은 제1 용융 온도를 갖는다.
본 개시의 일부 실시예에 따르면, 전자 디바이스의 제조 방법이 제공된다. 전자 디바이스의 제조 방법은 다음의 단계를 포함한다. 반도체 패키지가 회로 기판의 제1 측에 연결된다. 연결 단자들이 회로 기판의 제1 측의 반대편에 있는 제2 측 상에 배치된다. 지지 포스트들이 회로 기판의 제2 측 상에 배치된다. 지지 포스트들은 연결 단자들의 제2 용융 온도보다 높은 제1 용융 온도를 갖는다. 연결 단자들을 통해 회로 기판을 회로 캐리어에 부착하도록 가열 단계가 수행된다. 가열 단계는 제2 용융 온도보다 높고 제1 용융 온도보다 낮은 온도에서 수행된다.
전술한 내용은 당업자가 본 개시의 양태를 보다 잘 이해할 수 있도록 몇몇 실시예의 피처부를 개략적으로 설명한다. 당업자는 본 발명이 동일한 목적을 수행하고/수행하거나 본 명세서에 도입된 실시예의 동일한 장점을 달성하기 위한 다른 공정 및 구조물을 설계 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있음을 이해해야 한다. 당업자는 이러한 등가의 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변경을 행할 수 있음을 인식해야 한다.
[실시예 1]
반도체 디바이스에 있어서,
제1 측 및 상기 제1 측의 반대편에 있는 제2 측을 갖는 회로 기판;
상기 회로 기판의 제1 측에 연결된 반도체 패키지;
상기 회로 기판의 제2 측 상에 위치되고, 상기 회로 기판을 통해 상기 반도체 패키지에 전기적으로 연결된 연결 단자들; 및
상기 회로 기판의 제2 측 상에서, 상기 연결 단자들 옆에 위치된 지지체들 - 상기 지지체들의 재료는 상기 연결 단자들의 용융 온도보다 높은 용융 온도를 가짐 -
을 포함하는, 반도체 디바이스.
[실시예 2]
실시예 1에 있어서,
상기 지지체들은 지지 포스트들이고, 상기 지지 포스트들의 제1 부분은 상기 반도체 패키지의 에지 아래에 배치되는 것인, 반도체 디바이스.
[실시예 3]
실시예 2에 있어서,
상기 지지 포스트들의 제1 부분은 환형 형상을 갖는 하나의 지지 포스트를 포함하는 것인, 반도체 디바이스.
[실시예 4]
실시예 2에 있어서,
상기 회로 기판의 상기 제1 측 상에 배치되고 상기 반도체 패키지를 둘러싸는 링 - 제1 지지 포스트들이 상기 링 아래의 상기 회로 기판의 코너들에 배치됨 - 을 더 포함하는, 반도체 디바이스.
[실시예 5]
실시예 1에 있어서,
상기 지지체들은, 상기 회로 기판의 제1 측에 고정된 커버에 속하는 지지 플랜지들인 것인, 반도체 디바이스.
[실시예 6]
실시예 5에 있어서,
상기 커버는 상기 반도체 패키지 위로 연장되는 덮개를 더 포함하고, 상기 지지 플랜지들은 상기 덮개에 연결되고 상기 덮개로부터 상기 회로 기판을 향해 연장되는 것인, 반도체 디바이스.
[실시예 7]
실시예 6에 있어서,
상기 커버는 본딩 재료를 통해 상기 회로 기판의 제1 측에 고정되는 픽싱 플랜지들을 더 포함하는 것인, 반도체 디바이스.
[실시예 8]
실시예 1에 있어서,
상기 지지체들은 상기 회로 기판으로부터 전기적으로 절연된 수동 디바이스들인 것인, 반도체 디바이스.
[실시예 9]
실시예 1에 있어서,
상기 연결 단자들은 상기 지지체들보다 20 % 내지 100 % 더 두꺼운 것인, 반도체 디바이스.
[실시예 10]
전자 디바이스에 있어서,
회로 캐리어 및
상기 회로 캐리어에 연결된 반도체 디바이스 - 상기 반도체 디바이스는,
제1 빌드-업층과 제2 빌드-업층 사이에 개재된 코어층을 갖는 회로 기판;
상기 제1 빌드-업층에 연결된 반도체 패키지;
상기 제2 빌드-업층에 연결되고 상기 회로 기판을 통해 상기 반도체 패키지에 전기적으로 연결된 연결 단자들; 및
상기 제2 빌드-업층 상에서 상기 연결 단자들 옆에 위치되고, 상기 회로 기판으로부터 전기적으로 절연된 지지 포스트들을 포함함 -
를 포함하고,
상기 연결 단자들 및 상기 지지 포스트들은 상기 회로 캐리어와 상기 회로 기판 사이에 배치되고, 상기 지지 포스트들은 상기 연결 단자들의 제2 용융 온도보다 높은 제1 용융 온도를 갖는 것인, 전자 디바이스.
[실시예 11]
실시예 10에 있어서,
상기 지지 포스트들은 유기 접착제의 부분들을 통해 상기 회로 기판에 고정되는 것인, 전자 디바이스.
[실시예 12]
실시예 10에 있어서,
상기 지지 포스트들은 솔더 재료의 부분들을 통해 상기 회로 기판에 고정되는 것인, 전자 디바이스.
[실시예 13]
실시예 10에 있어서,
상기 연결 단자들, 및 상기 지지 포스트들의 일부는, 인접한 연결 단자들과 지지 포스트들 사이의 제1 방향을 따른 픽싱된 피치로 상기 회로 기판 상에 배치되는 것인, 전자 디바이스.
[실시예 14]
실시예 10에 있어서,
상기 지지 포스트들은 상기 회로 캐리어로부터 전기적으로 절연되는 것인, 전자 디바이스.
[실시예 15]
실시예 10에 있어서,
상기 지지 포스트들의 제1 지지 포스트는 상기 반도체 패키지의 에지 아래에 배치되는 것인, 전자 디바이스.
[실시예 16]
실시예 10에 있어서,
상기 제2 빌드-업층에 연결되고 상기 회로 기판을 통해 상기 반도체 패키지에 전기적으로 연결된 수동 디바이스들을 더 포함하는, 전자 디바이스.
[실시예 17]
전자 디바이스의 제조 방법에 있어서,
회로 기판의 제1 측에 반도체 패키지를 연결하는 단계;
상기 회로 기판의 제1 측의 반대편에 있는 제2 측 상에 연결 단자들을 배치하는 단계;
상기 회로 기판의 제2 측 상에 지지 포스트들을 배치하는 단계 - 상기 지지 포스트들은 상기 연결 단자들의 제2 용융 온도보다 높은 제1 용융 온도를 가짐 -; 및
상기 연결 단자들을 통해 상기 회로 기판을 회로 캐리어에 부착하도록 가열 단계를 수행하는 단계 - 상기 가열 단계는 상기 제2 용융 온도보다 높고 상기 제1 용융 온도보다 낮은 온도에서 수행됨 -
를 포함하는, 전자 디바이스의 제조 방법.
[실시예 18]
실시예 17에 있어서,
상기 회로 기판의 제2 측에 수동 디바이스들을 배치하는 단계를 더 포함하는, 전자 디바이스의 제조 방법.
[실시예 19]
실시예 17에 있어서,
상기 연결 단자들 및 상기 지지 포스트들을 배치하는 단계 전에, 상기 회로 기판의 제2 측 상에 솔더 재료를 분배하는 단계를 더 포함하는, 전자 디바이스의 제조 방법.
[실시예 20]
실시예 17에 있어서,
상기 솔더 재료의 제1 부분들은 상기 회로 기판의 전도성 패턴들과 전기적으로 접촉하여 배치되고, 상기 솔더 재료의 제2 부분들은 상기 회로 기판의 유전체층 상에 배치되고, 상기 연결 단자들은 상기 솔더 재료의 제1 부분들 상에 배치되고, 상기 지지 포스트들은 상기 솔더 재료의 제2 부분들 상에 배치되는 것인, 전자 디바이스의 제조 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    제1 측 및 상기 제1 측의 반대편에 있는 제2 측을 갖는 회로 기판;
    상기 회로 기판의 제1 측에 연결된 반도체 패키지;
    상기 회로 기판의 제2 측 상에 위치되고, 상기 회로 기판을 통해 상기 반도체 패키지에 전기적으로 연결된 연결 단자들; 및
    상기 회로 기판의 제2 측 상에서, 상기 연결 단자들 옆에 위치된 지지체들 - 상기 연결 단자들은 상기 지지체들보다 상기 회로 기판으로부터 더 멀리 돌출되고, 상기 지지체들의 재료는 상기 연결 단자들의 용융 온도보다 높은 용융 온도를 가짐 -
    을 포함하고,
    상기 지지체들은 지지 포스트들이고,
    상기 지지 포스트들 및 상기 연결 단자들은 솔더 재료의 부분들을 통해 상기 회로 기판에 고정되는 것인, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 지지 포스트들의 제1 부분은 상기 반도체 패키지의 에지 아래에 배치되는 것인, 반도체 디바이스.
  3. 제2항에 있어서,
    상기 지지 포스트들의 제1 부분은 환형 형상을 갖는 하나의 지지 포스트를 포함하는 것인, 반도체 디바이스.
  4. 제2항에 있어서,
    상기 회로 기판의 상기 제1 측 상에 배치되고 상기 반도체 패키지를 둘러싸는 링 - 제1 지지 포스트들이 상기 링 아래의 상기 회로 기판의 코너들에 배치됨 - 을 더 포함하는, 반도체 디바이스.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 전자 디바이스에 있어서,
    회로 캐리어 및
    상기 회로 캐리어에 연결된 반도체 디바이스 - 상기 반도체 디바이스는,
    제1 빌드-업층과 제2 빌드-업층 사이에 개재된 코어층을 갖는 회로 기판;
    상기 제1 빌드-업층에 연결된 반도체 패키지;
    상기 제2 빌드-업층에 연결되고 상기 회로 기판을 통해 상기 반도체 패키지에 전기적으로 연결된 연결 단자들; 및
    상기 제2 빌드-업층 상에서 상기 연결 단자들 옆에 위치되고, 상기 회로 기판으로부터 전기적으로 절연된 지지 포스트들을 포함함 -
    를 포함하고,
    상기 연결 단자들 및 상기 지지 포스트들은 상기 회로 캐리어와 상기 회로 기판 사이에 배치되고, 상기 연결 단자들은 상기 지지 포스트들보다 상기 회로 기판으로부터 더 멀리 돌출되고, 상기 지지 포스트들은 상기 연결 단자들의 제2 용융 온도보다 높은 제1 용융 온도를 갖고,
    상기 지지 포스트들 및 상기 연결 단자들은 솔더 재료의 부분들을 통해 상기 회로 기판에 고정되는 것인, 전자 디바이스.
  10. 전자 디바이스의 제조 방법에 있어서,
    회로 기판의 제1 측에 반도체 패키지를 연결하는 단계;
    상기 회로 기판의 제1 측의 반대편에 있는 제2 측 상에 연결 단자들을 배치하는 단계;
    상기 회로 기판의 제2 측 상에 지지 포스트들을 배치하는 단계 - 상기 연결 단자들은 상기 지지 포스트들보다 상기 회로 기판으로부터 더 멀리 돌출되고, 상기 지지 포스트들은 상기 연결 단자들의 제2 용융 온도보다 높은 제1 용융 온도를 가지고, 상기 지지 포스트들 및 상기 연결 단자들은 솔더 재료의 부분들을 통해 상기 회로 기판에 고정됨 -; 및
    상기 연결 단자들을 통해 상기 회로 기판을 회로 캐리어에 부착하도록 가열 단계를 수행하는 단계 - 상기 가열 단계는 상기 제2 용융 온도보다 높고 상기 제1 용융 온도보다 낮은 온도에서 수행됨 -
    를 포함하는, 전자 디바이스의 제조 방법.
KR1020200068473A 2019-10-27 2020-06-05 반도체 디바이스, 이를 포함하는 전자 디바이스, 및 이의 제조 방법 KR102503927B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962926562P 2019-10-27 2019-10-27
US62/926,562 2019-10-27
US16/798,404 2020-02-23
US16/798,404 US11569156B2 (en) 2019-10-27 2020-02-23 Semiconductor device, electronic device including the same, and manufacturing method thereof

Publications (2)

Publication Number Publication Date
KR20210050427A KR20210050427A (ko) 2021-05-07
KR102503927B1 true KR102503927B1 (ko) 2023-02-27

Family

ID=75586261

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200068473A KR102503927B1 (ko) 2019-10-27 2020-06-05 반도체 디바이스, 이를 포함하는 전자 디바이스, 및 이의 제조 방법

Country Status (3)

Country Link
US (1) US11569156B2 (ko)
KR (1) KR102503927B1 (ko)
TW (1) TWI739562B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9922964B1 (en) * 2016-09-19 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure with dummy die
US11270956B2 (en) * 2020-03-27 2022-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and fabricating method thereof
CN115332213A (zh) * 2021-05-11 2022-11-11 财团法人工业技术研究院 封装载板及其制作方法与芯片封装结构
TWI786698B (zh) * 2021-06-25 2022-12-11 力晶積成電子製造股份有限公司 半導體封裝
US12068260B2 (en) * 2021-08-31 2024-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor die package with ring structure and method for forming the same
CN115132593B (zh) * 2022-09-02 2022-11-15 盛合晶微半导体(江阴)有限公司 一种三维封装结构及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101918261B1 (ko) * 2011-11-28 2018-11-14 삼성전자주식회사 모바일 장치용 반도체 패키지
US20190326245A1 (en) * 2018-04-18 2019-10-24 Texas Instruments Incorporated Flip chip integrated circuit packages with spacers

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6781245B2 (en) * 2001-01-08 2004-08-24 Siliconware Precision Industries Co., Ltd. Array structure of solder balls able to control collapse
JP4768314B2 (ja) 2005-05-16 2011-09-07 株式会社東芝 半導体装置
JP5169800B2 (ja) 2008-12-22 2013-03-27 株式会社デンソー 電子装置
KR101767381B1 (ko) 2010-12-30 2017-08-11 삼성전자 주식회사 인쇄회로기판 및 이를 포함하는 반도체 패키지
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9461018B1 (en) 2015-04-17 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out PoP structure with inconsecutive polymer layer
US9666502B2 (en) 2015-04-17 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Discrete polymer in fan-out packages
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
TWI651824B (zh) 2017-04-07 2019-02-21 台灣積體電路製造股份有限公司 半導體結構及方法
US11304290B2 (en) 2017-04-07 2022-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods
US9899305B1 (en) 2017-04-28 2018-02-20 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure
KR101942736B1 (ko) 2017-08-04 2019-04-17 삼성전기 주식회사 반도체 패키지 연결 시스템
US10510603B2 (en) 2017-08-31 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive vias in semiconductor packages and methods of forming same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101918261B1 (ko) * 2011-11-28 2018-11-14 삼성전자주식회사 모바일 장치용 반도체 패키지
US20190326245A1 (en) * 2018-04-18 2019-10-24 Texas Instruments Incorporated Flip chip integrated circuit packages with spacers

Also Published As

Publication number Publication date
KR20210050427A (ko) 2021-05-07
US11569156B2 (en) 2023-01-31
TW202117968A (zh) 2021-05-01
TWI739562B (zh) 2021-09-11
US20210125907A1 (en) 2021-04-29

Similar Documents

Publication Publication Date Title
KR102503927B1 (ko) 반도체 디바이스, 이를 포함하는 전자 디바이스, 및 이의 제조 방법
CN110692127B (zh) 使用扇出内插器小芯片的高密度互连
CN107818974B (zh) 具有伪连接件的半导体封装件及其形成方法
US11018113B2 (en) Memory module, semiconductor package including the same, and manufacturing method thereof
US9899307B2 (en) Fan-out chip package with dummy pattern and its fabricating method
US11848265B2 (en) Semiconductor package with improved interposer structure
KR102415484B1 (ko) 패키지 구조체 및 그 제조 방법
US10276403B2 (en) High density redistribution layer (RDL) interconnect bridge using a reconstituted wafer
US20230326826A1 (en) Semiconductor structure and manufacturing method thereof
US10546845B2 (en) Package on package structure
US20230378046A1 (en) Metallization structure
US11502015B2 (en) Semiconductor package and manufacturing method thereof
CN113838840B (zh) 半导体封装及制造半导体封装的方法
US12074101B2 (en) Package structure and method of fabricating the same
US10886147B1 (en) Package structure and method for forming the same
US11955439B2 (en) Semiconductor package with redistribution structure and manufacturing method thereof
US20220359357A1 (en) Semiconductor device, electronic device including the same, and manufacturing method thereof
US20230062468A1 (en) Package structure and manufacturing method thereof
US11694941B2 (en) Semiconductor die package with multi-lid structures and method for forming the same
US20230282555A1 (en) Package structure and manufacturing method thereof
CN117276243A (zh) 半导体封装体及其形成方法
CN114843249A (zh) 一种晶圆级封装多芯片模组及其形成方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant