KR102501386B1 - 소비전력 감소를 위한 나노시트 fet 소자 및 그 제조 방법 - Google Patents

소비전력 감소를 위한 나노시트 fet 소자 및 그 제조 방법 Download PDF

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박준영
왕동현
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Abstract

본 발명은 3개의 채널을 포함하는 나노시트 FET 제조 방법에 관한 것으로서, 기판 상에 SiGe층과 Si층을 교차하여 순차적으로 3회 적층하는 방식으로 3개의 채널층을 형성하는 제1 단계, 상기 기판 상에 소스 및 드레인 영역을 에칭하고, SiGe 일부를 등방성 에칭(isotropic etching)하는 제2 단계, 상기 각 일부가 등방성 에칭(isotropic etching)된 SiGe층에서 내부가 진공 상태인 이너 스페이서(inner spacer)를 형성하는 제3 단계, 상기 기판 상에 소스 및 드레인 전극을 형성하는 제4 단계, 상기 각 채널 주위에 게이트 절연막을 형성하는 제5 단계 및 상기 각 게이트 절연막 상에 게이트 전극을 형성하는 제6 단계를 포함한다.
본 발명에 의하면 나노시트 FET 소자에 대해 전류 어닐링 공정을 수행함으로써, 소자의 수명을 연장할 수 있고, 신뢰성을 개선할 수 있는 효과가 있다.

Description

소비전력 감소를 위한 나노시트 FET 소자 및 그 제조 방법 {Nanosheet FET device for reducing power consumption and manufacturing method thereof}
본 발명은 나노시트(Nanosheet) FET(field-effect transistor) 소자 및 그 제조 방법에 관한 것이다.
나노시트 FET(Nanosheet FET)는 게이트(gate)가 채널(channel)의 전면을 둘러싸고 있는 둥근 나노와이어(nanowire) 형태를 갖는 GAA(gate-all-around) FET 보다 더 진보된 형태의 소자 구조로서, 채널을 여러 개의 다리 형태로 구현한 MBC(Multibridge-Channel) FET가 대표적이다.
나노시트 FET는 채널의 구조가 원형이 아닌 직사각형의 나노시트 형태로 제작됨으로써, 게이트와 채널이 접하는 면적 및 출력성능을 극대화할 수 있다. 하지만 이러한 나노시트 FET 에서의 게이트 절연막(SiO2 및 high-k dielectric)은 결함이 발생하기 쉬워서, 소자의 신뢰성에 문제가 발생할 수 있는 우려가 존재한다.
대한민국 공개특허 10-2008-0082616
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 게이트 전극과 게이트 전극 사이에 의도적으로 전류를 인가하여, 그때 발생하는 열을 활용하여 소자를 자가 치유할 수 있는 나노시트 FET 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 전류 어닐링의 전력효율을 높일 수 있는 나노시트 FET 소자 구조를 제공하는데 그 다른 목적이 있다.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
이와 같은 목적을 달성하기 위한 본 발명은 3개의 채널을 포함하는 나노시트 FET 제조 방법에 관한 것으로서, 기판 상에 SiGe층과 Si층을 교차하여 순차적으로 3회 적층하는 방식으로 3개의 채널층을 형성하는 제1 단계, 상기 기판 상에 소스 및 드레인 영역을 에칭하고, SiGe 일부를 등방성 에칭(isotropic etching)하는 제2 단계, 상기 각 일부가 등방성 에칭(isotropic etching)된 SiGe층에서 내부가 진공 상태인 이너 스페이서(inner spacer)를 형성하는 제3 단계, 상기 기판 상에 소스 및 드레인 전극을 형성하는 제4 단계, 상기 각 채널 주위에 게이트 절연막을 형성하는 제5 단계 및 상기 각 게이트 절연막 상에 게이트 전극을 형성하는 제6 단계를 포함한다.
본 발명의 일 실시예에서 상기 제3 단계에서, 상기 각 일부가 등방성 에칭(isotropic etching)된 SiGe층 상에 제1 이너 스페이서를 증착하는 단계, 상기 제1 이너 스페이서 상에 희생층(sacrificial layer)을 증착하는 단계, 상기 희생층 상에 제2 이너 스페이서를 증착하는 단계 및 상기 희생층이 기체화되도록 열처리를 수행하는 단계를 통해 이너 스페이서를 형성할 수 있다.
이때, 상기 희생층을 증착함에 있어서, i-CVD(initiated chemical vapor deposition) 기술을 적용하여 폴리머를 증착하는 방식으로 희생층을 증착할 수 있다.
본 발명의 다른 실시예에서 상기 제3 단계에서, 스텝 커버리지(step coverage)를 조절하여 Si3N4를 증착하는 방식으로 이너 스페이서를 형성할 수 있다. 이때, PECVD(Plasma-Enhanced Chemical Vapor Deposition) 기술을 이용하여 Si3N4를 증착하는 방식으로 이너 스페이서를 형성할 수 있다.
본 발명에서 나노시트 FET 소자의 게이트 전극 사이에 전류를 인가하는 방식으로 전류 어닐링 공정을 수행할 수 있다.
본 발명의 3개의 채널을 포함하는 나노시트 FET 소자에 있어서, 기판 상에서 소스 및 드레인 영역을 제외한 영역에 SiGe층과 Si층이 교차하여 순차적으로 3회 적층되어 형성된 3개의 채널층, 상기 기판 상에 형성된 소스 전극 및 드레인 전극, 상기 각 채널 주위에 형성된 게이트 절연막 및 상기 각 게이트 절연막 상에 형성된 게이트 전극을 포함하며, 상기 각 SiGe층에서 내부가 진공 상태인 이너 스페이서(inner spacer)가 형성되어 있다.
상기 나노시트 FET 소자의 게이트 전극 사이에 전류를 인가하는 방식으로 전류 어닐링 공정을 수행할 수 있다.
본 발명에 의하면 나노시트 FET 소자에 대해 전류 어닐링 공정을 수행함으로써, 소자의 수명을 연장할 수 있고, 신뢰성을 개선할 수 있는 효과가 있다.
또한, 본 발명에 의하면 나노시트 FET 소자에서 내부가 진공 상태인 이너 스페이서 구조를 제안함으로써, 전류 어닐링 과정에서 발생하는 전력 소모를 감소시킬 수 있는 효과가 있다.
도 1은 나노시트 FET 소자의 구조를 도시한 것이다.
도 2는 나노시트 FET 소자에 전류 어닐링 공정을 진행하는 것을 설명하기 위한 모식도와, 관련 실험 결과 그래프를 도시한 것이다.
도 3은 본 발명의 제1 실시예에 따른 나노시트 FET 제조 공정을 보여주는 도면이다.
도 4는 본 발명의 제2 실시예에 따른 나노시트 FET 제조 공정을 보여주는 도면이다.
도 5는 본 발명의 일 실시예에 따른 나노시트 FET 소자 구조와 관련 실험 결과 그래프를 도시한 것이다.
도 6은 본 발명의 일 실시예에 따른 나노시트 FET 제조 방법을 보여주는 흐름도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조 부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 발명은 3개의 채널을 포함하는 나노시트 FET 제조 방법 및 그 소자 구조에 관한 것이다.
도 1은 나노시트 FET 소자의 구조를 도시한 것이다.
도 1에서 보는 바와 같이, 나노시트 FET 소자는 기판(substrate)(10) 상에 드레인(drain)(20), 소스(source)(30), 게이트(gate)(40)가 형성되어 있으며, 적층된 3개의 채널을 구비하고 있는 구조이다. 특히 각각의 채널 주위에 SiO2(42), HfO2(44)의 게이트 절연막이 형성되어 있고, 게이트 절연막 상에 TiN(46)와 TiAlC(48)과 같은 금속으로 이루어진 게이트 전극이 존재하는 구조이다.
도 2는 나노시트 FET 소자에 전류 어닐링 공정을 진행하는 것을 설명하기 위한 모식도와, 관련 실험 결과 그래프를 도시한 것이다.
도 2 (a)에서 보는 바와 같이, 나노시트 FET에서 게이트 전극과 게이트 전극 간에 전류를 흘려주는 방식으로 전류 어닐링을 진행하게 되면, 게이트 전극에 발열이 유발되고, 도 2 (b) 와 같은 온도분포를 보인다. 이때, 발생한 열을 통하여 소자의 손상된 게이트 절연막(SiO2 와 HfO2) 이 복구된다.
도 2 (c)는 나노시트 FET에서 총 3개의 채널 중, 가장 위층의 채널의 온도가 가장 높고, 1층 채널에서 가장 온도가 낮음을 보여주고 있다.
도 2 (d)는 전류 어닐링을 위한 입력 전류의 크기가 커질수록 온도가 높아진다는 것을 보여주고 있다.
이처럼 나노시트 FET에서 전류 어닐링을 진행하는 과정에서 별도의 발열과정이 필요하므로, 칩이 구동하는 과정에서 높은 전력소모가 불가피하게 요구된다. 이에, 본 발명에서는 나노시트 FET의 전류 어닐링 과정에서 발생하는 전력소모를 줄이기 위한 새로운 소자구조 및 그 제조방법을 제안한다.
도 6은 본 발명의 일 실시예에 따른 나노시트 FET 제조 방법을 보여주는 흐름도이다.
도 6을 참조하면, 기판 상에 SiGe층과 Si층을 교차하여 순차적으로 3회 적층하는 방식으로 3개의 채널층을 형성한다(S101).
그리고, 기판 상에 소스 및 드레인 영역을 에칭하고, SiGe 일부를 등방성 에칭(isotropic etching)한다(S103).
그리고, 각 SiGe층에서 내부가 진공 상태인 이너 스페이서(inner spacer)를 형성한다(S105).
그리고, 기판 상에 소스 및 드레인 전극을 형성한다(S107).
그리고, 각 채널 주위에 게이트 절연막을 형성한다(S109).
그리고, 각 게이트 절연막 상에 게이트 전극을 형성한다(S111).
S105 단계에서, 본 발명의 제1 실시예에서 각 일부가 등방성 에칭(isotropic etching)된 SiGe층 상에 제1 이너 스페이서를 증착하는 단계, 제1 이너 스페이서 상에 희생층(sacrificial layer)을 증착하는 단계, 희생층 상에 제2 이너 스페이서를 증착하는 단계 및 희생층이 기체화되도록 열처리를 수행하는 단계를 통해 이너 스페이서를 형성할 수 있다.
본 발명의 일 실시예에서 희생층을 증착함에 있어서, i-CVD(initiated chemical vapor deposition) 기술을 적용하여 폴리머를 증착하는 방식으로 희생층을 증착할 수 있다.
S105 단계에서, 본 발명의 제2 실시예에서 스텝 커버리지(step coverage)를 조절하여 Si3N4를 증착하는 방식으로 이너 스페이서를 형성할 수 있다. 예를 들어, LPCVD가 아닌, 스텝 커버리지를 좋지 않게 하는 증착 기수인 PECVD(Plasma-Enhanced Chemical Vapor Deposition) 기술을 이용하여 Si3N4를 증착하는 방식으로 이너 스페이서를 형성할 수 있다.
본 발명에서 나노시트 FET 소자의 게이트 전극 사이에 전류를 인가하는 방식으로 전류 어닐링 공정을 수행할 수 있다. 즉, 나노시트 FET 소자를 모니터링하여 전류 어닐링 공정을 실시하고, 이후 다시 나노시트 FET 소자를 모니터링하여 전류 어닐링 공정을 실시하는 과정을 반복할 수 있다.
도 3은 본 발명의 제1 실시예에 따른 나노시트 FET 제조 공정을 보여주는 도면이다.
도 3을 참조하면, Si 기판(110) 상에 SiGe층(310)과 Si층(320)을 교차하여 순차적으로 Epitaxy 성장하는 방식으로 3회 적층하여 3개의 채널층을 형성한다(a).
그리고, 기판(110) 상에 소스 및 드레인 영역을 에칭하고, SiGe 일부를 등방성 에칭(isotropic etching)한다(b).
그리고, 각 SiGe층(310) 상에 제1 이너 스페이서(330)를 증착하고, 제1 이너 스페이서(330) 상에 희생층(340)을 증착한다(c). 그리고, 희생층(340) 상에 제2 이너 스페이서(350)를 증착한다(d). 본 발명의 일 실시예에서 이너 스페이서(330, 350)는 Si3N4로 이루어질 수 있으며, 희생층(340)은 유기물로 이루어진 폴리머(polymer)로 이루어질 수 있다. 이때, 폴리머로 희생층(340)을 구현함에 있어서, i-CVD (initiated chemical vapor deposition, iCVD) 기술이 적용될 수 있다.
그리고, 400 ℃ 이상의 열처리를 통해 폴리머로 이루어진 희생층이 CO 또는 CO2 기체화되고, (e)에서 보는 바와 같은 내부가 비어있는 형태의 진공 상태의 이너 스페이서(330, 350)가 제작된다.
도 3 (e)에서 z축을 기준으로 xy 평면을 90도 회전시키면, (f)에서 보는 바와 같은 형태를 확인할 수 있다.
이후, 채널 주위에 게이트 절연막(142, 144)을 형성하고, 게이트 전극부(146, 148)를 형성하는 과정을 수행하여 나노시트 FET를 제작한다(g, h).
도 4는 본 발명의 제2 실시예에 따른 나노시트 FET 제조 공정을 보여주는 도면이다.
도 4의 제2 실시예는 도 3의 제1 실시예에서 (c), (d) 단계를 제외하고 동일한 공정이 수행된다.
도 4를 참조하면, 본 발명의 제2 실시예에서는 c-d 단계에서 i-CVD 기술을 통한 polymer 증착이 아닌, Si3N4 증착 자체만으로 진공(450)이 포함되어 있는 이너 스페이서(inner spacer)(330, 350)를 구현할 수 있다. 즉, 온도, 압력 등의 조건변화를 통하여 Si3N4 를 증착하는 과정에 있어서 스텝 커버리지(step coverage)가 의도적으로 낮아지도록 공정조건을 활용한다. 예를 들어, LPCVD 와 같은 증착기술이 아닌, PECVD 와 같은 스텝 커버리지를 좋지 않게 하는 증착기술을 의도적으로 채택하여 진공 상태(450)를 포함하는 이너 스페이서의 구현이 가능하다.
도 3 및 도 4를 참조하면, 본 발명의 3개의 채널을 포함하는 나노시트 FET 소자는, 기판 상에서 소스 및 드레인 영역을 제외한 영역에 SiGe층과 Si층이 교차하여 순차적으로 3회 적층되어 형성된 3개의 채널층, 기판 상에 형성된 소스 전극 및 드레인 전극, 각 채널 주위에 형성된 게이트 절연막 및 각 게이트 절연막 상에 형성된 게이트 전극을 포함한다.
그리고, 각 SiGe층에서 내부가 진공 상태인 이너 스페이서(inner spacer)가 형성되어 있다.
도 5는 본 발명의 일 실시예에 따른 나노시트 FET 소자 구조와 관련 실험 결과 그래프를 도시한 것이다.
도 5는 본 발명에서 제안하는 기술이 적용된 나노시트 FET 소자의 예시를 보여주고 있다.
도 5를 참조하면, Si3N4 이너 스페이서(inner spacer) 내에 존재하는 진공의 비율이 증가함에 따라, 소자에서는 열고립(thermal isolation) 현상이 심화되고, 이에 동일한 입력전류 (2.5 mA) 의 전류 어닐링 과정에서도 출력 온도가 증가하는 것을 확인할 수 있다(c). 이는 궁극적으로 동일한 출력 온도를 생성함에 있어, 입력전류의 크기를 감소하는 것과 마찬가지이므로, 결과적으로 전류 어닐링 과정에서 발생하는 전력소모를 감소시킬 수 있다.
이상 본 발명을 몇 가지 바람직한 실시 예를 사용하여 설명하였으나, 이들 실시 예는 예시적인 것이며 한정적인 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 지닌 자라면 본 발명의 사상과 첨부된 특허청구범위에 제시된 권리범위에서 벗어나지 않으면서 다양한 변화와 수정을 가할 수 있음을 이해할 것이다.
110 기판 120 드레인
130 소스 140 게이트
142, 144 게이트 절연막 146, 148 게이트 전극부
330, 350 이너 스페이서 340 희생층
350, 450 진공

Claims (8)

  1. 3개의 채널을 포함하는 나노시트 FET 제조 방법에서,
    기판 상에 SiGe층과 Si층을 교차하여 순차적으로 3회 적층하는 방식으로 3개의 채널층을 형성하는 제1 단계;
    상기 기판 상에 소스 및 드레인 영역을 에칭하고, SiGe 일부를 등방성 에칭(isotropic etching)하는 제2 단계;
    상기 SiGe 일부가 등방성 에칭(isotropic etching)된 SiGe층에서 내부가 진공 상태인 이너 스페이서(inner spacer)를 형성하는 제3 단계;
    상기 기판 상에 소스 및 드레인 전극을 형성하는 제4 단계;
    상기 각 채널 주위에 게이트 절연막을 형성하는 제5 단계; 및
    상기 각 게이트 절연막 상에 게이트 전극을 형성하는 제6 단계를 포함하고,
    상기 제3 단계에서,
    상기 각 일부가 등방성 에칭(isotropic etching)된 SiGe층 상에 제1 이너 스페이서를 증착하는 단계;
    상기 제1 이너 스페이서 상에 희생층(sacrificial layer)을 증착하는 단계;
    상기 희생층 상에 제2 이너 스페이서를 증착하는 단계; 및
    상기 희생층이 기체화되도록 열처리를 수행하는 단계;
    를 통해 이너 스페이서를 형성하는 것을 특징으로 하는 나노시트 FET 제조 방법.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 희생층을 증착함에 있어서, i-CVD(initiated chemical vapor deposition) 기술을 적용하여 폴리머를 증착하는 방식으로 희생층을 증착하는 것을 특징으로 하는 나노시트 FET 제조 방법.
  4. 청구항 1에 있어서,
    상기 제3 단계에서,
    스텝 커버리지(step coverage)를 조절하여 Si3N4를 증착하는 방식으로 이너 스페이서를 형성하는 것을 특징으로 하는 나노시트 FET 제조 방법.
  5. 청구항 4에 있어서,
    상기 제3 단계에서
    PECVD(Plasma-Enhanced Chemical Vapor Deposition) 기술을 이용하여 Si3N4를 증착하는 방식으로 이너 스페이서를 형성하는 것을 특징으로 하는 나노시트 FET 제조 방법.
  6. 청구항 1, 청구항 3 내지 청구항 5 중 어느 한 청구항에 있어서,
    나노시트 FET 소자의 게이트 전극 사이에 전류를 인가하는 방식으로 전류 어닐링 공정을 수행하는 것을 특징으로 하는 나노시트 FET 제조 방법.

  7. 삭제
  8. 삭제
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Citations (3)

* Cited by examiner, † Cited by third party
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KR100825034B1 (ko) * 2006-02-21 2008-04-24 주식회사 하이닉스반도체 질화막―질화막―산화막 구조의 스페이서를 갖는반도체소자 및 그의 제조 방법
KR20080082616A (ko) 2005-12-02 2008-09-11 이데미쓰 고산 가부시키가이샤 Ｔｆｔ 기판 및 ｔｆｔ 기판의 제조 방법
KR20170044525A (ko) * 2015-10-15 2017-04-25 삼성전자주식회사 집적회로 소자 및 그 제조 방법

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