KR102493129B1 - 정전기 방전 회로를 갖는 표시 장치, 및 이의 제조 방법 - Google Patents

정전기 방전 회로를 갖는 표시 장치, 및 이의 제조 방법 Download PDF

Info

Publication number
KR102493129B1
KR102493129B1 KR1020160032118A KR20160032118A KR102493129B1 KR 102493129 B1 KR102493129 B1 KR 102493129B1 KR 1020160032118 A KR1020160032118 A KR 1020160032118A KR 20160032118 A KR20160032118 A KR 20160032118A KR 102493129 B1 KR102493129 B1 KR 102493129B1
Authority
KR
South Korea
Prior art keywords
electrostatic discharge
line
lines
diodes
discharge diodes
Prior art date
Application number
KR1020160032118A
Other languages
English (en)
Other versions
KR20170109118A (ko
Inventor
최덕영
김용재
조영진
박용성
이왕조
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020160032118A priority Critical patent/KR102493129B1/ko
Publication of KR20170109118A publication Critical patent/KR20170109118A/ko
Application granted granted Critical
Publication of KR102493129B1 publication Critical patent/KR102493129B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/006—Electronic inspection or testing of displays and display drivers, e.g. of LED or LCD displays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H01L27/3248—
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/06—Handling electromagnetic interferences [EMI], covering emitted as well as received electromagnetic radiation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

정전기 방전 회로를 포함하는 표시 장치가 제공된다. 표시 장치는 기판, 상기 기판 상에서 열 방향으로 연장되는 소스 라인들, 상기 기판 상에서 행렬로 배열되고 상기 소스 라인들에 연결되는 화소들, 상기 소스 라인들과 교차하는 정전기 방전 라인, 및 각각 상기 소스 라인들 중 대응하는 소스 라인과 상기 정전기 방전 라인에 연결되는 정전기 방전 회로들을 포함한다. 상기 정전기 방전 회로들 각각은 상기 소스 라인들 및 상기 정전기 방전 라인을 덮는 절연막 상의 도전 패턴을 포함하는 브릿지 구조물을 통해 상기 정전기 방전 라인 또는 상기 대응하는 소스 라인에 연결된다.

Description

정전기 방전 회로를 갖는 표시 장치, 및 이의 제조 방법{Display apparatus including electrostatic discharge circuit, and method of manufacturing the same}
본 발명은 정전기 방전 회로를 갖는 표시 장치 및 이의 제조 방법에 관한 것이다.
표시 장치는 복수의 화소들과 이들에 연결되는 복수의 신호 라인들을 포함한다. 화소들은 기판 상에 행렬로 배열될 수 있으며, 이에 따라 신호 라인들도 행 방향 및/또는 열 방향으로 연장된다. 신호 라인들을 통해 정전기가 내부 회로로 유입될 수 있으며, 유입된 정전기는 표시 장치 내의 여러 전기 소자들을 손상 시킬 수 있다. 정전기가 내부 회로로 유입되지 않고 신속히 방전되도록 신호 라인들은 정전기 방전 회로에 연결될 수 있다.
어레이 기판의 제조 공정 중에, 신호 라인들이 다른 신호 라인과 분리되면서 끊김 없이 정상적으로 형성되었는지를 테스트할 수 있다. 이러한 테스트는 오픈 쇼트 테스트로 지칭될 수 있다. 그러나, 오픈 쇼트 테스트 시에, 불완전한 정전기 방전 회로로 인하여 서로 전기적으로 분리된 신호 라인들이 서로 단락된 것으로 인식되는 문제가 발생할 수 있다.
본 발명의 실시예들은 정전기 방전 회로를 갖는 표시 장치 및 이의 제조 방법를 제공한다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 측면에 따른 표시 장치는 기판, 상기 기판 상에서 열 방향으로 연장되는 복수의 소스 라인들, 상기 기판 상에서 행렬로 배열되고 상기 소스 라인들에 연결되는 복수의 화소들, 상기 소스 라인들과 교차하는 제1 정전기 방전 라인, 및 각각 상기 소스 라인들 중 대응하는 소스 라인과 상기 제1 정전기 방전 라인에 연결되는 복수의 제1 정전기 방전 회로들을 포함한다. 상기 제1 정전기 방전 회로들 각각은 상기 소스 라인들 및 상기 제1 정전기 방전 라인을 덮는 절연막 상의 도전 패턴을 포함하는 브릿지 구조물을 통해 상기 제1 정전기 방전 라인 또는 상기 대응하는 소스 라인에 연결된다.
상기 제1 정전기 방전 라인은 제1 전원 전압이 인가되는 제1 전원 라인 및 제2 전원 전압이 인가되는 제2 전원 라인을 포함할 수 있다.
상기 제1 정전기 방전 회로들 각각은 상기 대응하는 소스 라인과 상기 제1 전원 라인 사이에 연결되는 제1 정전기 방전 다이오드, 및 상기 대응하는 소스 라인과 상기 제2 전원 라인 사이에 연결되는 제2 정전기 방전 다이오드를 포함할 수 있다.
상기 제1 정전기 방전 다이오드는 상기 절연막 상의 제1 도전 패턴을 포함하는 제1 브릿지 구조물을 통해 상기 제1 전원 라인에 연결될 수 있다. 상기 제2 정전기 방전 다이오드는 상기 절연막 상의 제2 도전 패턴을 포함하는 제2 브릿지 구조물을 통해 상기 제2 전원 라인에 연결될 수 있다.
상기 제1 및 제2 정전기 방전 다이오드 각각은 드레인 전극과 게이트 전극이 서로 연결되는 박막 트랜지스터를 포함할 수 있다.
상기 박막 트랜지스터는 산화물 반도체 물질로 이루어진 활성층을 포함할 수 있다.
상기 제1 정전기 방전 회로들 각각은 상기 브릿지 구조물을 통해 상기 대응하는 소스 라인에 연결될 수 있다.
상기 절연막은 상기 제1 정전기 방전 회로들을 덮는 유기 절연 물질을 포함할 수 있다.
상기 표시 장치는, 상기 기판 상에서 행 방향으로 연장되고, 각각 상기 화소들 중 대응하는 행에 위치하는 화소들에 연결되는 복수의 게이트 라인들, 상기 게이트 라인들과 교차하는 제2 정전기 방전 라인, 및 각각 상기 게이트 라인들 중 대응하는 게이트 라인과 상기 제2 정전기 방전 라인에 연결되는 복수의 제2 정전기 방전 회로들을 더 포함할 수 있다. 상기 제2 정전기 방전 회로들 각각은 상기 게이트 라인들 및 상기 제2 정전기 방전 라인을 덮는 상기 절연막 상의 도전 패턴을 포함하는 브릿지 구조물을 통해 상기 제2 정전기 방전 라인 또는 상기 대응하는 게이트 라인에 연결될 수 있다.
상기 화소들 각각은, 상기 기판 상의 박막 트랜지스터, 상기 절연막을 관통하는 콘택 플러그를 통해 상기 박막 트랜지스터에 연결되고, 상기 박막 트랜지스터를 덮는 상기 절연막 상의 화소 전극, 상기 화소 전극 상의 대향 전극, 및 상기 화소 전극과 상기 대향 전극 사이의 유기 발광층을 포함할 수 있다.
상기 브릿지 구조물의 상기 도전 패턴은 상기 화소 전극과 동일 층에 배치되고 상기 화소 전극과 동일 물질로 이루어질 수 있다.
본 발명의 일 측면에 따르면, 기판 상에 복수의 신호 라인들, 상기 신호 라인들과 교차하는 정전기 방전 라인, 및 행렬로 배열되고 상기 신호 라인들에 연결되는 복수의 화소 회로들이 형성된다. 상기 기판 상에 상기 신호 라인들과 상기 정전기 방전 라인이 교차하는 위치에 복수의 정전기 방전 회로들이 형성된다. 상기 신호 라인들에 대하여 오픈 쇼트 테스트(Open Short Test)가 수행된다. 상기 기판 상에 상기 신호 라인들, 상기 정전기 방전 라인, 상기 화소 회로들, 및 상기 정전기 방전 회로들을 덮는 절연막이 형성된다. 상기 정전기 방전 회로들 각각을 대응하는 신호 라인 또는 상기 정전기 방전 라인에 연결하기 위해, 상기 절연막 상에 브릿지 구조물이 형성된다.
상기 정전기 방전 라인은 제1 전원 전압이 인가되는 제1 전원 라인 및 제2 전원 전압이 인가되는 제2 전원 라인을 포함할 수 있다. 상기 정전기 방전 회로들을 형성하는 단계는, 상기 신호 라인들과 상기 제1 전원 라인이 교차하는 위치에 복수의 제1 정전기 방전 다이오드들, 및 상기 신호 라인들과 상기 제2 전원 라인이 교차하는 위치에 복수의 제2 정전기 방전 다이오드들을 형성하는 단계를 포함할 수 있다.
상기 오픈 쇼트 테스트(Open Short Test)를 수행하는 단계는, 상기 신호 라인들 각각의 제1 단부에 미리 설정된 파형을 인가하는 단계, 상기 신호 라인들 각각의 제2 단부에서 상기 인가된 파형에 대응하는 응답 파형을 검출하는 단계, 및 상기 응답 파형을 기준 파형과 비교하여, 상기 신호 라인들 각각이 결함 없이 형성되었는지를 판단하는 단계를 포함할 수 있다.
상기 절연막을 형성하는 단계는, 상기 기판 상에 상기 신호 라인들, 상기 정전기 방전 라인, 상기 화소 회로들, 및 상기 정전기 방전 회로들을 덮는 유기 절연 물질층을 형성하는 단계, 및 상기 유기 절연 물질층이 형성된 상기 기판에 열처리를 수행하는 단계를 포함할 수 있다.
상기 절연막 상에 상기 화소 회로들에 각각 연결되는 화소 전극들이 형성될 수 있다. 상기 화소 전극들 상에 유기 발광층이 형성될 수 있다. 상기 유기 발광층 상에 대향 전극이 형성될 수 있다.
상기 브릿지 구조물을 형성하는 단계는 상기 화소 전극들을 형성하는 단계와 동시에 수행될 수 있다.
상기 정전기 방전 회로들을 형성하는 단계에서 상기 정전기 방전 회로들 각각은 상기 신호 라인들 중 대응하는 신호 라인과 전기적으로 연결될 수 있다. 상기 브릿지 구조물을 형성하는 단계에서 상기 정전기 방전 회로들 각각은 상기 브릿지 구조물을 통해 상기 정전기 방전 라인과 전기적으로 연결될 수 있다.
상기 정전기 방전 회로들을 형성하는 단계에서 상기 정전기 방전 회로들 각각은 상기 정전기 방전 라인과 전기적으로 연결될 수 있다. 상기 브릿지 구조물을 형성하는 단계에서 상기 정전기 방전 회로들 각각은 상기 브릿지 구조물을 통해 상기 신호 라인들 중 대응하는 신호 라인과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 정전기 방전 회로를 가지므로 외부로부터 유입되는 정전기를 신속하게 방전시킴으로써 내부 회로를 방전기로부터 보호할 수 있다. 또한, 제조 공정 중에 오픈 쇼트 테스트가 수행될 수 있다. 신호 라인들에 대하여 오픈 쇼트 테스트가 수행될 수 있기 때문에 신호 라인들이 잘못 형성될 경우 이를 간단히 수리할 수 있다. 따라서, 불량률이 감소될 수 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 블록도이다.
도 2는 일 실시예에 따른 표시 장치의 화소의 회로도이다.
도 3은 일 실시예에 따른 표시 장치의 정전기 방전 회로를 설명하기 위한 도면이다.
도 4는 일 실시예에 따른 정전기 방전 회로의 개략적인 회로도를 도시한다.
도 5는 다른 실시예에 따른 정전기 방전 회로의 개략적인 회로도를 도시한다.
도 6는 도 4에 도시된 바와 같이 소스 라인(SL) 및 제1 및 제2 전원 라인(PL1, PL2)에 연결되는 정전기 방전 회로(EDCa)의 평면도를 도시한다.
도 7은 도 6의 평면도 상의 절취선(VIIa-VIIb)을 따라 절취한 단면을 화소의 단면과 비교하여 도시한다.
도 8는 또 다른 실시예에 따른 정전기 방전 회로의 개략적인 회로도를 도시한다.
도 9는 또 다른 실시예에 따른 정전기 방전 회로의 개략적인 회로도를 도시한다.
도 10는 도 8에 도시된 바와 같이 소스 라인(SL) 및 제1 및 제2 전원 라인(PL1, PL2)에 연결되는 정전기 방전 회로(EDCc)의 평면도를 도시한다.
도 11은 도 10의 평면도 상의 절취선(XIa-XIb) 및 절취선(XIc-XId)을 따라 절취한 단면을 도시한다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 블록도이다.
도 1을 참조하면, 표시 장치(100)는 표시부(110), 소스 드라이버(120), 및 게이트 드라이버(130)를 포함한다. 표시 장치(100)는 제1 정전기 방전부(140), 패드부(150), 및 제2 정전기 방전부(160)를 더 포함할 수 있다.
표시부(110)는 매트릭스 형태로 배열되는 복수의 화소(PX)들을 포함한다. 화소들(PX)은 게이트 라인들(GL)과 소스 라인들(SL)에 연결된다. 도 1에는 예시적으로 게이트 라인(GLi)과 소스 라인(SLj)에 연결되는 하나의 픽셀(PX)만이 도시되지만, 표시부(110) 상에는 게이트 라인들(GL)과 소스 라인들(SL)이 교차하는 위치에 복수의 화소들(PX)이 배치된다.
게이트 라인들(GL) 각각은 게이트 드라이버(130)로부터 출력되는 게이트 신호들을 동일 행의 화소들(PX)에게 전달하고, 소스 라인들(SL) 각각은 소스 드라이버(120)로부터 출력되는 계조 전압 신호를 동일 열의 화소들(PX)에게 전달한다. 도 1에서 게이트 라인(GLi)은 하나의 선으로 도시되지만, 화소(PX)의 구동 회로에 따라 복수의 제어 신호들을 병렬로 전달하기 위해 하나의 화소(PX)에 복수의 게이트 라인들이 연결될 수 있다.
화소(PX)에 대하여 도 2를 참조로 아래에서 더욱 자세히 설명한다.
도 2는 일 실시예에 따른 표시 장치의 화소의 회로도이다.
도 2를 참조하면, 화소(PX)는 소스 라인(SL)과 게이트 라인(GL) 사이에 연결되며, 스위칭 트랜지스터(Ms), 구동 트랜지스터(Md), 및 저장 커패시터(Cst)를 포함하는 화소 회로, 및 화소 회로에 의해 구동되는 유기 발광 다이오드(OLED)를 포함할 수 있다.
스위칭 트랜지스터(Ms)는 게이트 라인(GL)에 연결된 게이트, 및 소스 라인(SL)에 연결된 소스, 및 저장 커패시터(Cst)와 구동 트랜지스터(Md)에 연결되는 드레인을 갖는다. 스위칭 트랜지스터(Ms)는 게이트 라인(GL)을 통해 전달되는 게이트 신호에 응답하여 소스 라인(SL)을 통해 전달되는 데이터 전압 신호에 대응하는 전압을 저장 커패시터(Cst)에 저장한다.
구동 트랜지스터(Md)는 제1 구동 전압(ELVDD)을 이용하여 저장 커패시터(Cst)에 저장된 전압에 대응하는 구동 전류를 생성하며, 구동 전류를 유기 발광 다이오드(OLED)에 출력한다. 유기 발광 다이오드(OLED)는 구동 전류에 의해 발광한다.
유기 발광 다이오드(OLED)는 구동 트랜지스터(Md)에 연결되는 제1 전극(예컨대, 애노드), 및 제2 구동 전압(ELVSS)이 인가되는 제2 전극(예컨대, 캐소드)를 갖는다.
화소(PX)에는 도 2에 도시된 바와 같이 제1 구동 전압(ELVDD) 및 제2 구동 전압(ELVSS)이 인가된다. 제1 구동 전압(ELVDD)과 제2 구동 전압(ELVSS)은 화소(PX)의 유기 발광 다이오드(OLED)를 발광시키기 위한 구동 전압이며, 제1 구동 전압(ELVDD)은 제2 구동 전압(ELVSS)보다 높은 레벨을 가질 수 있다.
화소(PX)는 소스 라인(SL)을 통해 전달되는 데이터 전압 신호에 기초하여, 제1 구동 전압(ELVDD)으로부터 유기 발광 다이오드(OLED)를 경유하여 제2 구동 전압(ELVSS)으로 흐르는 전류량을 제어할 수 있다. 데이터 전압 신호는 소스 라인(SL)을 통해 전달되는 신호로서, 유기 발광 다이오드(OLED)의 휘도에 대응하는 전압을 갖는 신호를 의미한다. 화소(PX)의 유기 발광 다이오드(OLED)는 데이터 전압 신호에 대응하는 휘도로 발광한다. 화소(PX)는 풀 컬러를 표시할 수 있는 화소의 일부, 예컨대, 서브 화소에 대응되지만, 설명의 편의상 서브 화소가 아닌 화소로 지칭한다.
도 2에 도시된 화소(PX)는 오로지 예시적이며, 화소(PX)는 도 2에 제시된 회로도로 한정되지 않는다. 또한, 도 2에서 화소(PX)는 유기 발광 다이오드를 포함하는 유기 발광 표시 장치의 화소인 것으로 도시되어 있지만, 이 역시 예시적이며, 화소(PX)는 예컨대 액정 표시 장치의 화소일 수도 있다.
다시 도 1을 참조하면, 소스 드라이버(120) 및 게이트 드라이버(130)는 제어부(미 도시)에 의해 제어될 수 있다. 제어부는 외부로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 및 클럭 신호(CLK) 등과 같은 타이밍 신호, 및 데이터 신호(RGB)를 수신할 수 있다. 제어부는 타이밍 신호를 이용하여 게이트 드라이버(130)와 소스 드라이버(120)의 동작 타이밍을 제어할 수 있다. 데이터 신호(RGB)는 화소들(PX)의 휘도(luminance) 정보를 포함한다. 휘도는 정해진 수효, 예를 들어, 1024(=210), 256(=28) 또는 64(=26)개의 계조(gray)를 갖는다.
제어부는 게이트 드라이버(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호와 소스 드라이버(120)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호를 포함하는 제어 신호들을 생성하여, 각각 게이트 드라이버(130) 및 소스 드라이버(120)에 제공할 수 있다.
게이트 드라이버(130)는 게이트 타이밍 제어 신호에 응답하여 표시부(10)에 포함된 화소들(PX)의 트랜지스터들을 동작하기 위한 제어 신호들을 순차적으로 생성한다. 게이트 드라이버(130)는 게이트 라인들(GL)을 통해 제어 신호들을 화소들(PX)에 제공한다.
소스 드라이버(120)는 데이터 타이밍 제어 신호에 응답하여 제어부(40)로부터 공급되는 디지털 형태의 데이터 신호(RGB)를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환한다. 소스 드라이버(120)는 병렬 데이터 체계의 데이터로 변환할 때, 디지털 형태의 데이터 신호(RGB)를 감마 기준 전압으로 변환하여 아날로그 형태의 데이터 전압 신호로 변환한다. 소스 드라이버(120)는 소스 라인들(DL1 내지 DLn)을 통해 데이터 전압 신호를 화소들(PX)에게 제공한다.
제1 정전기 방전부(140)는 소스 라인들(SL)에 각각 연결되는 정전기 방전 회로들(EDC)을 포함한다. 소스 라인들(SL)은 표시부(110) 상에 열 방향으로 연장된다. 외부로부터 정전기가 소스 라인들(SL)을 통해 유입될 수 있으며, 정전기는 표시부(110) 내의 소자들을 파괴할 수 있다. 예컨대, 정전기에 의해 화소(PX) 내의 트랜지스터들의 게이트 절연막이 파괴될 수 있다. 정전기 방전 회로들(EDC) 각각은 대응하는 소스 라인(SL)에 유입된 정전기를 정전기 방전 라인(EDL)으로 방전시킬 수 있다.
정전기 방전 라인(EDL)은 제1 전원 전압(VSS)이 인가되는 제1 전원 라인(PL1)과 제2 전원 전압(VDD)이 인가되는 제2 전원 라인(PL2)을 포함할 수 있다. 제1 정전기 방전부(140)에 위치하는 정전기 방전 라인(EDL)은 제1 정전기 방전 라인으로 지칭될 수 있다. 소스 라인(SL)에 유입된 양의 전압을 갖는 정전기는 정전기 방전 회로(EDC)를 통해 제2 전원 라인(PL2)으로 방전되고, 음의 전압을 갖는 정전기는 제1 전원 라인(PL1)으로 방전된다.
정전기 방전 회로들(EDC) 각각은 대응하는 소스 라인(SL)과 정전기 방전 라인(EDL)을 덮는 절연막 상의 도전 패턴을 포함하는 브릿지 구조물을 통해 대응하는 소스 라인(SL) 또는 정전기 방전 라인(EDL)에 연결된다. 브릿지 구조물이 형성되기 전에 정전기 방전 회로(EDC)는 소스 라인(SL)과 정전기 방전 라인(EDL) 중 하나에만 연결된다.
제1 정전기 방전부(140)의 정전기 방전 회로들(EDC)은 제1 정전기 방전 회로로 지칭될 수 있다. 정전기 방전 회로들(EDC)에 대해서는 도 3을 참조로 아래에서 더욱 자세히 설명한다.
패드부(150)는 소스 라인들(SL)의 제1 단부에 각각 연결되는 패드들(PD)을 포함한다. 패드들(PD)은 소스 라인들(SL)에 대한 오픈 쇼트 테스트를 수행하기 위해 제공된다. 패드들(PD)을 통해 미리 설정된 파형이 소스 라인들(SL)의 제1 단부에 인가될 수 있으며, 소스 라인들(SL)의 제2 단부에서 인가된 파형을 검출하고, 검출된 파형을 미리 저장된 기준 파형과 비교함으로써 소스 라인들(SL)이 정상적으로 형성되었는지를 검사할 수 있다. 예컨대, 소스 라인들(SL) 간에 쇼트가 발생하였는지, 소스 라인(SL)이 단선되었는지를 검사할 수 있다. 이러한 오픈 쇼트 테스트는 제조 공정 중에 수행될 수 있다. 예컨대, 소스 라인들(SL)이 형성된 직후에 소스 라인들(SL)에 대한 오픈 쇼트 테스트가 수행될 수 있다.
제1 정전기 방전부(1400는 소스 라인들(SL)과 소스 드라이버(120) 사이에 배치될 수 있으며, 패드부(150)는 제1 정전기 방전부(140)의 반대편에 배치될 수 있다. 패드부(150)는 표시 장치(100)의 제조 공정 중에만 존재하고, 최종 표시 장치(100)에서 제거될 수 있다.
제2 정전기 방전부(160)는 게이트 라인들(GL)에 각각 연결되는 정전기 방전 회로들(미 도시)을 포함한다. 도 1에 도시된 바와 같이, 게이트 드라이버(130)는 표시부(110)의 양 옆에 배치될 수 있으며, 제2 정전기 방전부(160)도 역시 표시부(110)의 양 옆에 배치될 수 있다. 게이트 드라이버(130)가 표시부(110)의 일 측에만 위치하는 경우, 제2 정전기 방전부(160)도 표시부(110)의 게이트 드라이버(130) 사이에 표시부(110)의 일 측에만 배치될 수 있다. 제2 정전기 방전부(160) 내의 정전기 방전 회로들은 소스 라인(SL) 대신에 게이트 라인(GL)에 연결된다는 점을 제외하고는 제1 정전기 방전부(140) 내의 정전기 방전 회로들과 실질적으로 동일한 회로 구성을 가질 수 있다.
제2 정전기 방전부(160) 내의 정전기 방전 회로들 각각은 대응하는 게이트 라인(GL)에 유입된 정전기를 정전기 방전 라인(EDL)으로 방전시킬 수 있다. 제2 정전기 방전부(160) 내의 정전기 방전 회로들 각각도 역시 대응하는 게이트 라인(GL)과 정전기 방전 라인(EDL)을 덮는 절연막 상의 도전 패턴을 포함하는 브릿지 구조물을 통해 대응하는 게이트 라인(GL) 또는 정전기 방전 라인(EDL)에 연결된다. 브릿지 구조물이 형성되기 전에 정전기 방전 회로는 게이트 라인(GL)과 정전기 방전 라인(EDL) 중 하나에만 연결된다. 전술한 바와 같이, 정전기 방전 라인(EDL)은 제1 전원 전압(VSS)이 인가되는 제1 전원 라인(PL1)과 제2 전원 전압(VDD)이 인가되는 제2 전원 라인(PL2)을 포함할 수 있다.
제2 정전기 방전부(160) 내의 정전기 방전 회로들은 제2 정전기 방전 회로로 지칭될 수 있다. 또한, 제2 정전기 방전부(160)에 위치하는 정전기 방전 라인(EDL)은 제2 정전기 방전 라인으로 지칭될 수 있다.
본 명세서에서는 소스 라인(SL)에 연결된 정전기 방전 회로(EDC)를 중심으로 설명한다. 그러나, 이는 예시적이며, 정전기 방전 회로(EDC)는 제2 정전기 방전부(160)에서 게이트 라인(GL)에 연결되어 게이트 라인(GL)에 유입된 정전기를 정전기 방전 라인으로 방전시킬 수도 있다는 것에 주의하여야 한다.
도 3은 일 실시예에 따른 표시 장치의 정전기 방전 회로를 설명하기 위한 도면이다.
도 3을 참조하면, 표시부(110) 상에서 열 방향으로 연장되는 2개의 소스 라인들(SLj, SLj+1) 및 이들에 각각 연결되는 정전기 방전 회로들(EDC)이 도시된다. 정전기 방전 회로들(EDC)은 소스 라인들(SLj, SLj+1) 대신에 게이트 라인에 연결될 수도 있다.
정전기 방전 회로들(EDC)은 제1 전원 전압(VSS)이 인가되는 제1 전원 라인(PL1)과 제2 전원 전압(VDD)이 인가되는 제2 전원 라인(PL2)에 연결된다. 제2 전원 전압(VDD)은 제1 전원 전압(VSS)보다 높은 전압 레벨을 갖는다. 제1 전원 전압(VSS)은 제2 구동 전압(ELVSS)과 동일한 전압이고, 제2 전원 전압(VDD)은 제1 구동 전압(ELVDD)과 동일한 전압일 수 있다.
정전기 방전 회로들(EDC) 각각은 대응하는 소스 라인(SLj, SLj+1)과 제1 전원 라인(PL1) 사이에 연결되는 제1 정전기 방전 다이오드(D1), 및 대응하는 소스 라인(SLj, SLj+1)과 제2 전원 라인(PL2) 사이에 연결되는 제2 정전기 방전 다이오드(D2)를 포함할 수 있다.
제1 정전기 방전 다이오드(D1)는 제1 전원 라인(PL1)에서 대응하는 소스 라인(SLj, SLj+1)으로 향하는 방향이 순방향이도록 대응하는 소스 라인(SLj, SLj+1)과 제1 전원 라인(PL1) 사이에 연결된다. 제2 정전기 방전 다이오드(D2)는 대응하는 소스 라인(SLj, SLj+1)에서 제2 전원 라인(PL2)으로 향하는 방향이 순방향이도록 대응하는 소스 라인(SLj, SLj+1)과 제2 전원 라인(PL2) 사이에 연결된다.
소스 라인(SLj)을 통해 흐르는 데이터 전압 신호의 전압 레벨은 제2 전원 전압(VDD)의 전압 레벨보다 낮고 제1 전원 전압(VSS)의 전압 레벨보다 높다. 따라서, 소스 라인(SLj)을 통해 데이터 전압 신호가 전달될 때는 제1 정전기 방전 다이오드(D1)와 제2 정전기 방전 다이오드(D2)는 모두 턴 오프된다.
예컨대, 소스 라인(SLj)에 양의 전압을 갖는 정전기가 유입된 경우, 이 정전기의 양의 전압에 의해 제2 정전기 방전 다이오드(D2)가 턴 온되며, 이 정전기는 제2 정전기 방전 다이오드(D2)를 통해 제2 전원 라인(PL2)으로 방전된다. 반대로, 소스 라인(SLj)에 음의 전압을 갖는 정전기가 유입된 경우, 이 정전기의 음의 전압에 의해 제1 정전기 방전 다이오드(D1)가 턴 온되며, 이 정전기는 제1 정전기 방전 다이오드(D1)를 통해 제1 전원 라인(PL1)으로 방전된다.
그러나, 제조 공정 중에 제1 및 제2 정전기 방전 다이오드(D1, D2)의 스위칭 특성이 불안정할 수 있다. 예컨대, 제조 공정 중에 제1 및 제2 정전기 방전 다이오드(D1, D2)가 양의 문턱 전압을 갖지 못하고 음의 문턱 전압을 가질 수도 있다. 예를 들면, 제1 및 제2 정전기 방전 다이오드(D1, D2)가 산화물 반도체를 이용하여 형성되는 경우, 안정화 공정을 거치기 전에 문턱 전압의 산포가 매우 클 수 있다. 그에 따라, 제1 및 제2 정전기 방전 다이오드들(D1, D2) 중 일부의 다이오드들은 음의 문턱 전압을 가지며, 정상 범위의 전압 신호가 소스 라인(SLj)을 통해 전달될 때에도 전압 신호가 음의 문턱 전압을 갖는 다이오드를 통해 방전될 수 있다.
안정화 공정은 열처리 공정일 수 있다. 추가적으로 열처리 공정을 수행할 경우, 제1 및 제2 정전기 방전 다이오드(D1, D2)의 전기적 특성을 안정화시킬 수 있지만, 제조 시간이 증가하게 된다. 따라서, 안정화 공정을 별도로 추가하지 않고, 제1 및 제2 정전기 방전 다이오드(D1, D2)을 형성한 후 후속 공정에 의해 수행될 수 있다. 예컨대, 소스 라인(SLj, SLj+1) 및 제1 및 제2 전원 라인들(PL1, PL2)을 형성한 후, 이들을 덮는 절연막이 형성될 수 있다. 이러한 절연막은 예컨대 유기 절연막일 수 있으며, 유기 절연막의 안정화를 위하여 열처리 공정이 수행될 수 있다. 이 열처리 공정에 의해 제1 및 제2 정전기 방전 다이오드(D1, D2)의 전기적 특성도 함께 안정화될 수 있다.
한편, 전술한 바와 같이, 소스 라인들(SL) 및 게이트 라인들(GL)은 표시부(110)의 전면에 걸쳐 열 방향과 행 방향으로 일정한 간격으로 연장된다. 따라서, 소스 라인(SL)이나 게이트 라인(GL)에 단선이 발생하거나 인접한 라인들 간에 쇼트가 발생할 수 있다. 이러한 불량을 검사하기 위해 오픈 쇼트 테스트가 수행될 수 있다.
예컨대, 소스 라인(SLj)에 대하여 오픈 쇼트 테스트가 수행될 경우, 소스 라인(SLj)의 제1 단부에 연결되는 패드(PD)에 미리 설정된 파형이 인가될 수 있다. 이 파형의 최대 전압 레벨은 제2 전원 전압(VDD)보다 낮지만 제2 전원 전압(VDD)의 전압 레벨에 인접할 정도로 높을 수 있다. 인가된 파형에 대응하는 응답 파형은 소스 라인(SLj)의 제2 단부에서 검출될 수 있다. 이 응답 파형이 미리 저장된 기준 파형과 비교함으로써, 소스 라인(SL)이 결함 없이 형성되었는지를 판단할 수 있다.
그러나, 제1 및 제2 정전기 방전 다이오드(D1, D2)의 전기적 특성의 산포가 클 경우, 즉, 제1 및 제2 정전기 방전 다이오드(D1, D2)가 음의 문턱 전압을 가질 경우, 소스 라인(SLj)에 인가된 파형은 소스 라인(SLj)에 연결된 제2 정전기 방전 다이오드(D2)을 통해 제2 전원 라인(PL2)으로 방전될 수 있다. 따라서, 소스 라인(SLj)의 제2 단부에서는 인가된 파형에 응답하는 응답 파형이 검출되지 않을 수 있다. 또한, 제1 및 제2 정전기 방전 다이오드(D1, D2)가 음의 문턱 전압을 가질 경우, 소스 라인들(SLj, SLj+1)은 제1 및 제2 전원 라인(PL1, Pl2)을 통해 서로 전기적으로 연결된 것으로 감지될 수 있다. 따라서, 소스 라인들(SLj, SLj+1)에 대한 오픈 쇼트 테스트가 수행될 수 없거나, 불량이 없는 소스 라인들에 대해서도 불량이 발생한 것으로 잘못 판정될 수 있다.
오픈 쇼트 테스트가 수행될 때 제1 및 제2 정전기 방전 다이오드(D1, D2)는 대응하는 소스 라인(SLj, SLj+1)로부터 분리되거나, 제1 및 제2 전원 라인들(PL1, Pl2)로부터 분리된다면, 오픈 쇼트 테스트가 정상적으로 수행될 수 있다.
도 4는 일 실시예에 따른 정전기 방전 회로의 개략적인 회로도를 도시한다.
도 4를 참조하면, 정전기 방전 회로(EDCa)는 소스 라인(SL), 제1 및 제2 전원 라인(PL1, PL2)에 연결된다. 도 3에 도시된 바와 같이, 정전기 방전 회로(EDCa)는 소스 라인(SL)과 제1 전원 라인(PL1) 사이에 연결되는 제1 정전기 방전 다이오드(D1), 및 소스 라인(SL)과 제2 전원 라인(PL2) 사이에 연결되는 제2 정전기 방전 다이오드(D2)를 포함할 수 있다.
제1 정전기 방전 다이오드(D1)는 드레인 전극과 게이트 전극이 서로 연결된 제1 박막 트랜지스터(TD1)를 포함할 수 있다. 제2 정전기 방전 다이오드(D2)도 역시 드레인 전극과 게이트 전극이 서로 연결된 제2 박막 트랜지스터(TD2)를 포함할 수 있다. 박막 트랜지스터의 드레인 전극과 게이트 전극이 연결될 경우, 박막 트랜지스터는 다이오드와 같이 동작할 수 있다. 이와 같이 드레인 전극과 게이트 전극이 서로 연결된 박막 트랜지스터는 다이오드-연결된(diode-connected) 박막 트랜지스터로 지칭될 수 있다.
도 4에서 제1 및 제2 박막 트랜지스터(TD1, TD2)는 P형 MOSFET으로 도시되어 있지만, 이는 예시적이며, N형 MOSFET일 수 있다.
제1 및 제2 박막 트랜지스터(TD1, TD2) 각각은 브릿지 구조물(BS)을 통해 제1 및 제2 전원 라인(PL1, PL2)에 연결된다. 브릿지 구조물(BS)은 소스 라인(SL), 제1 및 제2 전원 라인들(PL1, PL2) 및 제1 및 제2 박막 트랜지스터(TD1, TD2)를 덮는 절연막 상의 도전 패턴을 포함한다. 따라서, 상기 절연막이 형성되기 전에, 즉, 브릿지 구조물(BS)이 형성되기 전에, 제1 및 제2 박막 트랜지스터(TD1, TD2) 각각은 제1 및 제2 전원 라인(PL1, PL2)으로부터 분리되어 있다. 이후, 브릿지 구조물(BS)이 형성된 후에, 제1 및 제2 박막 트랜지스터(TD1, TD2) 각각은 제1 및 제2 전원 라인(PL1, PL2)에 연결된다. 브릿지 구조물(BS)은 아래의 도 7을 참조로 더욱 자세히 설명된다.
도 5는 다른 실시예에 따른 정전기 방전 회로의 개략적인 회로도를 도시한다.
도 5를 참조하면, 정전기 방전 회로(EDCb)는 소스 라인(SL), 제1 및 제2 전원 라인(PL1, PL2)에 연결된다. 정전기 방전 회로(EDCb)는 도 5에 도시된 바와 같이 소스 라인(SL)과 제1 전원 라인(PL1) 사이에 연결되는 제1 정전기 방전 다이오드(D1)로서, 서로 직렬로 연결되는 2개의 다이오드-연결된 박막 트랜지스터들(TD1a, TD1b)을 포함하고, 소스 라인(SL)과 제2 전원 라인(PL2) 사이에 연결되는 제2 정전기 방전 다이오드(D2)로서, 서로 직렬로 연결되는 2개의 다이오드-연결된 박막 트랜지스터들(TD2a, TD2b)을 포함할 수 있다.
도 6는 도 4에 도시된 바와 같이 소스 라인(SL) 및 제1 및 제2 전원 라인(PL1, PL2)에 연결되는 정전기 방전 회로(EDCa)의 평면도를 도시한다.
도 6를 참조하면, 소스 라인(273)은 열 방향을 따라 연장되고, 제1 및 제2 전원 라인(251, 254)은 행 방향을 따라 연장된다.
제1 다이오드-연결된 박막 트랜지스터(TD1)는 제1 활성층(231) 및 제1 게이트 전극(252)을 갖는다. 제1 활성층(231)의 일부분은 제1 게이트 전극(252)과 중첩한다. 제1 활성층(231)은 콘택 플러그를 통해 소스 라인(273)에 연결되며, 소스 라인(273)은 제1 다이오드-연결된 박막 트랜지스터(TD1)의 드레인 전극으로 기능한다. 제1 게이트 전극(252)은 콘택 플러그를 통해 드레인 전극으로 기능하는 소스 라인(273)에 연결된다. 그에 따라, 제1 박막 트랜지스터(TD1)의 게이트 전극과 드레인 전극은 서로 연결된다.
제1 활성층(231)은 콘택 플러그를 통해 소스 전극(272)에 연결된다. 소스 전극(272)은 콘택 플러그를 통해 제1 브릿지 연결 노드(291)에 연결되며, 제1 브릿지 연결 노드(291)는 콘택 플러그를 통해 제1 전원 라인(251)에 연결된다. 제1 브릿지 연결 노드(291) 및 이에 연결되는 콘택 플러그들은 브릿지 구조물로 지칭될 수 있다.
제2 다이오드-연결된 박막 트랜지스터(TD2)는 제2 활성층(232) 및 제2 게이트 전극(253)을 갖는다. 제2 활성층(232)의 일부분은 제2 게이트 전극(253)과 중첩한다. 제2 활성층(232)은 콘택 플러그를 통해 소스 라인(273)에 연결되며, 소스 라인(273)은 제2 다이오드-연결된 박막 트랜지스터(TD2)의 소스 전극으로 기능한다. 제2 활성층(232)은 콘택 플러그를 통해 드레인 전극(274)에 연결된다. 제2 게이트 전극(253)은 콘택 플러그를 통해 드레인 전극(274)에 연결된다. 드레인 전극(274)은 콘택 플러그를 통해 제2 브릿지 연결 노드(292)에 연결되며, 제2 브릿지 연결 노드(292)는 콘택 플러그를 통해 제2 전원 라인(254)에 연결된다. 제2 브릿지 연결 노드(292) 및 이에 연결되는 콘택 플러그들은 브릿지 구조물로 지칭될 수 있다.
제1 및 제2 활성층(231, 232)은 산화물 반도체 물질을 포함할 수 있다. 동일한 해칭으로 표시된 층, 전극, 패턴은 동일 층에 형성된 것을 의미한다. 즉, 동일한 해칭을 갖는 구조물은 동일 물질로 동일 공정에 의해 형성된 것이다. 제1 및 제2 브릿지 연결 노드들(291, 292)은 다른 구조물들에 비해 늦게 형성되므로, 제1 및 제2 박막 트랜지스터(TD1, TD2)는 제1 및 제2 전원 라인들(251, 254)에 늦게 연결된다.
도 7은 도 6의 평면도 상의 절취선(VIIa-VIIb)을 따라 절취한 단면을 화소의 단면과 비교하여 도시한다.
도 7을 참조하면, 화소(PX)는 기판(210), 기판(210) 상의 박막 트랜지스터(TFT), 및 박막 트랜지스터(TFT)에 연결되는 유기 발광 다이오드(OLED)를 포함한다.
기판(210)은 유리, 금속 또는 플라스틱 등 다양한 소재로 구성될 수 있다. 일 실시예에 따르면, 기판(210)은 플렉서블 소재의 기판(210)을 포함할 수 있다. 여기서, 플렉서블 소재의 기판(210)이란 잘 휘어지고 구부러지며 접거나 말 수 있는 기판을 지칭한다. 이러한 플렉서블 소재의 기판(210)은 초박형 유리, 금속 또는 플라스틱으로 이루어질 수 있다. 기판(210) 상에는 복수의 화소들(PX)이 배열되며, 화소들 각각에는 화상을 구현하기 위한 유기 발광 소자(OLED)가 배치될 수 있다.
기판(210) 상에는 불순 원소의 침투를 방지하고 기판(210)의 표면을 평탄화하는 역할을 하는 버퍼막(220)이 배치될 수 있다. 기판(210)과 버퍼막(220) 사이에 배리어층(미 도시)이 개재될 수 있다. 버퍼막(220)은 필요에 따라 생략될 수 있다.
버퍼막(220) 상에는 박막 트랜지스터(TFT)가 배치될 수 있다. 박막 트랜지스터(TFT)는 유기 발광 소자(OLED)를 구동하기 위한 구동 회로부의 일부로써 기능할 수 있으며, 구동 회로부는 박막 트랜지스터(TFT) 외에 커패시터 및 배선 등을 더 포함할 수 있다. 도 7에 도시된 박막 트랜지스터(TFT)는 도 2의 구동 트랜지스터(Md)에 대응할 수 있다.
박막 트랜지스터(TFT)는 버퍼막(220) 상에 배치된 활성층(230), 활성층(230)과 적어도 일부가 중첩하는 게이트 전극(250), 활성층(230)의 소스 영역에 연결되는 소스 전극(270), 및 활성층(230)의 드레인 영역에 연결되는 드레인 전극(271)을 포함할 수 있다. 드레인 전극(271)은 도 2에 도시된 바와 같이 화소 전극(290)에 전기적으로 연결될 수 있다. 활성층(230)과 게이트 전극(250) 사이에는 게이트 절연막(240)이 개재되고, 게이트 전극(250)과 소스 및 드레인 전극들(270, 271) 사이에는 층간 절연막(260)이 개재될 수 있다.
활성층(230)은 반도체 물질을 포함하며, 예컨대, 산화물 반도체 물질을 포함할 수 있다. 산화물 반도체 물질은 인듐(In), 갈륨(Ga) 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf) 카드뮴(Cd), 게르마늄(Ge) 크롬(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 그룹에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 예를 들어, 산화물 반도체 물질은 아연 산화물(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있다. 예를 들어, 산화물 반도체 물질은 인듐(In), 갈륨(Ga), 및 아연(Zn)을 2:2:1의 원자퍼센트(atom%)의 비율로 포함할 수 있다.
그러나 이에 한정되지 않고, 산화물 반도체 물질은 예컨대 In-Sn-Ga-Zn-O계와 같은 4원계 금속 산화물, 예컨대 In-Ga-Zn-O계, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, Cd-Sn-O계와 같은 3원계 금속 산화물, 예컨대 In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, Zn-Mg-O계, Sn-Mg-O계, In-Mg-O계와 같은 2원계 금속 산화물, 또는 In-O계, Sn-O계, Zn-O계, Ti-O계, Cd-O계와 같은 1원계 금속 산화물을 포함할 수 있다. 여기에서, In-Ga-Zn-O계 산화물 반도체 물질이란, 적어도 In과 Ga과 Zn을 포함하는 산화물이고, 그 조성비에 특별히 제한은 없으며, In, Ga, 및 Zn 이외의 다른 원소를 포함할 수도 있다.
다른 예에 따르면, 활성층(230)은 예를 들면, 비정질 실리콘(amorphous silicon) 또는 다결정 실리콘(poly crystalline silicon)을 포함할 수 있다. 또 다른 실시예에 따르면, 활성층(230)은 유기 반도체 물질을 포함할 수 있다.
게이트 전극(230)은 저저항 금속 물질로 이루어질 수 있다. 예를 들면, 게이트 전극(230)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti) 등을 포함하는 도전 물질로 이루어진 단일막 또는 다중막일 수 있다.
소스 및 드레인 전극들(270, 271)은 전도성이 좋은 도전 물질로 이루어진 단일막 또는 다중막일 수 있다.
일 실시예에 따르면, 박막 트랜지스터(TFT)는 게이트 전극(250)이 활성층(230)의 상부에 배치된 탑 게이트 타입(top gate type)이지만, 본 발명은 이에 한정되지 않으며, 다른 실시예에 따르면 박막 트랜지스터(TFT)는 게이트 전극(250)이 활성층(230)의 하부에 배치된 바텀 게이트 타입(bottom gate type)일 수 있다.
게이트 절연막(240) 및 층간 절연막(260)은 무기 물질로 구성된 단일막 또는 다중막일 수 있으며, 예를 들면, 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및/또는 아연산화물(ZrO2) 등을 포함할 수 있다.
보호 절연막(280)은 박막 트랜지스터(TFT)를 덮으며, 박막 트랜지스터(TFT) 등에 의한 단차를 해소하기 위해 평탄화된 상면을 가질 수 있다. 보호 절연막(280)은 유기 물질로 이루어진 단일막 또는 다중막일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 다른 실시예에 따르면 보호 절연막(280)은 무기 절연막, 또는 무기 절연막과 유기 절연막의 복합 적층체일 수 있다.
보호 절연막(280) 상에는 보호 절연막(280)에 형성된 콘택 홀을 통해 박막 트랜지스터(TFT)에 전기적으로 연결된 화소 전극(290)이 배치될 수 있다. 일 실시예에 따르면, 화소 전극(290)은 박막 트랜지스터(TFT)의 드레인 전극(271)에 전기적으로 연결되지만, 본 발명은 이에 한정되지 않는다.
화소 전극(290)은 높은 일함수를 갖는 물질로 형성될 수 있다. 기판(210)의 방향으로 화상을 표시하는 배면 발광형일 경우, 화소 전극(290)은 예컨대 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide), 및 알루미늄징크옥사이드(AZO; aluminium zinc oxide)을 포함하는 그룹에서 선택된 적어도 하나의 투명 도전성 산화물을 포함할 수 있다.
다른 실시예로, 대향 전극(320)의 방향으로 화상을 표시하는 전면 발광형일 경우, 화소 전극(290)은 앞에서 나열된 투명 도전성 산화물들뿐만 아니라 예컨대 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 니오브(Nd), 이리듐(Ir), 및 크롬(Cr) 등을 포함하는 그룹에서 선택되는 적어도 하나의 금속 반사막을 더 포함할 수 있다.
화소 정의막(300)은 보호 절연막(280) 상에 화소 전극(290)의 일부를 노출하여 발광부를 정의할 수 있다. 화소 정의막(300)에 의해 노출된 화소 전극(290)의 일부 상에 유기 발광층(310)이 배치된다. 유기 발광층(310)은 화소 전극(290)과 대향 전극(320) 사이에 개재된다. 유기 발광층(310, emissive layer: EML) 외에, 화소 전극(290) 상에 정공 수송층(hole transport layer: HTL), 정공 주입층(hole injection layer: HIL), 전자 수송층(electron transport layer: ETL), 및 전자 주입층(electron injection layer: EIL) 등의 기능층 중 어느 하나 이상의 층이 단층 혹은 복층의 구조로 배치될 수 있다.
대향 전극(320)은 화소 전극(290)에 대향한다. 대향 전극(320)은 기판(210) 상에 전면적으로 증착되어 공통 전극으로 형성될 수 있다. 대향 전극(260)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 플루오르화리튬(LiF), 및 이들의 화합물을 얇게 증착하여 형성할 수 있다. 발광 방향에 따라 대향 전극(320)은 반사 전극 및/또는 반투명 전극을 포함할 수 있다.
대향 전극(320) 상에는 대향 전극(320)을 보호하기 위해 무기물을 포함하는 캡핑층이 더 배치될 수 있다.
기판(210)에 대향하며 봉지 수단(미 도시)을 이용하여 기판(210)을 봉지하는 봉지 기판(미 도시)에 의해 외부로부터 산소 및 수분이 유입되는 것이 차단될 수 있다. 다른 예에 따르면, 적어도 하나의 유기막과 적어도 하나의 무기막이 교대로 적층되어 형성되는 박막 봉지막(미 도시)이 대향 전극(320) 상에 배치될 수 있다.
정전기 방전 회로(EDCa)는 기판(210) 상에 배치되는 제1 및 제2 다이오드-연결된 박막 트랜지스터들(도 6의 TD1, TD2)을 포함한다.
제1 및 제2 다이오드-연결된 박막 트랜지스터(TD1, TD2)는 각각 기판(210) 상의 제1 및 제2 활성층(231, 232)을 갖는다. 제1 및 제2 활성층(231, 232)은 박막 트랜지스터(TFT)의 활성층(230)과 동일 층에 동일 공정에 의해 형성될 수 있다.
제1 및 제2 다이오드-연결된 박막 트랜지스터(TD1, TD2)는 각각은 적어도 일부가 제1 및 제2 활성층(231, 232)과 중첩하는 제1 및 제2 게이트 전극(252, 253)을 포함한다. 제1 및 제2 게이트 전극(252, 253)은 박막 트랜지스터(TFT)의 게이트 전극(250)과 동일 층에 동일 공정에 의해 형성될 수 있다. 제1 및 제2 활성층(231, 232)과 제1 및 제2 게이트 전극(252, 253) 사이에는 게이트 절연막(240)이 개재될 수 있다. 제 6에 도시된 바와 같이, 제1 게이트 전극(252)은 콘택 플러그를 통해 소스 라인(273)과 전기적으로 연결되고, 제2 게이트 전극(253)은 콘택 플러그를 통해 드레인 전극(274)과 전기적으로 연결된다.
소스 라인(273)은 예시적으로 박막 트랜지스터(TFT)의 소스 및 드레인 전극들(270, 271)과 동일 층에 배치되는 것으로 도시되었지만, 이는 예시적이며, 소스 라인(273)은 박막 트랜지스터(TFT)의 게이트 전극(250)과 동일 층에 위치할 수도 있다. 또한, 제1 및 제2 다이오드-연결된 박막 트랜지스터(TD1, TD2)는 제2 정전기 방전부(도 1의 160)에 배치되어, 소스 라인(SL) 대신에 도 1의 게이트 라인(GL)에 연결될 수도 있다. 제1 및 제2 전원 라인(251, 254)은 박막 트랜지스터(TFT)의 게이트 전극(250)과 동일 층에 위치하는 것으로 도시되었지만, 이는 예시적이며, 제1 및 제2 전원 라인(251, 254)은 박막 트랜지스터(TFT)의 소스 및 드레인 전극들(270, 271)과 동일 층에 위치할 수도 있다.
소스 전극(272)은 제1 활성층(231)의 제1 불순물 영역에 콘택 플러그를 통해 연결된다. 소스 라인(273)은 제1 활성층(231)의 제2 불순물 영역에 콘택 플러그를 통해 연결되어 제1 다이오드-연결된 박막 트랜지스터(TD1)의 드레인 전극으로 기능한다. 또한, 소스 라인(273)은 제2 활성층(232)의 제1 불순물 영역에 콘택 플러그를 통해 연결되어 제2 다이오드-연결된 박막 트랜지스터(TD2)의 소스 전극으로 기능한다. 드레인 전극(274)은 제2 활성층(232)의 제2 불순물 영역에 콘택 플러그를 통해 연결된다. 소스 전극(272), 소스 라인(273), 및 드레인 전극(274)은 박막 트랜지스터(TFT)의 소스 및 드레인 전극들(270, 271)과 동일 층에 동일 공정에 의해 형성될 수 있다.
제1 및 제2 다이오드-연결된 박막 트랜지스터(TD1, TD2), 소스 전극(272), 소스 라인(273), 및 드레인 전극(274)은 보호 절연막(280)에 의해 덮인다. 보호 절연막(280)은 유기 절연 물질로 형성될 수 있으며, 유기 절연 물질을 적층한 후에 열처리 공정을 수행함으로써 형성될 수 있다.
소스 전극(272)과 제1 전원 라인(251)은 보호 절연막(280) 상의 제1 브릿지 연결 노드(291)에 의해 연결될 수 있다. 제1 브릿지 연결 노드(291)는 보호 절연막(280)을 관통하는 콘택 플러그들을 통해 소스 전극(272)과 제1 전원 라인(251)에 연결될 수 있다. 드레인 전극(274)과 제2 전원 라인(254)은 보호 절연막(280) 상의 제2 브릿지 연결 노드(292)에 의해 연결될 수 있다. 제2 브릿지 연결 노드(292)는 보호 절연막(280)을 관통하는 콘택 플러그들을 통해 드레인 전극(274)과 제2 전원 라인(254)에 연결될 수 있다. 제1 및 제2 브릿지 연결 노드(291, 292)는 화소(PX)의 화소 전극(290)과 동일 층에 동일 공정에 의해 형성될 수 있다. 다른 예에 따르면, 제1 및 제2 브릿지 연결 노드(291, 290)는 화소(PX)의 대향 전극(320)과 동일 층에 동일 공정에 의해 형성될 수 있다.
보호 절연막(280)을 형성하기 전에, 소스 전극(272)과 제1 전원 라인(251)은 서로 분리되며, 드레인 전극(274)과 제2 전원 라인(254)은 서로 분리된다. 따라서, 소스 라인(273)에 연결되는 정전기 방전 회로(EDCa)는 전기적으로 플로팅된다. 소스 라인(273)에 대하여 오픈 쇼트 테스트를 수행하더라도, 정전기 방전 회로(EDCa)는 플로팅되므로, 오픈 쇼트 테스트에 영향을 끼칠 수 없다. 보호 절연막(280)을 형성하기 전에 소스 라인(273)에 대하여 오픈 쇼트 테스트가 수행될 수 있다.
도 8는 또 다른 실시예에 따른 정전기 방전 회로의 개략적인 회로도를 도시한다.
도 8을 참조하면, 정전기 방전 회로(EDCc)는 소스 라인(SL), 제1 및 제2 전원 라인(PL1, PL2)에 연결된다. 도 3에 도시된 바와 같이, 정전기 방전 회로(EDCc)는 소스 라인(SL)과 제1 전원 라인(PL1) 사이에 연결되는 제1 정전기 방전 다이오드(D1)로서 제1 다이오드-연결된 박막 트랜지스터(TD1)를 포함하고, 소스 라인(SL)과 제2 전원 라인(PL2) 사이에 연결되는 제2 정전기 방전 다이오드(D2)로서 제2 다이오드-연결된 박막 트랜지스터(TD2)를 포함한다.
제1 및 제2 박막 트랜지스터(TD1, TD2) 각각은 브릿지 구조물(BS)을 통해 소스 라인(SL)에 연결된다. 브릿지 구조물(BS)은 소스 라인(SL), 제1 및 제2 전원 라인들(PL1, PL2) 및 제1 및 제2 박막 트랜지스터(TD1, TD2)를 덮는 절연막 상의 도전 패턴을 포함한다. 따라서, 상기 절연막이 형성되기 전에, 즉, 브릿지 구조물(BS)이 형성되기 전에, 제1 및 제2 박막 트랜지스터(TD1, TD2)은 모두 소스 라인(SL)으로부터 분리되어 있다. 이후, 브릿지 구조물(BS)이 형성된 후에, 제1 및 제2 박막 트랜지스터(TD1, TD2) 각각은 소스 라인(SL)에 연결된다.
도 8에서는 정전기 방전 회로(EDCc)가 소스 라인(SL)에 연결되는 것으로 예시적으로 도시되었지만, 정전기 방전 회로(EDCc)는 소스 라인(SL) 대신에 게이트 라인(GL)에 연결될 수도 있다.
도 9는 또 다른 실시예에 따른 정전기 방전 회로의 개략적인 회로도를 도시한다.
도 9를 참조하면, 정전기 방전 회로(EDCd)는 소스 라인(SL), 제1 및 제2 전원 라인(PL1, PL2)에 연결된다. 정전기 방전 회로(EDCd)는 도 8에 도시된 바와 같이 소스 라인(SL)과 제1 전원 라인(PL1) 사이에 연결되는 제1 정전기 방전 다이오드(D1)로서, 서로 직렬로 연결되는 2개의 다이오드-연결된 박막 트랜지스터들(TD1a, TD1b)을 포함하고, 소스 라인(SL)과 제2 전원 라인(PL2) 사이에 연결되는 제2 정전기 방전 다이오드(D2)로서, 서로 직렬로 연결되는 2개의 다이오드-연결된 박막 트랜지스터들(TD2a, TD2b)을 포함할 수 있다.
도 10는 도 8에 도시된 바와 같이 소스 라인(SL) 및 제1 및 제2 전원 라인(PL1, PL2)에 연결되는 정전기 방전 회로(EDCc)의 평면도를 도시한다. 도 11은 도 10의 평면도 상의 절취선(XIa-XIb) 및 절취선(XIc-XId)을 따라 절취한 단면을 도시한다.
도 10 및 도 11을 참조하면, 소스 라인(257)은 열 방향을 따라 연장되고, 제1 및 제2 전원 라인(275, 277)은 행 방향을 따라 연장된다. 소스 라인(257)은 박막 트랜지스터(TFT)의 게이트 전극(도 7의 250)과 동일 층에 위치하는 것으로 도시되었지만, 이는 예시적이며, 소스 라인(257)은 박막 트랜지스터(TFT)의 소스 및 드레인 전극들(도 7의 270, 271)과 동일 층에 위치할 수도 있다. 또한, 제1 및 제2 다이오드-연결된 박막 트랜지스터(TD1, TD2)는 제2 정전기 방전부(도 1의 160)에 배치되어, 소스 라인(SL) 대신에 도 1의 게이트 라인(GL)에 연결될 수도 있다. 제1 및 제2 전원 라인(275, 277)은 박막 트랜지스터(TFT)의 소스 및 드레인 전극들(도 1의 270, 271)과 동일 층에 위치하는 것으로 도시되었지만, 이는 예시적이며, 제1 및 제2 전원 라인(251, 254)은 박막 트랜지스터(TFT)의 게이트 전극(도 1의 250)과 동일 층에 위치할 수도 있다.
제1 및 제2 다이오드-연결된 박막 트랜지스터(TD1, TD2)는 활성층(233)을 갖는다. 활성층(233)의 제1 불순물 영역은 콘택 플러그를 통해 제1 전원 라인(275)에 연결된다. 활성층(233)의 제2 불순물 영역은 콘택 플러그를 통해 중간 노드(276)에 연결된다. 활성층(233)의 제3 불순물 영역은 콘택 플러그를 통해 제2 전원 라인(277)에 연결된다. 활성층(233)은 박막 트랜지스터(TFT)의 활성층(도 7의 230)과 동일 층에 동일 공정에 의해 형성될 수 있다. 활성층(233)은 산화물 반도체 물질을 포함할 수 있다.
활성층(233)은 제1 불순물 영역과 제2 불순물 영역 사이에 제1 게이트 전극(255)과 중첩하는 제1 영역, 및 제2 제1 불순물 영역과 제3 불순물 영역 사이에 제2 게이트 전극(256)과 중첩하는 제2 영역을 갖는다. 제1 게이트 전극(255)은 콘택 플러그를 통해 중간 노드(276)에 연결되고, 제2 게이트 전극(256)은 콘택 플러그를 통해 제2 전원 라인(277)에 연결된다.
활성층(233)의 제1 불순물 영역은 제1 박막 트랜지스터(TD1)의 소스 영역에 대응하고, 활성층(233)의 제2 불순물 영역은 제1 박막 트랜지스터(TD1)의 드레인 영역에 대응한다. 또한, 활성층(233)의 제2 불순물 영역은 제2 박막 트랜지스터(TD1)의 소스 영역에 대응하고, 활성층(233)의 제3 불순물 영역은 제2 박막 트랜지스터(TD1)의 드레인 영역에 대응한다.
중간 노드(256)는 브릿지 연결 노드(293)를 통해 소스 라인(257)에 연결된다. 중간 노드(256)는 콘택 플러그를 통해 브릿지 연결 노드(293)에 연결되고, 소스 라인(257)은 콘택 플러그를 통해 브릿지 연결 노드(293)에 연결된다. 브릿지 연결 노드(293) 및 이에 연결되는 콘택 플러그들은 브릿지 구조물로 지칭될 수 있다.
소스 라인(257)과 제1 및 제2 게이트 전극(255, 256)은 박막 트랜지스터(TFT)의 게이트 전극(도 7의 250)과 동일 층에 동일 공정에 의해 형성될 수 있다. 또한, 제1 및 제2 전원 라인(275, 277)과 중간 노드(276)는 박막 트랜지스터(TFT)의 소스 및 드레인 전극들(도 7의 270, 271)과 동일 층에 동일 공정에 의해 형성될 수 있다.
제1 및 제2 다이오드-연결된 박막 트랜지스터(TD1, TD2), 소스 라인(257), 제1 및 제2 게이트 전극(255, 256), 및 제1 및 제2 전원 라인(275, 277), 중간 노드(276)는 보호 절연막(280)에 의해 덮인다. 보호 절연막(280)은 유기 절연 물질로 형성될 수 있으며, 유기 절연 물질을 적층한 후에 열처리 공정을 수행함으로써 형성될 수 있다.
중간 노드(256)과 소스 라인(257)은 보호 절연막(280) 상의 브릿지 연결 노드(293)에 의해 연결될 수 있다. 브릿지 연결 노드(293)는 보호 절연막(280)을 관통하는 콘택 플러그들을 통해 중간 노드(256)과 소스 라인(257)에 연결될 수 있다. 브릿지 연결 노드(293)는 화소(PX)의 화소 전극(290)과 동일 층에 동일 공정에 의해 형성될 수 있다. 다른 예에 따르면, 브릿지 연결 노드(293)는 화소(PX)의 대향 전극(320)과 동일 층에 동일 공정에 의해 형성될 수 있다.
보호 절연막(280)을 형성하기 전에, 중간 노드(256)과 소스 라인(257)은 서로 분리된다. 따라서, 소스 라인(257)은 정전기 방전 회로(EDCc)와 전기적으로 분리된다. 소스 라인(257)에 대하여 오픈 쇼트 테스트를 수행하더라도, 정전기 방전 회로(EDCc)는 오픈 쇼트 테스트에 영향을 끼칠 수 없다. 따라서, 보호 절연막(280)을 형성하기 전에 소스 라인(257)에 대하여 오픈 쇼트 테스트가 수행될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 표시 장치
110: 표시부
120: 소스 드라이버
130: 게이트 드라이버
140: 제1 정전기 방전부
150: 패드부
160: 제2 정전기 방전부

Claims (19)

  1. 기판;
    상기 기판 상에서 열 방향으로 연장되는 복수의 소스 라인;
    상기 기판 상에서 행렬로 배열되고 상기 복수의 소스 라인에 연결되는 복수의 화소;
    상기 복수의 소스 라인과 교차하도록 상기 복수의 소스 라인과 다른 층에 배치되고, 서로 다른 제1 전원 전압과 제2 전원 전압이 각각 인가되는 제1 전원 라인과 제2 전원 라인;
    상기 복수의 소스 라인에 대응하여 배치되는 복수의 제1 정전기 방전 다이오드와 복수의 제2 정전기 방전 다이오드;
    상기 기판, 상기 복수의 소스 라인, 상기 제1 전원 라인, 및 상기 제2 전원 라인을 덮는 절연막; 및
    상기 절연막 상에 배치되는 복수의 제1 브릿지 연결 구조물과 복수의 제2 브릿지 연결 구조물을 포함하고,
    상기 복수의 소스 라인 각각은 상기 복수의 제1 정전기 방전 다이오드 중 대응하는 제1 정전기 방전 다이오드 및 상기 복수의 제2 정전기 방전 다이오드 중 대응하는 제2 정전기 방전 다이오드와 직접 연결되고,
    상기 복수의 제1 브릿지 연결 구조물 각각은 상기 복수의 제1 정전기 방전 다이오드 중 대응하는 제1 정전기 방전 다이오드를 상기 제1 전원 라인에 직접 연결하고,
    상기 복수의 제2 브릿지 연결 구조물 각각은 상기 복수의 제2 정전기 방전 다이오드 중 대응하는 제2 정전기 방전 다이오드를 상기 제2 전원 라인에 직접 연결하는 것을 특징으로 하는 표시 장치.
  2. 제1 항에 있어서,
    상기 복수의 소스 라인 각각은 상기 대응하는 제1 정전기 방전 다이오드와 상기 대응하는 제2 정전기 방전 다이오드 사이의 노드와 직접 연결되는 것을 특징으로 하는 표시 장치.
  3. 제1 항에 있어서,
    상기 복수의 소스 라인 각각은,
    상기 복수의 제1 브릿지 연결 구조물 중 대응하는 제1 브릿지 연결 구조물 및 상기 대응하는 제1 정전기 방전 다이오드를 통해서 상기 제1 전원 라인에 연결되고,
    상기 복수의 제2 브릿지 연결 구조물 중 대응하는 제2 브릿지 연결 구조물 및 상기 대응하는 제2 정전기 방전 다이오드를 통해서 상기 제2 전원 라인에 연결되는 것을 특징으로 하는 표시 장치.
  4. 기판;
    상기 기판 상에서 열 방향으로 연장되는 복수의 소스 라인;
    상기 기판 상에서 행렬로 배열되고 상기 복수의 소스 라인에 연결되는 복수의 화소;
    상기 복수의 소스 라인과 교차하도록 상기 복수의 소스 라인과 다른 층에 배치되고, 서로 다른 제1 전원 전압과 제2 전원 전압이 각각 인가되는 제1 전원 라인과 제2 전원 라인;
    상기 복수의 소스 라인에 대응하여 배치되는 복수의 제1 정전기 방전 다이오드와 복수의 제2 정전기 방전 다이오드;
    상기 기판, 상기 복수의 소스 라인, 상기 제1 전원 라인, 및 상기 제2 전원 라인을 덮는 절연막; 및
    상기 절연막 상에 배치되는 복수의 브릿지 연결 구조물을 포함하고,
    상기 복수의 제1 정전기 방전 다이오드는 상기 제1 전원 라인에 직접 연결되고,
    상기 복수의 제2 정전기 방전 다이오드는 상기 제2 전원 라인에 직접 연결되고,
    상기 복수의 브릿지 연결 구조물 각각은 상기 복수의 제1 정전기 방전 다이오드 중 대응하는 제1 정전기 방전 다이오드와 상기 복수의 제2 정전기 방전 다이오드 중 대응하는 제2 정전기 방전 다이오드를 상기 복수의 소스 라인 중 대응하는 소스 라인에 직접 연결하는 것을 특징으로 하는 표시 장치.
  5. 제4 항에 있어서,
    상기 대응하는 제1 정전기 방전 다이오드와 상기 대응하는 제2 정전기 방전 다이오드는 상기 제1 전원 라인과 상기 제2 전원 라인 사이에 직렬로 직접 연결되는 것을 특징으로 하는 표시 장치.
  6. 제1 항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 및 제2 정전기 방전 다이오드 각각은 드레인 전극과 게이트 전극이 서로 연결되는 박막 트랜지스터를 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 박막 트랜지스터는 산화물 반도체 물질로 이루어진 활성층을 포함하는 표시 장치.
  8. 제1 항 내지 제5항 중 어느 한 항에 있어서,
    상기 절연막은 상기 복수의 제1 정전기 방전 다이오드와 상기 복수의 제2 정전기 방전 다이오드를 덮는 유기 절연 물질을 포함하는 표시 장치.
  9. 제1 항 내지 제5항 중 어느 한 항에 있어서,
    상기 기판 상에서 행 방향으로 연장되고, 각각 상기 복수의 화소 중 대응하는 행에 위치하는 화소들에 연결되는 복수의 게이트 라인;
    상기 복수의 게이트 라인과 교차하는 정전기 방전 라인; 및
    상기 복수의 게이트 라인에 대응하는 복수의 정전기 방전 회로를 더 포함하고,
    상기 복수의 정전기 방전 회로 각각은 상기 복수의 게이트 라인 중 대응하는 게이트 라인과 상기 정전기 방전 라인 사이에 연결되되, 상기 정전기 방전 라인과 상기 대응하는 게이트 라인 중 하나에 직접 연결되고, 상기 정전기 방전 라인과 상기 대응하는 게이트 라인 중 다른 하나에 상기 복수의 게이트 라인 및 상기 정전기 방전 라인을 덮는 상기 절연막 상의 브릿지 구조물을 통해 연결되는 표시 장치.
  10. 제1 항 내지 제3항 중 어느 한 항에 있어서,
    상기 복수의 화소 각각은,
    상기 기판 상의 박막 트랜지스터;
    상기 절연막을 관통하는 콘택 플러그를 통해 상기 박막 트랜지스터에 연결되고, 상기 박막 트랜지스터를 덮는 상기 절연막 상의 화소 전극;
    상기 화소 전극 상의 대향 전극; 및
    상기 화소 전극과 상기 대향 전극 사이의 유기 발광층을 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 복수의 제1 브릿지 연결 구조물 각각 및 상기 복수의 제2 브릿지 연결 구조물 각각은 상기 화소 전극과 동일 층에 배치되고 상기 화소 전극과 동일 물질로 이루어지는 표시 장치.
  12. 기판 상에 복수의 신호 라인을 형성하는 단계;
    상기 기판 상에 행렬로 배열되고 상기 복수의 신호 라인에 연결되는 복수의 화소 회로를 형성하는 단계;
    상기 복수의 신호 라인과 교차하도록 상기 복수의 신호 라인과 다른 층에, 서로 다른 제1 전원 전압과 제2 전원 전압을 인가하기 위한 제1 전원 라인과 제2 전원 라인을 형성하는 단계;
    상기 복수의 신호 라인과 상기 제1 전원 라인이 교차하는 위치에 복수의 제1 정전기 방전 다이오드를 형성하고, 상기 복수의 신호 라인과 상기 제2 전원 라인이 교차하는 위치에 복수의 제2 정전기 방전 다이오드를 형성하는 단계로서, 상기 복수의 신호 라인 각각을 상기 복수의 제1 정전기 방전 다이오드 중 대응하는 제1 정전기 방전 다이오드 및 상기 복수의 제2 정전기 방전 다이오드 중 대응하는 제2 정전기 방전 다이오드와 직접 연결하는 단계;
    상기 복수의 신호 라인에 대하여 오픈 쇼트 테스트(Open Short Test)를 수행하는 단계;
    상기 복수의 신호 라인, 상기 제1 및 제2 전원 라인들, 상기 복수의 화소 회로, 상기 복수의 제1 정전기 방전 다이오드, 및 상기 복수의 제2 정전기 방전 다이오드를 덮는 절연막을 형성하는 단계;
    상기 절연막 상에 복수의 제1 브릿지 연결 구조물을 형성하여 상기 복수의 제1 정전기 방전 다이오드 중 대응하는 제1 정전기 방전 다이오드를 상기 제1 전원 라인에 직접 연결하는 단계; 및
    상기 절연막 상에 복수의 제2 브릿지 연결 구조물을 형성하여 상기 복수의 제2 정전기 방전 다이오드 중 대응하는 제2 정전기 방전 다이오드를 상기 제2 전원 라인에 직접 연결하는 단계를 포함하는 표시 장치의 제조 방법.
  13. 제12 항에 있어서,
    상기 복수의 제1 정전기 방전 다이오드 및 상기 복수의 제2 정전기 방전 다이오드를 형성하는 단계는,
    상기 복수의 제1 정전기 방전 다이오드를 상기 제1 전원 라인으로부터 전기적으로 분리하고, 상기 복수의 제2 정전기 방전 다이오드를 상기 제2 전원 라인으로부터 전기적으로 분리하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  14. 기판 상에 복수의 신호 라인을 형성하는 단계;
    상기 기판 상에 행렬로 배열되고 상기 복수의 신호 라인에 연결되는 복수의 화소 회로를 형성하는 단계;
    상기 복수의 신호 라인과 교차하도록 상기 복수의 신호 라인과 다른 층에, 서로 다른 제1 전원 전압과 제2 전원 전압을 인가하기 위한 제1 전원 라인과 제2 전원 라인을 형성하는 단계;
    상기 복수의 신호 라인과 상기 제1 전원 라인이 교차하는 위치에 복수의 제1 정전기 방전 다이오드를 형성하고, 상기 복수의 신호 라인과 상기 제2 전원 라인이 교차하는 위치에 복수의 제2 정전기 방전 다이오드를 형성하는 단계로서, 상기 복수의 제1 정전기 방전 다이오드을 상기 제1 전원 라인에 직접 연결하고, 상기 복수의 제2 정전기 방전 다이오드를 상기 제2 전원 라인에 직접 연결하는 단계;
    상기 복수의 신호 라인에 대하여 오픈 쇼트 테스트(Open Short Test)를 수행하는 단계;
    상기 복수의 신호 라인, 상기 제1 및 제2 전원 라인들, 상기 복수의 화소 회로, 상기 복수의 제1 정전기 방전 다이오드, 및 상기 복수의 제2 정전기 방전 다이오드를 덮는 절연막을 형성하는 단계;
    상기 절연막 상에 복수의 브릿지 연결 구조물을 형성하여 상기 복수의 제1 정전기 방전 다이오드 중 대응하는 제1 정전기 방전 다이오드와 상기 복수의 제2 정전기 방전 다이오드 중 대응하는 제2 정전기 방전 다이오드를 상기 복수의 신호 라인 중 대응하는 신호 라인에 직접 연결하는 단계를 포함하는 표시 장치의 제조 방법.
  15. 제14 항에 있어서,
    상기 복수의 제1 정전기 방전 다이오드 및 상기 복수의 제2 정전기 방전 다이오드를 형성하는 단계는,
    상기 복수의 제1 정전기 방전 다이오드 중 대응하는 제1 정전기 방전 다이오드와 상기 복수의 제2 정전기 방전 다이오드 중 대응하는 제2 정전기 방전 다이오드를 상기 복수의 신호 라인 중 대응하는 신호 라인로부터 전기적으로 분리하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  16. 제12 항 내지 제15 항 중 어느 한 항에 있어서,
    상기 오픈 쇼트 테스트(Open Short Test)를 수행하는 단계는,
    상기 복수의 신호 라인 각각의 제1 단부에 미리 설정된 파형을 인가하는 단계;
    상기 복수의 신호 라인 각각의 제2 단부에서 상기 인가된 파형에 대응하는 응답 파형을 검출하는 단계; 및
    상기 응답 파형을 기준 파형과 비교하여, 상기 복수의 신호 라인 각각이 결함 없이 형성되었는지를 판단하는 단계를 포함하는 표시 장치의 제조 방법.
  17. 제12 항 내지 제15 항 중 어느 한 항에 있어서,
    상기 절연막을 형성하는 단계는,
    상기 기판 상에 상기 복수의 신호 라인, 상기 제1 및 제2 전원 라인들, 상기 복수의 화소 회로, 및 상기 복수의 제1 정전기 방전 다이오드, 및 상기 복수의 제2 정전기 방전 다이오드를 덮는 유기 절연 물질층을 형성하는 단계; 및
    상기 유기 절연 물질층이 형성된 상기 기판에 열처리를 수행하는 단계를 포함하는 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 열처리를 수행하는 단계 전에, 상기 복수의 제1 정전기 방전 다이오드 중 적어도 일부, 또는 상기 복수의 제2 정전기 방전 다이오드 중 적어도 일부는 음의 문턱 전압을 갖고,
    상기 열처리를 수행하는 단계 후에, 상기 복수의 제1 정전기 방전 다이오드와 상기 복수의 제2 정전기 방전 다이오드는 양의 문턱 전압을 갖게 되는 것을 특징으로 하는 표시 장치의 제조 방법.
  19. 제12 항 내지 제15 항 중 어느 한 항에 있어서,
    상기 복수의 제1 및 제2 정전기 방전 다이오드 각각은 드레인 전극과 게이트 전극이 서로 연결되고 산화물 반도체 물질로 이루어진 활성층을 포함하는 박막 트랜지스터를 포함하는 표시 장치의 제조 방법.
KR1020160032118A 2016-03-17 2016-03-17 정전기 방전 회로를 갖는 표시 장치, 및 이의 제조 방법 KR102493129B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160032118A KR102493129B1 (ko) 2016-03-17 2016-03-17 정전기 방전 회로를 갖는 표시 장치, 및 이의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160032118A KR102493129B1 (ko) 2016-03-17 2016-03-17 정전기 방전 회로를 갖는 표시 장치, 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20170109118A KR20170109118A (ko) 2017-09-28
KR102493129B1 true KR102493129B1 (ko) 2023-01-31

Family

ID=60035808

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160032118A KR102493129B1 (ko) 2016-03-17 2016-03-17 정전기 방전 회로를 갖는 표시 장치, 및 이의 제조 방법

Country Status (1)

Country Link
KR (1) KR102493129B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102663067B1 (ko) * 2018-12-19 2024-05-07 엘지디스플레이 주식회사 표시장치
CN112713139B (zh) * 2020-12-28 2024-04-02 武汉天马微电子有限公司 柔性显示面板及柔性显示装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100924222B1 (ko) * 2006-06-29 2009-11-02 엘지디스플레이 주식회사 정전기 방전 회로 및 이를 구비한 액정표시장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101174158B1 (ko) * 2005-10-27 2012-08-14 엘지디스플레이 주식회사 액정표시장치와 그 구동방법
KR101948895B1 (ko) * 2012-08-14 2019-02-19 엘지디스플레이 주식회사 액정 표시장치
KR102047005B1 (ko) * 2013-05-31 2019-11-21 삼성디스플레이 주식회사 유기 발광 표시 패널
KR102145390B1 (ko) * 2013-10-25 2020-08-19 삼성디스플레이 주식회사 정전기 방전 회로를 포함하는 표시 장치
KR102182954B1 (ko) * 2014-03-10 2020-11-26 엘지디스플레이 주식회사 정전기 방전 회로와 이를 포함하는 액정 디스플레이 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100924222B1 (ko) * 2006-06-29 2009-11-02 엘지디스플레이 주식회사 정전기 방전 회로 및 이를 구비한 액정표시장치

Also Published As

Publication number Publication date
KR20170109118A (ko) 2017-09-28

Similar Documents

Publication Publication Date Title
US11158698B2 (en) Organic light-emitting diode display
US11569335B2 (en) Display device
KR102565936B1 (ko) 표시 장치
KR102571085B1 (ko) 디스플레이 장치
KR102642198B1 (ko) 유기발광 디스플레이 장치
KR102632616B1 (ko) 디스플레이 장치
CN107452772B (zh) 有机发光显示设备
KR102381288B1 (ko) 유기 발광 표시 장치
KR102372775B1 (ko) 유기 발광 표시 장치
US9087800B2 (en) Organic light emitting diode display
KR102600620B1 (ko) 디스플레이 장치 및 이의 제조 방법
US10950678B2 (en) Thin film transistor substrate and organic light-emitting display using the same
KR102380161B1 (ko) 유기 발광 표시 장치 및 그 리페어 방법
US11737320B2 (en) Display device with islands and connecting bridges
KR102049443B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
CN104576653A (zh) 薄膜晶体管阵列基板及其制造方法
US9893087B2 (en) Thin film transistor substrate, display apparatus including thin film transistor substrate, method of manufacturing thin film transistor substrate, and method of manufacturing display apparatus
TWI766481B (zh) 包含觸控感測器的有機發光二極體顯示裝置及其製造方法
US9966004B2 (en) Organic light emitting diode display
KR20210086306A (ko) 유기 발광 다이오드 표시 장치 및 그 제조 방법
US9614157B2 (en) Organic light emitting diode display having a plurality of data drivers and manufacturing method thereof
KR20170007649A (ko) 표시 장치
KR102493129B1 (ko) 정전기 방전 회로를 갖는 표시 장치, 및 이의 제조 방법
KR102512439B1 (ko) 반도체 장치 및 이의 제조방법
CN114649382A (zh) 显示装置

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant