KR102459749B1 - 3D NAND 소자 분야를 위한 비-플라즈마 건식 프로세스를 이용한 SIO2에 대한 SiN의 선택적 에칭 - Google Patents

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Abstract

HAR 개구의 측벽 상의 규소-함유 층을 등방적으로 에칭하기 위한 방법이 개시된다. HAR 개구는, 제1 규소-함유 층 및 제1 규소-함유 층과 상이한 제2 규소-함유 층으로 이루어진 교번적인 층들의 적층체를 플라즈마 에칭하는 것에 의해서 형성되었다. 개시된 방법은 a) FNO, F3NO, FNO2 및 그 조합으로 이루어진 그룹으로부터 선택된 불소 함유 에칭 가스를 반응기 내로 도입하는 단계, 및 b) HAR 개구의 측벽 상의 제1 규소-함유 층들 사이에 함몰부를 생성하기 위해서 불소 함유 에칭 가스로 제1 규소-함유 층에 대해서 제2 규소-함유 층을 선택적으로 에칭하는 것에 의해서, 제2 규소-함유 층의 적어도 일부를 제거하는 단계를 포함한다. 개시된 프로세스는 사이클 에칭 프로세스이다.

Description

3D NAND 소자 분야를 위한 비-플라즈마 건식 프로세스를 이용한 SIO2에 대한 SiN의 선택적 에칭
관련 출원에 대한 상호 참조
본원은, 모든 목적을 위해서 전체가 본원에서 참조로 포함되는, 2017년 12월 29일자로 출원된 미국 출원 제15/858,342호의 이익을 주장한다.
기술분야
3D NAND 소자 분야를 위한 비-플라즈마 건식 에칭 프로세스를 이용한 SIO2에 대한 SiN의 선택적 에칭 방법이 개시된다. 개시된 방법은, 불소 함유 에칭 가스의 플라즈마 활성화와 함께 또는 그러한 활성화가 없이, 비-플라즈마 건식 열적 에칭 프로세스에 의해서, 니트로실 플루오라이드(FNO), 트리플루오로아민 산화물(F3NO), 니트릴 플루오라이드(FNO2) 및 그 조합으로 이루어진 그룹으로부터 선택된 불소 함유 에칭 가스를 이용하여 SiO2에 대한 SiN 또는 Poly-Si(p-Si) 재료의 선택적인 등방성 에칭(selective isotropic etching)을 하기 위한 프로세스를 제공한다.
SiN은, 패터닝 기술 및 플래시 메모리에서와 같이, 반도체 프로세스 및 소자에서 이용되는 일반적인 재료이다. SiN의 이용과 관련된 난제는 에칭 선택비 및 에칭 속도(etch rate)이다. 반도체 프로세스에서, 일반적으로 SiN을 둘러싸는 다른 규소 재료, 예를 들어 SiO2로부터 SiN을 에칭할 필요가 있다. 3D NAND 소자 분야에서, 교번적인 SiN 및 SiO2 층들(ONON)의 적층 구조물 내에 고종횡비(HAR) 개구를 생성한 후에, HAR 개구 내에서 SiN 층을 제거할 필요가 있다. 따라서, SiO2에 대한 큰 선택비로 SiN을 수평 등방성 에칭하는 것 및 HAR 개구 내의 상단부 및 하단부 모두에서의 SiN의 동일한 에칭 속도가 3D NAND 소자 분야에서 요구된다.
H3PO4를 이용한 습식 에칭 프로세스가 SiN을 제거하기 위해서 산업계에서 현재 이용되고 있다. 그러나, HAR 트렌치가 더 깊어질 때, 표면 장력 효과로 인해서 액체 화학물질이 HAR 트렌치의 하단부에 도달하는 것이 문제가 될 수 있다. 그에 따라 해결책으로서 건식 에칭이 개발되기 시작하였다. 건식 에칭은 프로세스 시간을 단축할 수 있고, 불순물이 적게 도입된다.
전형적인 건식 에칭 프로세스는, 비등방성 에칭을 생성하는 플라즈마를 이용한다. SiN의 수평 에칭이 등방성 에칭을 요구함에 따라, 플라즈마가 적합하지 않을 수 있는 등방성 에칭 프로세스가 필요하다.
SiO2로부터의 SiN의 등방성 에칭을 실시하기 위한 여러 가지 건식 에칭 방법이 개발되었다. 또한, SiN 또는 규소 함유 재료를 에칭하기 위해서, 니트로실 플루오라이드(FNO)가 이용되어 왔다. 예를 들어, Tamaoki 등의 JP 4739709는 F2+NO 화학물질을 이용한 SiN, SiC, 및 석영에 대한 비-플라즈마 세정 또는 에칭 능력을 개시하고, SiN/석영의 선택비가 16이 되는 예를 보여주었다. Yanagida의 US 5376234 및 US 5445712는 FNO 화학물질을 이용한 SiN 및 SiO2의 열적 에칭을 개시하나, 다른 재료에 대해서는 선택비가 측정되지 않았다. Kameda 등의 US 9,683,288 및 US 8,679,259는, NO 가스와 함께 불소 원자를 포함하는 가스를 이용하는 것에 의해서 FNO가 생성되고 프로세싱 용기 내로 공급되는, 건식 세정 프로세스를 개시한다. Kastenmeier 등(J. Vac. Sci. Technol. A, 19 (2001) 25)은 플라즈마를 포함하는 F2 및 NO에서의 SiN 에칭을 개시하나, 다른 재료에 대해서는 선택비가 측정되지 않았다. Yonemura 등(J. Electrochem. Soc., 150 (2003) G707)은 FNO 및 F3NO 함유 가스 내의 SiO2 에칭의 평가를 보고하였으나, 다른 재료에 대해서는 선택비가 측정되지 않았다. Kigoshi 등(Journal of the Mining and Metallurgical Institute of Japan, 89 (1973) p.799) 및 Tajima 등(J. Phys. Chem. C, 117 (2013) p.20810)은 F2, NO, 및 FNO 가스를 이용한 Si에 대한 비-플라즈마 에칭을 보고하였다.
Si, SiN 또는 다른 규소 함유 필름을 에칭하는 다른 예시적인 예가 US3882040, US4536252, US6380095, US20010020516, US20080236482, US20080236483, US20100132744 및 US20030143846을 포함한다.
따라서, 양호한 선택비 특성을 가지는, 특정 에칭 프로세스에서 이용하기에 적합한 특정 에칭 가스들의 차이를 입증하기 위한 등방성 에칭 방법의 개발이 필요하다.
반응 챔버 내의 기재 상에 형성된 고종횡비(HAR) 개구의 측벽 상에서 규소-함유 층의 적어도 일부를 등방적으로 에칭하기 위한 방법이 개시되고, HAR 개구는 제1 규소-함유 층 및 제2 규소-함유 층으로 이루어진 교번적인 층들의 적층체를 플라즈마 에칭하는 것에 의해서 형성되고, 제2 규소-함유 층은 제1 규소-함유 층과 상이하고, 그러한 방법은: a) 니트로실 플루오라이드(FNO), 트리플루오로아민 산화물(F3NO), 니트릴 플루오라이드(FNO2) 및 그 조합으로 이루어진 그룹으로부터 선택된 불소 함유 에칭 가스를 반응 챔버 내로 도입하는 단계, 및 b) HAR 개구의 측벽 상의 제1 규소-함유 층들 사이에 함몰부를 생성하기 위해서 불소 함유 에칭 가스로 제1 규소-함유 층에 대해서 제2 규소-함유 층을 선택적으로 에칭하는 것에 의해서, 제2 규소-함유 층의 적어도 일부를 제거하는 단계를 포함한다.
또한, 반응 챔버 내의 기재 상에 형성된 고종횡비(HAR) 개구의 측벽 상에서 규소-함유 층의 적어도 일부를 등방적으로 에칭하기 위한 방법이 개시되고, HAR 개구는 제1 규소-함유 층 및 제2 규소-함유 층으로 이루어진 교번적인 층들의 적층체를 플라즈마 에칭하는 것에 의해서 형성되고, 제2 규소-함유 층은 제1 규소-함유 층과 상이하고, 그러한 방법은: a) FNO 가스를 반응 챔버 내로 도입하는 단계; 및 b) HAR 개구의 측벽 상의 제1 규소-함유 층들 사이에 함몰부를 생성하기 위해서 FNO 가스로 제1 규소-함유 층에 대해서 제2 규소-함유 층을 선택적으로 에칭하는 것에 의해서, 제2 규소-함유 층의 적어도 일부를 제거하는 단계를 포함한다.
개시된 방법들은 이하의 양태 중 하나 이상을 포함할 수 있다:
· 불소 함유 에칭 가스가 니트로실 플루오라이드(FNO)인 것;
· 불소 함유 에칭 가스가 트리플루오로아민 산화물(F3NO)인 것;
· 불소 함유 에칭 가스가 니트릴 플루오라이드(FNO2)인 것;
· 불소 함유 에칭 가스가 하나의 질소를 포함하는 것;
· 불소 함유 에칭 가스가 산소를 포함하는 것;
· 부가적인 가스를 반응 챔버 내로 도입하는 것;
· 부가적인 가스가 F2, NO, O2, COS, CO2, CO, NO2, N2O, SO2, O3, Cl2, HF, H2 및 HBr로 이루어진 그룹으로부터 선택되는 것;
· 부가적인 가스가 NO인 것;
· 부가적인 가스가 F2인 것;
· 부가적인 가스가 과다 F2인 것;
· 부가적인 가스가 반응 챔버 내로 도입되는 불소 함유 에칭 가스 및 부가적인 가스의 총 부피의 약 0.01 부피% 내지 약 99.9 부피%를 포함하는 것;
· 혼합물을 생성하기 위해서, 반응 챔버에 도입하기 전에, 불소 함유 에칭 가스 및 부가적인 가스를 혼합하는 것;
· 혼합물을 생성하기 위해서, 반응 챔버에 도입하기 전에, FNO 가스 및 부가적인 가스를 혼합하는 것;
· 혼합물을 생성하기 위해서, 반응 챔버에 도입하기 전에, FNO 가스 및 NO 가스를 혼합하는 것;
· 혼합물을 생성하기 위해서, 반응 챔버에 도입하기 전에, F2 가스 및 NO 가스를 혼합하는 것;
· 부가적인 가스와 별도로 불소 함유 에칭 가스를 반응 챔버 내로 도입하는 것;
· NO 가스 및 불활성 가스를 반응 챔버 내로 도입하는 것;
· 불활성 가스 및 과다 F2를 반응 챔버 내로 도입하는 것;
· 불소 함유 에칭 가스와 함께 불활성 가스를 도입하는 것;
· 반응 챔버에 도입하기 전에, 불소 함유 에칭 가스 및 불활성 가스를 혼합하는 것;
· 불활성 가스와 별도로 불소 함유 에칭 가스를 반응 챔버 내로 도입하는 것;
· FNO 가스와 함께 불활성 가스를 도입하는 것;
· 불활성 가스가 N2인 것;
· 불활성 가스가 Ar인 것;
· 불소 함유 에칭 가스의 농도가 0.1 부피% 내지 20 부피% 범위인 것;
· FNO 가스의 농도가 0.1 부피% 내지 20 부피% 범위인 것;
· HAR 개구가, 1,1,1,3,3,3-헥사플루오로프로판(C3H2F6), 1,1,2,2,3,3-헥사플루오로프로판(이소-C3H2F6), 1,1,1,2,3,3,3-헵타플루오로프로판(C3HF7) 및 1,1,1,2,2,3,3-헵타플루오로프로판(이소-C3HF7)으로 이루어진 그룹으로부터 선택된 플라즈마 에칭 가스에 의해서 플라즈마 에칭되는 것;
· HAR 개구가, cC4F8, C4F8, C4F6, C5F8, CF4, CH3F, CF3H, CH2F2, COS, CS2, CF3I, C2F3I, C2F5I, CFN, SO2 및 그 조합으로 이루어진 그룹으로부터 선택된 플라즈마 에칭 가스에 의해서 플라즈마 에칭되는 것;
· c) 불활성 가스로 반응 챔버를 퍼지하는 것, 및 d) a) 내지 c)를 반복하는 것;
· c) 불활성 가스로 반응 챔버를 퍼지히는 것; d) 활성화 가스를 반응 챔버 내로 도입하는 것; e) 불활성 가스로 반응 챔버를 퍼지하는 것; 및 f) a) 내지 e)를 반복하는 것;
· 활성화 가스가 Ar, Kr, Xe, Ne, He 및 H2로 이루어진 그룹으로부터 선택되는 것;
· c) 불활성 가스로 반응 챔버를 퍼지하는 것; d) 에칭 가스들의 혼합물을 반응 챔버 내로 도입하는 것; e) 제1 규소-함유 층의 표면을 에칭으로부터 보존하는 것; f) 불활성 가스로 반응 챔버를 퍼지하는 것; 및 g) a) 내지 f)를 반복하는 것;
· 에칭 가스들의 혼합물이 FNO, FNO 및 NO의 혼합물, 또는 F2 및 NO의 혼합물인 것;
· 에칭 가스들의 혼합물이 FNO인 것;
· 에칭 가스들의 혼합물이 FNO 및 NO의 혼합물인 것;
· 에칭 가스들의 혼합물이 F2 및 NO의 혼합물인 것;
· 제2 규소-함유 층이 SiN인 것;
· 제2 규소-함유 층이 p-규소인 것;
· SiO2에 대한 SiN의 에칭 속도비가 10 내지 3000의 범위인 것;
· SiO2에 대한 SiN의 에칭 속도비가 20 내지 2000의 범위인 것;
· SiO2에 대한 SiN의 에칭 속도비가 30 내지 1000의 범위인 것;
· 열 산화 형성된 SiO2 층에서 선택비가 3000에 달하는 것;
· 플라즈마 증강 CVD SiO2에 대한 SiN의 선택비가 30 내지 1000의 범위인 것.
· 불소 함유 에칭 가스를 약 0.1 sccm 내지 약 1 slm 범위의 유량으로 반응 챔버 내로 도입하는 것;
· 반응 챔버가 약 1 Torr 내지 약 400 Torr 범위의 압력을 가지는 것;
· 반응 챔버가 약 1 Torr 내지 약 250 Torr 범위의 압력을 가지는 것;
· 반응 챔버가 약 1 Torr 내지 약 100 Torr 범위의 압력을 가지는 것;
· 에칭 단계가 약 -196℃ 내지 1000℃ 범위의 온도 하에서 실시되는 것;
· 에칭 단계가 약 -196℃ 내지 실온 범위의 온도 하에서 실시되는 것;
· 에칭 단계가 대략적으로 실온 내지 약 1000℃ 범위의 온도 하에서 실시되는 것;
· 에칭 단계가 대략적으로 실온 내지 약 400℃ 범위의 온도 하에서 실시되는 것;
· 에칭 단계가 대략적으로 실온 내지 약 250℃ 범위의 온도 하에서 실시되는 것;
· 사중극자 질량 분석기, 광학적 방출 분석기, FTIR, 또는 다른 종료점 검출 측정 도구에 의해서, 불소 함유 에칭 가스 및 에칭 표면을 측정하는 것.
또한, 질소 및 산소를 가지는 불소 함유 에칭 가스가 개시된다. 개시된 불소 함유 에칭 가스는 이하의 양태 중 하나 이상을 포함한다:
· 불소 함유 에칭 가스가 FNO인 것;
· 불소 함유 에칭 가스가 F3NO인 것;
· 불소 함유 에칭 가스가 FNO2인 것;
· 불소 함유 에칭 가스가 하나의 질소를 포함하는 것;
· 불소 함유 에칭 가스가 산소를 포함하는 것;
· 약 95 부피% 내지 약 99.999 부피% 범위의 순도를 가지는 것;
· 약 10 ppt 내지 약 5 부피%의 미량의 가스 불순물을 포함하는 것;
· 미량의 가스 불순물이 물을 포함하는 것;
· 미량의 가스 불순물이 CO2를 포함하는 것;
· 미량의 가스 불순물이 N2를 포함하는 것; 및
· 불소 함유 에칭 가스가 20 ppmw 미만의 물 함량을 가지는 것.
표기법 및 명명법
이하의 상세한 설명 및 청구범위는 많은 수의 약어, 심볼, 및 용어를 이용하고, 이들은 일반적으로 당업계에 잘 알려져 있고, 이하를 포함한다.
본원에서 사용된 바와 같이, 부정관사("a" 및 "an")는 하나 이상을 의미한다.
본원에서 사용된 바와 같이, 문장 또는 청구범위 내의 "약" 또는 "대략" 또는 "대략적으로"는 기재된 값의 ±10%를 의미한다.
본원에서 사용된 바와 같이, 문장 또는 청구범위 내의 "실온"은 약 20℃ 내지 약 25℃를 의미한다.
"기재"라는 용어는, 프로세스가 실시되는 재료 또는 재료들을 지칭한다. "기재"는, 프로세스가 실시되는 재료 또는 재료들을 가지는 웨이퍼를 지칭할 수 있다. 기재는 반도체, 광전지, 평판 패널, 또는 LCD-TFT 소자 제조에서 이용되는 임의의 적합한 웨이퍼일 수 있다. 기재는 또한, 이전 제조 단계에서 이미 침착된 상이한 재료들의 하나 이상의 층을 가질 수 있다. 예를 들어, 웨이퍼는 규소 층(예를 들어, 결정질, 비정질, 다공성 등), 규소 함유 층(예를 들어, SiO2, SiN, SiON, SiCOH 등), 금속 함유 층(예를 들어, 구리, 코발트, 루테늄, 텅스텐, 백금, 팔라듐, 니켈, 금 등), 또는 그 조합을 포함할 수 있다. 또한, 기재는 평면형이거나 패터닝될 수 있다. 기재는 유기 패터닝 포토레지스트 필름일 수 있다. 기재는, MEMS, 3D NAND, MIM, DRAM, 또는 FeRam 소자 분야에서 유전체 재료(예를 들어, ZrO2계 재료, HfO2계 재료, TiO2계 재료, 희토류 산화물계 재료, 삼원계 산화물계 재료 등)로서 이용되는 산화물의 층 또는 전극으로서 이용되는 질화물계 필름(예를 들어, TaN, TiN, NbN)을 포함할 수 있다. 당업자는, 본원에서 사용된 "필름" 또는 "층"이라는 용어가 표면 위에 놓인 또는 그 위에서 확전된(spread) 일부 재료의 두께를 지칭한다는 것 그리고 그러한 표면이 트렌치 또는 라인일 수 있다는 것을 이해할 것이다. 명세서 및 청구범위 전체를 통해서, 웨이퍼 및 그 위의 임의의 연관된 층이 기재로서 지칭된다.
"웨이퍼" 또는 "패터닝된 웨이퍼"라는 용어는, 기재 상의 규소-함유 필름들의 적층체 및 패턴 에칭을 위해서 형성된 규소-함유 필름들의 적층체 상의 패터닝된 하드마스크 층을 가지는 웨이퍼를 지칭한다.
"패턴 에칭" 또는 "패터닝된 에칭"이라는 용어는, 패터닝된 하드마스크 층 아래의 규소-함유 필름들의 적층체와 같은, 비-평면형 구조물의 에칭을 지칭한다.
본원에서 사용된 바와 같이, "에치" 또는 "에칭"이라는 용어는 등방성 에칭 프로세스 및/또는 비등방성 에칭 프로세스를 지칭한다. 등방성 에칭 프로세스는, 기재 상의 재료의 일부가 제거되는 결과를 초래하는 에칭 화합물과 기재 사이의 화학적 반응을 포함한다. 이러한 유형의 에칭 프로세스는 화학적 건식 에칭, 증기 상 화학적 에칭, 열적 건식 에칭, 또는 기타를 포함한다. 등방성 에칭 프로세스는 기재 내에서 측방향 또는 수평 에칭 프로파일을 생성한다. 등방성 에칭 프로세스는 기재 내의 미리-형성된 개구의 측벽 상에서 함몰부 또는 수평 함몰부를 생성한다. 비등방성 에칭 프로세스는, 이온 충격이 수직 방향으로 화학적 반응을 가속하고, 그에 따라 수직 측벽이 마스킹된 피쳐의 연부를 따라서 기재에 직각으로 형성되는 플라즈마 에칭 프로세스(즉, 건식 에칭 프로세스)를 포함한다(Manos and Flamm, Thermal etching an Introduction, Academic Press, Inc. 1989 pp.12-13). 플라즈마 에칭 프로세스는 기재 내에서 수직 에칭 프로파일을 생성한다. 플라즈마 에칭 프로세스는 수직 개구, 트렌치, 채널 홀, 게이트 트렌치, 스테어케이스 콘택(staircase contact), 커패시터 홀, 콘택 홀 등을 기재 내에 생성한다.
"마스크"라는 용어는, 에칭을 견디는 층을 지칭한다. 하드마스크 층은 에칭되는 층 위에 위치될 수 있다.
"종횡비"라는 용어는 트렌치(또는 개구)의 높이 대 트렌치의 폭(또는 개구의 직경)의 비율을 지칭한다.
"선택비"라는 용어는, 하나의 재료의 에칭 속도 대 다른 재료의 에칭 속도의 비율을 의미한다. "선택적 에칭" 또는 "선택적으로 에칭한다"라는 용어는 하나의 재료를 다른 재료보다 더 에칭한다는 것, 또는 다시 말해서 2개의 재료 사이에서 1:1 초과 또는 미만의 에칭 선택비를 갖는다는 것을 의미한다.
본원에서, "필름" 및 "층"이라는 용어가 상호 교환 가능하게 사용될 수 있다는 것을 주목하여야 한다. 필름이 층에 상응할 수 있거나 그와 관련될 수 있다는 것, 그리고 층이 필름을 지칭할 수 있다는 것을 이해하여야 한다. 또한, 당업자는, 본원에서 사용된 "필름" 또는 "층"이라는 용어가 표면 위에 놓인 또는 그 위에서 확전된 일부 재료의 두께를 지칭한다는 것 그리고 그러한 표면이 전체 웨이퍼 정도로 큰 것으로부터 트렌치 또는 라인 정도로 작은 것까지의 범위를 가질 수 있다는 것을 이해할 것이다.
본원에서, "에칭 화합물" 및 "에칭 가스"라는 용어는, 에칭 화합물이 실온 및 대기압 하에서 기체 상태일 때, 상호 교환 가능하게 사용될 수 있다는 것을 주목하여야 한다. 에칭 화합물이 에칭 가스에 상응할 수 있거나 그와 관련될 수 있다는 것, 그리고 에칭 가스가 에칭 화합물을 지칭할 수 있다는 것을 이해하여야 한다.
"비아", "개구" 및 "홀"이라는 용어가 종종 상호 교환 가능하게 이용되고, 일반적으로 중간층 절연체 내의 개구부를 의미한다.
본원에서 사용된 바와 같이, 약어 "NAND"는 "Negated AND" 또는 "Not AND" 게이트를 지칭하고; 약어 "2D"는 평면형 기재 상의 2차원적인 게이트 구조물을 지칭하고; 약어 "3D"는 3차원적인 또는 수직인 게이트 구조물을 지칭하며, 여기에서 게이트 구조물은 수직 방향으로 적층된다.
원소 주기율표로부터의 원소의 표준 약어가 본원에서 사용된다. 원소가 그 약어에 의해서 지칭될 수 있다는 것(예를 들어, Si는 규소를 지칭하고, N은 질소를 지칭하고, O는 산소를 지칭하며, C는 탄소를 지칭하고, H는 수소를 지칭하고, F는 불소를 지칭하고, 기타 등등으로 지칭한다는 것)을 이해하여야 한다.
개시된 특정 분자를 식별하기 위해서, 화학 초록 서비스(Chemical Abstract Service)가 할당한 고유 CAS 등록 번호(즉, "CAS")가 제공된다.
규소-함유 필름, 예를 들어 SiN 및 SiO가, 그 적절한 화학양론에 대한 언급이 없이, 명세서 및 청구범위 전체를 통해서 나열되어 있다는 것을 주목하여야 한다. 규소-함유 필름은 순수 규소(Si) 층, 예를 들어 결정질 Si, 폴리-규소(p-Si 또는 다결정질 Si), 또는 비정질 규소; 규소 질화물(SikNl) 층; 또는 규소 산화물(SinOm) 층; 또는 그 혼합물을 포함할 수 있고, 여기에서 k, I, m, 및 n은 0.1 내지 6(이를 포함)의 범위이다. 바람직하게, 규소 질화물은 SikNl이고, 여기에서 k 및 I는 각각 0.5 내지 1.5의 범위이다. 더 바람직하게 규소 질화물은 Si3N4이다. 여기에서, 이하의 설명에서 SiN은 SikNl 함유 층을 나타내기 위해서 사용될 수 있다. 바람직하게, 규소 산화물은 SinOm이고, 여기에서 n은 0.5 내지 1.5의 범위이고, m은 1.5 내지 3.5의 범위이다. 더 바람직하게, 규소 산화물은 SiO2이다. 여기에서, 이하의 설명에서 SiO는 SinOm 함유 층을 나타내기 위해서 사용될 수 있다. 규소-함유 필름은 또한 규소 산화물계 유전체 재료, 예를 들어 유기계 또는 규소 산화물계 저-k 유전체 재료, 예를 들어 SiOCH의 화학식을 가지는 Applied Materials, Inc.에 의한 Black Diamond II 또는 III 재료일 수 있다. 규소-함유 필름은 또한 SiaObNc를 포함할 수 있고, 여기에서 a, b, c는 0.1 내지 6의 범위이다. 규소-함유 필름은 또한 B, C, P, As 및/또는 Ge과 같은 도펀트를 포함할 수 있다.
본 발명의 특성 및 목적을 보다 이해하기 위해서, 유사한 요소에 동일한 또는 유사한 참조 번호가 부여된, 첨부 도면과 함께 기재된, 이하의 상세한 설명을 참조하여야 한다.
도 1a는 3D NAND 적층체 내의 예시적인 HAR 개구의 예시적인 측단면도이다.
도 1b는 도 1a에 도시된 HAR 개구 내에 형성된, 예시적인 등방적으로 에칭된 함몰부의 예시적인 측단면도이다.
도 2a는 본원에서 개시된 사이클 에칭 프로세스의 개략도이다.
도 2b는 본원에서 개시된 대안적인 사이클 에칭 프로세스의 개략도이다.
도 2c는 본원에서 개시된 또 다른 대안적인 사이클 에칭 프로세스의 개략도이다.
도 3a는 비등방적 플라즈마 에칭을 위한 패터닝된 웨이퍼의 SEM 이미지이다.
도 3b는 등방성 에칭을 위한, 플라즈마 에칭된 개구를 형성하는 비등방적 플라즈마 에칭 후의 패터닝된 웨이퍼의 SEM 이미지이다.
도 3c는 깊이가 마킹된 도 3b에 도시된 플라즈마 에칭된 개구의 SEM 이미지이다.
도 3d는 폭이 마킹된 도 3b에 도시된 플라즈마 에칭된 개구의 SEM 이미지이다.
도 4는 등방성 에칭 테스트에서 적용된 예시적인 관 반응기 시스템의 측단면도이다.
도 5a는, FNO를 이용한 에칭 후의 평면형 SiN 필름의 원소의 원자 백분율 대 스퍼터링 사이클의 수의 XPS 그래프이다.
도 5b는, FNO를 이용한 에칭 후의 평면형 SiO2 필름의 원소의 원자 백분율 대 스퍼터링 사이클의 수의 XPS 그래프이다.
도 6은 평면형 웨이퍼의 F2/FNO 에칭 속도 대 F2 농도의 그래프이다.
도 7은 FNO를 이용한 등방성 에칭 후의 패터닝된 웨이퍼의 SEM 이미지이다.
도 8a는 압력이 증가된 FNO를 이용한 등방성 에칭 후의 패터닝된 웨이퍼의 SEM 이미지이다.
도 8b는 도 8a에 도시된 마킹된 지역에 대한 확대된 SEM 이미지이다.
도 9a는 3분의 에칭 시간으로 FNO를 이용하여 등방적으로 에칭한 후의 패터닝된 웨이퍼의 SEM 이미지이다.
도 9b는 4분의 에칭 시간으로 FNO를 이용하여 등방적으로 에칭한 후의 패터닝된 웨이퍼의 SEM 이미지이다.
도 9c는 5분의 에칭 시간으로 FNO를 이용하여 등방적으로 에칭한 후의 패터닝된 웨이퍼의 SEM 이미지이다.
도 10은 예시적인 부동태화 프로세스이다.
3D NAND 소자 분야에서 규소-함유 필름을 비-플라즈마 열적 건식 에칭하기 위한 방법이 개시된다. 게이트 트렌치, 비트 메모리 등을 형성하기 위해서 반도체 구조물을 제조하기 위한 방법이 개시된다.
또한, 하나의 규소-함유 층을 다른 규소-함유 층으로부터 선택적으로 등방성 에칭하기 위한, 예를 들어 3D NAND 소자 분야에서 10 내지 3000 범위의 선택비를 가지고 SiN을 SiO2로부터 에칭하기 위한 방법이 개시된다.
또한, p-Si 층을 SiO2 층으로부터 선택적으로 등방성 에칭하기 위한 방법이 개시된다.
더 구체적으로, 기재 위에 침착된 규소-함유 층의 에칭된 구조물을 에칭하기 위한 방법이 개시된다. 에칭된 구조물은, 기재 상의 제1 규소-함유 층 및 제2 규소-함유 층으로 이루어진 교번적인 층들의 적층체를 플라즈마 에칭하는 것에 의해서 형성된 고종횡비(HAR) 개구를 포함하고, 제2 규소-함유 층은 제1 규소-함유 층과 상이하다. HAR 개구의 측벽 상의 규소-함유 층의 적어도 일부를 선택적으로 등방성 에칭하기 위한 방법이 개시된다. HAR 개구의 측벽 상의 규소-함유 층의 적어도 일부를 수평으로 선택적으로 등방성 에칭하기 위한 방법이 개시된다.
개시된 방법은, 불소 함유 에칭 가스의 플라즈마 활성화가 없이, 열적 에칭에 의해서, 니트로실 플루오라이드(FNO), 트리플루오로아민 산화물(F3NO), 니트릴 플루오라이드(FNO2) 및 그 조합으로 이루어진 그룹으로부터 선택된 불소 함유 에칭 가스를 이용하여 SiO2에 대한 SiN 또는 p-Si 재료의 선택적인 등방성 에칭을 하기 위한 프로세스를 제공한다. 여기에서, 불소 함유 에칭 가스는 플라즈마 활성화될 수 있다. 당업자는, 플라즈마 활성화되는 개시된 불소 함유 에칭 가스가 SiO2에 대해 SiN 또는 p-Si 재료를 선택적으로 등방성 에칭할 것임을 이해할 것이다.
개시된 불소 함유 에칭 가스는 불소, 질소 및 산소 함유 에칭 가스 또는 화합물일 수 있다. 개시된 불소 함유 에칭 가스가 FNO일 수 있다. 개시된 불소 함유 에칭 가스가 F3NO일 수 있다. 개시된 불소 함유 에칭 가스가 FNO2일 수 있다.
개시된 불소 함유 에칭 가스가 F, N 및 O만을 갖는다. 개시된 불소 함유 에칭 가스는 질소-함유 불소 화합물이고, 하나의 질소를 포함한다.
개시된 불소 함유 에칭 가스는 상업적으로 입수될 수 있고, 그 구조식, CAS 번호 및 비등점이 표 1에 포함되어 있다. 당업자는, 이러한 화합물의 합성 방법이, 제공된 CAS 번호를 이용하여 얻어질 수 있다는 것을 이해할 것이다.
[표 1]
Figure 112020067505009-pct00001
여기에서, 개시된 불소 함유 에칭 가스는, SiN 층 및 폴리-규소 층을 포함하는 규소-함유 필름을 에칭할 수 있다.
개시된 불소 함유 에칭 가스는 SiO2 층, 하드마스크 층, 에칭 중단 층 및 소자 채널 재료에 대한 SiN 또는 p-Si 층의 큰 에칭 선택비를 제공할 수 있다. SiO2 층에 대한 SiN 또는 p-Si 층의 에칭 선택비는 3D NAND 소자 분야에서 10 내지 3000, 바람직하게 20 내지 2000, 더 바람직하게 30 내지 1000의 범위일 수 있다. 선택비 범위는 프로세스 매개변수, 예를 들어 온도, 압력, 에칭 가스의 농도, SiO2 필름 형성 프로세스 등에 따라 다르다.
개시된 불소 함유 에칭 가스는 95 부피% 초과의 순도, 바람직하게 99.99 부피% 초과의 순도, 더 바람직하게 99.999 부피% 초과의 순도로 제공된다. 개시된 불소 함유 에칭 가스는 5 부피% 미만의 미량의 가스 불순물을 포함하고, 상기 미량의 가스 불순물 내에는 150 부피 ppm 미만의 불순물 가스, 예를 들어 N2 및/또는 H2O 및/또는 CO2가 포함된다. 예를 들어, FNO는 F2, HF, 및 H2O를 포함하는 0.1 부피% 미만의 미량 가스 불순물을 갖는다. 바람직하게, 개시된 불소 함유 에칭 가스 내의 물 함량은 20 ppmw 미만이다.
개시된 불소 함유 에칭 가스는 SiN 및 p-Si 필름을 비-플라즈마 열적 건식 에칭하는데 적합하다. 바람직하게, 개시된 불소 함유 에칭 가스는, 반응 챔버 내로의 전달을 위한 에칭 프로세스 중에 안정적이다.
개시된 불소 함유 에칭 가스는, 미세전기기계적 시스템(MEMS), DRAM 및 3D NAND 소자 분야에서 1:10 내지 1000:1 범위의 종횡비를 가지는 것과 같은, 고종횡비 구조물 내의 SiN 또는 p-Si 대 SiO2 에칭을 위한 큰 선택비를 제공할 수 있다.
재료 양립성 테스트는, 임의의 개시된 불소 함유 에칭 가스가 챔버 재료와 반응할 것인지 그리고 단기간 또는 장기간에 챔버의 성능을 저하시킬 것인지의 여부를 결정하는데 있어서 중요하다. 챔버, 밸브 등의 부품에 포함되는 주요 재료에는 스테인리스 강, 알루미늄, 니켈, 니켈 합금, 폴리클로로트리플루오로에텐(PCTFE), 폴리비닐리덴 플루오라이드(PVDF), 폴리테트라플루오로에틸렌(PTFE) 및 다른 금속 및 중합체 또는 엘라스토머가 포함된다. 이러한 재료가 예를 들어 실온보다 높은 고온 및 예를 들어 1 atm보다 높은 고압에 노출될 때, 그 열화(degradation)가 촉진될 수 있다. 계측 방법은 시각적 검사, 중량 측정, SEM 내의 나노미터 스케일의 변화의 측정, 인장 강도, 경도 등을 포함할 수 있다.
부동태화 프로세스는, 금속 불순물을 차단하기 위해서, 개시된 불소 함유 에칭 가스로 가스 라인 또는 가스 캐비넷 내에서 비-플라즈마 열적 건식 에칭 프로세스를 실시하기 전에 실행될 수 있다. 이하의 실시예에서 설명되는 바와 같이, 부동태화는, 도 10에 도시된 바와 같은, 실시예에서 제시된 레시피를 이용하여 이루어질 수 있다.
개시된 불소 함유 에칭 가스는, SiN/SiO(ONON) 또는 p-Si/SiO(OPOP)의 교번적인 층들을 가지는 3D NAND 에칭된 구조물 내에 적층된 SiN 또는 p-Si 필름을 비-플라즈마 열적 건식 에칭하기 위해서 이용될 수 있다. 개시된 비-플라즈마 열적 건식 에칭 방법은, 희생 층과 같은 MEMS의 에칭에서 이용될 수 있다. 개시된 비-플라즈마 열적 건식 에칭 방법은 반도체 소자, 예를 들어 NAND 또는 3D NAND 게이트 또는 플래시 또는 DRAM 메모리 또는 트랜지스터, 예를 들어 핀-형상의(fin-shaped) 전계-효과 트랜지스터(FinFET), 벌크 상보적 금속-산화물-반도체(Bulk CMOS), 완전 고갈형 실리콘-온-인슐레이터(FD-SOI) 구조물의 제조에서 유용할 수 있다. 개시된 불소 함유 에칭 가스는 다른 적용 분야, 예를 들어 상이한 FEOL(front end of the line) 및 BEOL(back end of the line) 에칭 분야 및 저 k 분야에서도 이용될 수 있다. 또한, 개시된 불소 함유 에칭 가스는 또한, 메모리를 기재 상의 로직에 상호연결하기 위한 3D 관통 규소 개구(TSV) 플라즈마 에칭 분야에서 Si를 에칭하기 위해서 이용될 수 있다.
개시된 비-플라즈마 열적 건식 에칭 방법은, 적어도 하나의 에칭된 구조물이 내부에 배치된 적어도 하나의 기재를 가지는 반응 챔버를 제공하는 단계를 포함한다. 반응 챔버는, 사용하기 위한 요건에 따라, 스스로 만든 반응기 또는 상업용 반응기일 수 있다. 기재는 규소-함유 층, 티타늄-함유 층, 탄탈륨-함유 층, 또는 기타일 수 있다. 반응 챔버는, 비제한적으로, 반응성 이온 에칭(RIE), 단일 또는 다중 주파수 RF 공급원을 갖는 용량 결합 플라즈마(CCP), 유도 결합 플라즈마(ICP)와 같은 에칭 방법이 내부에서 실시되는, 장치 내의 임의의 외장 또는 챔버, 또는 마이크로파 플라즈마 반응기, 또는 실리콘 함유 필름의 일부를 선택적으로 제거하거나 활성 종을 생성할 수 있는 다른 유형의 에칭 시스템일 수 있다.
또한, 비-플라즈마 열적 건식 에칭 조건 하에서 반도체 구조물을 제조하기 위해서 개시된 불소 함유 에칭 가스를 이용하는 방법이 개시된다. 개시된 방법은, Si-함유 필름을 열적으로 에칭하기 위한 불소 함유 에칭 가스의 용도를 제공한다. 개시된 방법은 또한, 개구, 홀 또는 트렌치의 측벽에 함몰부를 형성하는 동안, 하드마스크 층에 대한 손상 방지, 하드마스크 층의 보호 또는 하드마스크 층의 보강을 제공한다. 개시된 방법은, MEMS 및 3D NAND 소자 분야와 같은, 반도체의 제조에서 유용하다.
개시된 불소 함유 에칭 가스는 95 부피% 내지 99.999 부피% 범위의 순도로 전달되거나, CO, CO2, N2, H2O, HF, H2S, SO2, 할로겐화물, 및 다른 탄화수소 또는 하이드로할로카본(hydrohalocarbon)의 제거를 위한 알려진 표준 정제 기술로 정제될 수 있다.
일 구현예에서, 개시된 불소 함유 에칭 가스는, 반응 챔버 내로의 또는 반응 챔버 내측으로의 도입 전에, 다른 가스와 혼합될 수 있다. 바람직하게, 균일한 농도의 유입 가스를 제공하기 위해서, 다른 가스는 챔버로의 도입 전에 혼합될 수 있다.
다른 대안예에서, 개시된 불소 함유 에칭 가스는, 예를 들어 둘 이상의 가스가 반응할 때, 다른 가스와 독립적으로 챔버 내로 도입될 수 있다.
개시된 불소 함유 에칭 가스는 블렌드(blend) 내에서 가변적인 농도로 존재할 수 있고, 예를 들어 블렌드 내의 FNO의 농도가 0.1 부피% 내지 20 부피%의 범위일 수 있다.
예시적인 다른 가스가 또한, 비제한적으로, 불활성 가스, 예를 들어 N2, Ar, Kr, He, Xe, Ne, 등을 포함할 수 있다. 개시된 에칭 가스 및 불활성 가스는 반응 챔버 내로 도입 전에 함께 혼합될 수 있고, 불활성 가스는 결과적인 혼합물의 약 80 부피% 내지 약 99.99999 부피%(N7.0)이다. 대안적으로, 불활성 가스는, 에칭 가스가 펄스로 챔버에 도입되는 동안, 연속적으로 챔버에 도입될 수 있다. 출원인은, 개시된 불소 함유 에칭 가스, 예를 들어 FNO를 불활성 가스(예를 들어, N2)와 혼합하는 것에 의해서, 개시된 불소 함유 에칭 가스가 SiO2에 대해서 SiN을 선택적으로 에칭하는데 있어서 효과적이라는 것을 발견하였다.
개시된 불소 함유 에칭 가스와 혼합될 수 있는 다른 예시적인 가스는, F2, NO, O2, COS, CO2, CO, NO2, N2O, SO2, O3, Cl2, HF, H2 및 HBr과 같은 부가적인 가스를 포함한다.
반응 챔버에 도입하기 전에, 개시된 불소 함유 에칭 가스 및 부가적인 가스가 혼합될 수 있다. 부가적인 가스는 챔버 내로 도입되는 불소 함유 에칭 가스의 총 부피의 약 0.01 부피% 내지 약 99.99 부피%를 포함할 수 있다.
다른 대안예에서, 개시된 불소 함유 에칭 가스, 부가적인 가스 및 불활성 가스는 에칭 프로세스 중에 이용되는 유일한 3개의 가스이다.
부가적인 가스 및 불활성 가스는 원격 플라즈마 반응기를 통해서 이온화될 수 있다. 대안적으로, 부가적인 가스 및 불활성 가스가 이온화되지 않을 수 있다.
개시된 방법은, 비-플라즈마 열적 건식 에칭 조건 하에서 개시된 불소 함유 에칭 가스를 이용하여, 기재에 형성된 HAR 개구의 측벽 상의 규소-함유 층의 적어도 일부를 수평 등방성 에칭한다. 개구의 HAR은 1:10 내지 1000:1의 범위이다.
개시된 비-플라즈마 열적 건식 에칭 방법은 제1 규소-함유 층 및 제2 규소-함유 층으로 이루어진 교번적인 층들을 포함하는 기재 내의 미리-형성된 개구를 에칭하는 것으로, 여기서 미리-형성된 개구는 제1 규소-함유 층 및 제2 규소-함유 층으로 이루어진 교번적인 층들을 플라즈마 건식 에칭하는 것에 의해서 형성된다. 제2 규소-함유 층은 제1 규소-함유 층과 상이하다. 개시된 방법은 a) FNO, F3NO, FNO2 및 그 조합으로 이루어진 그룹으로부터 선택된 불소 함유 에칭 가스를 반응 챔버 내로 도입하는 단계, 및 b) 에칭된 구조물의 측벽 상의 제1 규소-함유 층들 사이에 함몰부를 생성하기 위해서 불소 함유 에칭 가스로 제1 규소-함유 층에 대해서 제2 규소-함유 층을 선택적으로 에칭하는 것에 의해서, 제2 규소-함유 층의 적어도 일부를 제거하는 단계를 포함한다.
일 구현예에서, 개시된 불소 함유 에칭 가스는, N2 또는 Ar과 같은 불활성 가스와 블렌딩되어 반응 챔버 내로 도입되는 FNO일 수 있다. FNO는 블렌드 내에서 다양한 농도로 존재할 수 있다. 바람직하게 블렌드 내의 FNO의 농도는 0.1 부피% 내지 20 부피% 범위일 수 있다.
FNO가 사용될 때, FNO는 0.1 MPa 내지 10 MPa 범위의 압력에서 니켈 도금된 실린더 내에 충진되었다. 실린더 밸브를 위해서 하스텔로이(Hastelloy) 재료를 이용할 수 있다. (Fe, Ni, Cr, Mn와 같은) 금속 불순물은 1 ng/mL 미만이다.
대안적으로, 개시된 불소 함유 에칭 가스는, N2 또는 Ar과 같은 불활성 가스 및 첨가된 NO 가스와 블렌딩되어 반응 챔버 내로 도입되는 FNO일 수 있다. FNO 및 NO는 블렌드 내에서 다양한 농도로 존재할 수 있다. 바람직하게 블렌드 내의 FNO의 농도는 0.1 부피% 내지 20 부피% 범위일 수 있다.
다른 대안예에서, 개시된 불소 함유 에칭 가스는 반응 챔버 내로 도입된 FNO, F2 및 N2의 혼합물일 수 있다. 여기에서, 과다 F2가 적용될 수 있다.
다른 대안예에서, F2 및 NO 가스의 혼합물이 식: F2 + 2NO → 2FNO를 통해서 FNO를 생성하도록 반응 챔버 내로 도입될 수 있다. 그 후에, Ar 또는 N2와 같은 불활성 가스가 반응 챔버 내로 도입될 수 있다. 이어서, 부가적인 F2 및 NO가 혼합물에 첨가될 수 있다. 여기에서, 과다 F2가 적용될 수 있다.
일 구현예에서, 개시된 불소 함유 에칭 가스는 기재 및 규소-함유 필름을 포함하는 반응 챔버 내로 도입된다. 개시된 불소 함유 에칭 가스는 약 0.1 sccm 내지 약 1 slm 범위의 유량으로 챔버 내로 도입될 수 있다. 존재하는 경우에, 부가적인 가스 및 불활성 가스는 또한 약 0.1 sccm 내지 약 1 slm 범위의 유량으로 챔버 내로 도입될 수 있다.
SiN 또는 p-Si 필름과 같은 규소-함유 필름이 개시된 불소 함유 에칭 가스와 반응하여, 반응 챔버로부터 제거되는 휘발성 부산물을 형성한다. SiO2 층 및 a-C 마스크는 개시된 불소 함유 에칭 가스와 덜 반응적이다. 따라서, 개시된 불소 함유 에칭 가스는 규소-함유 필름과 선택적으로 반응하여 휘발성 부산물을 형성한다.
반응 챔버 내의 온도 및 압력은, SiN 또는 p-Si 필름이 개시된 불소 함유 에칭 가스와 반응하기에 적합한 조건 하에서 유지된다. 예를 들어, 반응 챔버 내의 기재 온도는 약 -196℃ 내지 약 1000℃, 바람직하게 대략적으로 실온 내지 약 1000℃; 더 바람직하게 대략적으로 실온 내지 약 600℃; 보다 더 바람직하게 대략적으로 실온 내지 약 400℃; 보다 더 바람직하게 대략적으로 실온 내지 약 250℃의 범위일 수 있다. 바람직한 온도 범위는 또한 바람직하게 -196℃ 내지 실온; 또는 -196℃ 내지 0℃; 또는 약 0℃ 내지 실온일 수 있다. 반응 챔버 벽 온도는 반응 챔버 온도와 동일하다. 마찬가지로, 반응 챔버 내의 압력이 약 1 Torr 내지 약 400 Torr, 바람직하게 약 1 Torr 내지 약 250 Torr; 더 바람직하게 약 1 Torr 내지 약 100 Torr에서 유지될 수 있다. 에칭 프로세스 중에, 온도는 온도 설정점의 5℃ 내에서 제어될 수 있고; 압력은 압력 설정점의 0.1 Torr 내에서 제어될 수 있다.
규소-함유 필름(예를 들어, SiN 또는 p-Si)과 불소 함유 에칭 가스 사이의 반응은 개구 측벽으로부터의 규소-함유 필름의 수평 등방적 제거를 초래한다. 질소, 산소, 및/또는 탄소의 원자가 또한 규소-함유 필름 내에 존재할 수 있다. 그러한 제거는 규소-함유 필름과 불소 함유 에칭 가스의 화학적 반응으로 인한 것이다.
개시된 불소 함유 에칭 가스는 바람직하게 마스크 층 및 SiO2 층을 향해서 큰 선택비를 나타내고, SiN 또는 p-Si 층을 통해서 에칭하여, MEMS, 3D NAND 및 DRAM 소자 분야에서 중요한, 수평 또는 측방향 에칭 프로파일의 SiO2 층들 사이의 함몰부를 초래한다.
개시된 에칭 프로세스 또는 방법은, SiN 및 p-Si 층과 같은 규소-함유 층을 에칭하기 위해서 개시된 불소 함유 에칭 가스를 이용하고, 미리-형성된 개구 내에 게이트 트렌치, 비트 메모리 등을 생성하기 위해서 MEMS, 3D NAND 또는 DRAM 구조물 내의 SiO2 층들 사이에 함몰부를 형성한다. 개시된 불소 함유 에칭 가스에 의해서 에칭될 필요가 있는 전형적인 재료는, 3D NAND 적층체 내의 ONON 또는 OPOP의 SiN 또는 p-Si 층과 같은, 규소-함유 조성물일 수 있다. 개시된 불소 함유 에칭 가스를 이용할 때 SiO2에 대한 SiN의 에칭 선택비는, 온도, 압력, 에칭 가스의 농도 등과 같은 프로세스 매개변수의 범위에 따라, 10 내지 3000; 바람직하게 20 내지 2000; 더 바람직하게 30 내지 1000의 범위일 수 있다. 개시된 불소 함유 에칭 가스를 이용할 때 SiO2에 대한 SiN의 에칭 선택비는 또한, 열적 산화 및 플라즈마 증강 CVD 프로세스와 같은, SiO2 필름 형성 프로세스에 따라 달라진다. 예를 들어, 열적 산화에 의해서 형성된 SiO2 층에서, 선택비는 3000에 달할 수 있다. SiO2 층을 형성하기 위해서 열적 산화가 이용되지 않는 경우에, 선택비는 그렇게 크지 않을 수 있다. 예를 들어, 플라즈마 증강 CVD SiO2에 대한 SiN의 선택비가 30 내지 1000의 범위일 수 있다.
개시된 에칭 프로세스 또는 방법은 Ar 또는 N2와 같은 불활성 가스로 에칭 가스를 퍼지하는 것에 의해서 중단될 수 있다. 개시된 에칭 프로세스 또는 방법은 또한 N2, NO 또는 O2와 같은 ??칭 가스(quenching gas)를 이용하는 것에 의해서 중단될 수 있다. 에칭 가스를 퍼지하는 것 및/또는 ??칭 가스를 이용하는 것으로 에칭 프로세스를 중단시키는 것은 선택비를 보존하는 것 및/또는 반응을 느리게 하는 것에 도움을 준다. 사중극자 질량 분석기(QMS), 광학적 방출 분석기(OES), FTIR 등과 같은 종료점 검출 시스템을 적용하여, 과다 에칭을 방지하기 위해서 에칭 프로세스를 종료하여야 하는 때를 검출할 수 있다.
개시된 에칭 방법은, 에칭 속도 제어, 매끄러운 표면, 및 처리량(throughput)의 장점을 갖는 사이클 에칭 프로세스일 수 있다. 에칭 표적은, 제1 규소-함유 층 및 제2 규소-함유 층으로 이루어진 교번적인 층들을 플라즈마 건식 에칭하는 것에 의해서 형성된 기재 상의 미리-형성된 개구일 수 있다. 제2 규소-함유 층은 제1 규소-함유 층과 상이하다. 예를 들어, 제1 규소-함유 층은 SiO2 층일 수 있고; 제2 규소-함유 층은 SiN 또는 p-Si 층일 수 있다.
도 2a에 도시된 바와 같이, 일 구현예에서, 사이클 에칭 프로세스는 a) 불소 함유 에칭 가스를 반응 챔버 내로 도입하는 단계, b) HAR 개구의 측벽 상의 제1 규소-함유 층들 사이에 함몰부를 생성하기 위해서 불소 함유 에칭 가스로 제1 규소-함유 층에 대해서 제2 규소-함유 층을 선택적으로 에칭하는 것에 의해서, 제2 규소-함유 층의 적어도 일부를 제거하는 단계; c) 불활성 가스로 반응 챔버를 퍼지하는 단계; 및 a) 내지 c)를 반복하는 단계를 포함한다. 불소 함유 에칭 가스는 FNO, F3NO, FNO2 및 그 조합으로 이루어진 그룹으로부터 선택된다. 바람직하게, 불소 함유 에칭 가스는 FNO이다. 불활성 가스는 N2 또는 Ar일 수 있다. 제1 규소-함유 층이 SiO2 층이고 제2 규소-함유 층이 SiN 또는 p-Si 층인 경우에, 불소 함유 에칭 가스는 SiO2 층에 대해서 SiN 층을 에칭하여, SiO2 층들 사이에 함몰부를 형성한다.
대안적으로, 도 2b에 도시된 바와 같이, 사이클 에칭 프로세스는 a) 불소 함유 에칭 가스를 반응 챔버 내로 도입하는 단계, b) HAR 개구의 측벽 상의 제1 규소-함유 층들 사이에 함몰부를 생성하기 위해서 불소 함유 에칭 가스로 제1 규소-함유 층에 대해서 제2 규소-함유 층을 선택적으로 에칭하는 것에 의해서, 제2 규소-함유 층의 적어도 일부를 제거하는 단계; c) 불활성 가스로 반응 챔버를 퍼지하는 단계; d) 활성화 가스를 반응 챔버 내로 도입하는 단계; e) 불활성 가스로 반응 챔버를 퍼지하는 단계, 및 f) a) 내지 e)를 반복하는 단계를 포함할 수 있다. 여기에서, 불소 함유 에칭 가스는 FNO, F3NO, FNO2 및 그 조합으로 이루어진 그룹으로부터 선택된다. 바람직하게, 불소 함유 에칭 가스는 FNO이다. 활성화 가스가 Ar, Kr, Xe, Ne, He 및 H2로 이루어진 그룹으로부터 선택된, 이온화된 가스이다. 이온화된 가스는 원격 플라즈마 챔버로부터 생성될 수 있다. 대안적으로, 반응 챔버는 플라즈마 챔버일 수 있다. 활성화 가스를 반응 챔버 내로 도입하는 단계에서, 플라즈마가 플라즈마 챔버 내에서 턴 온되어(turned ON) 활성화 가스를 생성한다. 불활성 가스는 N2 또는 Ar일 수 있다. 제1 규소-함유 층이 SiO2 층이고 제2 규소-함유 층이 SiN 또는 p-Si 층인 경우에, 불소 함유 에칭 가스는 SiO2 층에 대해서 SiN 층을 에칭하여, SiO2 층들 사이에 함몰부를 형성한다.
사이클 에칭 프로세스는 제1 규소-함유 층의 표면을 에칭으로부터 보존하는 단계를 포함할 수 있다. 예를 들어, 제1 규소-함유 층은 SiO2 층이다. 불소 함유 가스가 기재의 표면과 반응하여, 기재의 표면이 다른 반응성 가스와 반응하지 않게 보존하는, 즉 기재의 표면을 에칭으로부터 보존하는 결과를 초래할 수 있다. 일 구현예에서, 도 2c에 도시된 바와 같이, 사이클 에칭 프로세스는 a) 불소 함유 에칭 가스를 반응 챔버 내로 도입하는 단계, b) HAR 개구의 측벽 상의 제1 규소-함유 층들 사이에 함몰부를 생성하기 위해서 불소 함유 에칭 가스로 제1 규소-함유 층에 대해서 제2 규소-함유 층을 선택적으로 에칭하는 것에 의해서, 제2 규소-함유 층의 적어도 일부를 제거하는 단계; c) 불활성 가스로 반응 챔버를 퍼지하는 단계; d) 에칭 가스들의 혼합물을 반응 챔버 내로 도입하는 단계; e) 제1 규소-함유 층의 표면을 에칭으로부터 보존하는 단계; f) 불활성 가스로 반응 챔버를 퍼지하는 단계; 및 g) a) 내지 f)를 반복하는 단계를 포함할 수 있다. 제1 규소-함유 층이 SiO2 층이고 제2 규소-함유 층이 SiN 또는 p-Si 층인 경우에, 불소 함유 에칭 가스는 SiO2 층에 대해서 SiN 층을 에칭하여, SiO2 층들 사이에 함몰부를 형성한다. 여기에서, 에칭 가스들의 혼합물이 FNO, FNO 및 NO의 혼합물, 또는 F2 및 NO의 혼합물일 수 있다. 과다 F2가 적용될 수 있다. 에칭 가스들의 혼합물은 불소 함유 가스, 예를 들어 FNO를 포함하고, 그러한 불소 함유 가스는 기재의 표면과 반응하여 제1 규소-함유 층(즉 SiO2 층)의 표면이 다른 반응성 가스와 반응하지 않게 보존하는, 다시 말해서 제1 규소-함유 층(즉, SiO2 층)의 표면을 에칭으로부터 보존하는 결과를 초래한다. 혼합물 내의 FNO의 농도는 0.1 부피% 내지 20 부피%일 수 있다. 불활성 가스는 N2 또는 Ar일 수 있다.
이하는, 개시된 불소 함유 에칭 가스가 에칭을 위해서 적용될 수 있는 기재 내의 반도체 구조물의 예시적인 구현예다. 반도체 구조물은, 비제한적으로, 콘택 홀 및 트렌치를 포함한다.
일 구현예에서, 기재(100)는 도 1a에 도시된 바와 같이 내부에 형성된 고종횡비 개구를 포함할 수 있다. 개구(108)는 규소 웨이퍼(102)의 상단부에 침착된 SiO(104a) 및 SiN(104b)의 교번적인 층들(ONON)(즉, 테라비트 셀 어레이 트랜지스터(TCAT) 기술 또는 파이프-성형된 비트 코스트 스케일러블(pipe-shaped bit cost scalable)(P-BiCS) 기술과 같은 ONON)의 n개의 쌍의 적층체 내에 형성된다. 여기에서 n은 정수이다. 바람직하게, n = 96이다. 더 바람직하게, n = 128 또는 그 초과이다. 당업자는, 기재(100)의 적층체 내의 SiO/SiN의 교번적인 층들(104)의 수가 달라질 수 있다는 것을 이해할 것이다. 하드마스크 층(106)은 SiO/SiN의 교번적인 층들(104)의 n개의 쌍의 적층체의 상단부에 침착된다. 개구(108)는, SiO(104a) 및 SiN(104b)의 교번적인 층들의 적층체를 플라즈마 에칭하는 것에 의해서 형성될 수 있다. 여기에서, 당업자는, 규소 웨이퍼(102)가 텅스텐(W) 웨이퍼로 대체될 수 있고, 일부 분야에서, SiN 층(104b)이 p-Si 층(예를 들어, SiO/p-Si 또는 OPOP)으로 대체될 수 있으며, 그에 의해서 SiO/p-Si 또는 OPOP의 교번적인 층들의 n개의 쌍의 적층체가 규소 웨이퍼(102)의 상단부 상에 형성될 것이고, 여기에서 n은 정수라는 것을 이해할 것이다. 당업자는, 적층체 내의 층의 수가 달라질 수 있다는 것(즉, 정수 n이 달라질 수 있다는 것)을 이해할 것이다.
하드마스크 층(106)은, SiO/SiN 층 에칭 중의 에칭 저항성을 개선하기 위해서, C 및 H뿐만 아니라 다른 원소, 예를 들어 붕소, 질소, 산소, 황, 염소, 불소, 알루미늄, 텅스텐, 티타늄, 지르코늄 등을 포함할 수 있다. 붕소-도핑된 탄소질 재료의 하나의 예는, APF(advanced patterning film)라는 상표명으로 미국 캘리포니아 산타클라라에 소재하는 Applied Materials, Inc.로부터 입수할 수 있는데, 이는 보다 구체적으로 붕소 도핑된 APFc로서 알려진 재료의 APF 종류의 종(species)이다. 하드마스크 층(106)은 열적 CVD, PECVD 또는 스프레이 온/스핀 온 침착된, a-C 또는 도핑된 a-C, 예를 들어 붕소, 질소, 황, 염소, 불소 또는 금속(Al, Zr, Ti, W)으로 도핑된 비정질 탄소의 층일 수 있다. 하드마스크 층(106)은 규소-함유 스핀 온 마스크, 탄소-함유 스핀 온 마스크, 포토레지스트 등일 수 있다.
플라즈마 에칭된 구조물은, 플라즈마 에칭 중에 개구의 측벽에 침착되는 중합체의 층(미도시)을 가질 수 있다. 그러나, 중합체 부동태화 층은, 개시된 불소 함유 에칭 가스를 포함하는, 당업계에 잘 알려진 건식 또는 습식 에칭 화학물질에 의해서 용이하게 제거 또는 세정 또는 폴리싱될 수 있다.
도 1b는 도 1a에 도시된 HAR 개구 내에 형성된, 예시적인 수평 등방성 에칭된 함몰부의 측단면도이다. 개시된 불소 함유 에칭 가스는 SiO 층(204a) 내의 Si-O 결합보다 SiN 층(204b) 내의 Si-N 결합을 더 선택적으로 파괴하여, HAR 개구 또는 비아(208) 내의 SiO/SiN 층(204)의 적층체 상에 선택적인 측벽 SiN 에칭을 형성할 수 있다. 도 1a와 도 1b 사이의 차이는, 도 1b에서, 개시된 불소 함유 에칭 가스에 의해서 교번적인 SiO/SiN 측벽 상에서 노출된 SiN의 적어도 일부가 수평 등방성 에칭되어 함몰부(210)를 형성한다는 것이다. 전형적으로, 함몰부(210)는 인산을 가지는 혼합물을 이용하는 습식 에칭에 의해서 얻어진다. 습식 에칭 프로세스를 비-플라즈마 건식 열적 에칭 프로세스로 대체하는 것은 반도체 소자 제조 프로세스의 경제성을 크게 개선하는 것으로 알려져 있는데, 이는 습식 에칭에서는 기재들을 다른 습식 에칭 장비로 이동시켜야 할 필요가 있기 때문이다. 개시된 방법으로, 선택적 측벽 SiN 에칭을 포함하는 모든 에칭이 하나의 에칭 장비 내에서 실시될 수 있고, 이는 반도체 제조의 비용을 효과적으로 절감할 수 있다.
당업자는, 도 1a 및 도 1b의 기재(100 및 200) 내의 층의 적층체, 개구 및 층의 기하형태가 단지 예시를 위해서 제공된 것임을 이해할 것이다.
실시예
본 발명의 구현예를 더 설명하기 위해서 이하의 비제한적인 실시예가 제공된다. 그러나, 그러한 실시예는 모든 것을 포함하기 위한 것이 아니고, 본원에서 설명된 발명의 범위를 제한하기 위한 것은 아니다.
개시된 방법은 평면형(또는 브랭킷) 및 패터닝된 웨이퍼 모두에 적용된다. 평면형 웨이퍼는, 초기 또는 제1 필름 두께를 규정하는, Si 기재 상에 침착된 평면형 SiN 또는 SiO2 층으로 이루어진다. 패터닝된 웨이퍼는 Si 기재 상에 침착된 SiN/SiO2(ONON)의 교번적인 층들의 적층체로 이루어진다. 패터닝된 마스크 층은 SiN/SiO2 (ONON) 층의 교번적인 층들의 적층체 상에 침착된다. 개시된 방법을 적용하기에 앞서서, 초기 개구 또는 미리-형성된 개구를 내부에 형성하기 위해서 플라즈마 CCP(용량 결합 플라즈마) 에칭기 및 하이드로플루오로카본 에칭 가스 또는 기타를 이용하여, ONON 패터닝된 웨이퍼를 미리-형성하였다. 미리-형성된 개구는 SiN 층 및 SiO2 층 모두에서 제1의 규정된 측벽 폭을 갖는다. 개시된 방법으로, 미리-형성된 개구를 가지는 SiN 및 SiO2 평면형 웨이퍼 및 SiN/SiO2 적층되고 패터닝된 웨이퍼를 개시된 불소 함유 에칭 가스로 에칭한다. 에칭 조성물은 FNO, F3NO, FNO2, F2, NO 및 그 조합으로 이루어진 그룹으로부터 선택될 수 있다. 에칭된 평면형 SiN 층 및 SiO2 층을 상단 층으로부터 제거하여, 제2의 규정된 필름 두께를 생성한다. 제1 및 제2 두께 사이의 차이(r)는 에칭량을 규정한다. SiN 대 SiO2의 에칭량의 비율은 브랭킷 웨이퍼에 대한 선택비를 규정한다. 패터닝된 웨이퍼에서, 미리-형성된 개구 주위의 측방향 또는 수평 에칭은 각각의 SiN 층 및 SiO2 층에서 제2의 규정된 측벽 폭을 생성한다. 제1 및 제2의 규정된 측벽 폭들 사이의 차이는 측방향 또는 수평 에칭량을 결정한다. SiN 대 SiO2의 에칭량의 비율은 패터닝된 웨이퍼에 대한 SiN 대 SiO2의 선택비를 규정한다.
이하에서 설명되는 도 4에 도시된 바와 같은 스스로 만든 도구로, 에칭 테스트를 실행하였다. 평면형 웨이퍼는 ADVANTEC Co., LTD.로부터 구매하였다. ONON 패터닝된 웨이퍼는 SKW Associates, Inc.로부터 구매하였다. 2개의 평면형 웨이퍼 샘플을 반응 챔버 내에 동시에 배치하였고, 여기에서 하나의 샘플은 Si 기재 상의 300 nm 또는 2000 nm의 SiN 평면형 웨이퍼였고, 다른 샘플은 Si 기재 상의 200 nm의 SiO2 평면형 웨이퍼였다.
예시적인 ONON 패터닝된 웨이퍼가 도 3a에 도시되어 있다. 도시된 바와 같이, 패터닝된 a-C 하드마스크 층은 두께가 약 680 nm이고, 정사각형 홀의 패턴이 a-C 하드마스크 층 내에 균일하게 분포되었다. ONON 층은 두께가 약 1.6 um이고, 40 nm SiN 층 및 25 nm SiO2 층의 60개의 교번적인 층들을 갖는다. 도 3b 내지 도 3d에 도시된 바와 같이, 미리-형성된 개구를 가지는 예시적인 ONON 패터닝된 웨이퍼는 에칭된 HAR 개구 구조물을 특징으로 한다. 도 3b에 도시된 바와 같이, 미리-형성된 개구는 ONON 층 내에 형성된다. 미리-형성된 개구는, ONON 층을 에칭하기 위한, 플라즈마 건식 에칭 프로세스와 함께 하이드로플루오로카본 에칭 가스를 이용하여 획득될 수 있는 HAR 개구이다. 예를 들어, 하이드로플루오로카본 에칭 가스는 1,1,1,3,3,3-헥사플루오로프로판(C3H2F6), 1,1,2,2,3,3-헥사플루오로프로판(이소-C3H2F6), 1,1,1,2,3,3,3-헵타플루오로프로판(C3HF7) 및 1,1,1,2,2,3,3-헵타플루오로프로판(이소-C3HF7)으로 이루어진 그룹으로부터 선택될 수 있다. HAR 개구는 또한, ONON 층을 플라즈마 에칭하기 위한 통상적인 에칭 가스를 이용하는 것에 의해서 얻어질 수 있다. 통상적인 에칭 가스는, 비제한적으로, cC4F8, C4F8, C4F6, C5F8, CF4, CH3F, CHF3, CH2F2, COS, CS2, CF3I, C2F3I, C2F5I, CFN, SO2 및 그 조합을 포함한다. 도 3c 및 도 3d는, ONON 층에 형성된 개구(예를 들어, 개구(1) 내지 개구(5))의 폭 및 깊이를 보여준다. 개구(1) 내지 개구(5)의 각각은 매끄러운 측벽을 갖는 거의 직선형인 수직 구조물을 갖는다. 플라즈마 에칭 후에, 개구 깊이는 약 630 nm이다. 플라즈마 에칭 후에, 홀 폭은 약 176 nm이다.
약 1 Torr 내지 약 400 Torr 범위의 압력 및 실온 내지 약 1000℃ 범위의 온도에서, 에칭 테스트를 실시하였다. 당업자는, 실온 미만의 온도, 예를 들어 0℃ 내지 실온, 또는 심지어 극저온 온도, 예를 들어 -196℃ 내지 실온이 적용될 수 있다는 것을 이해할 것이다. 샘플 크기는 2 cm x 2 cm였다. 반응 챔버의 가스 유입구에서의 가스 유량(또는 모든 가스에 대한 가스 유량)은 50 내지 1000 sccm였다. 에칭 조성물 내의 FNO 농도는 0.1 부피% 내지 20 부피% 범위일 수 있다. 당업자는, 에칭 프로세스들 중에, 온도, 압력, 유량, FNO 농도, 및 에칭 시간이 달라진다는 것을 이해할 것이다.
또한, SEM을 이용하여 SiN 층 및 SiO2 층 상의 수평 등방성 에칭 결과를 조사할 수 있다.
스스로 만든 관 반응기 내에 에칭 테스트를 실시하였다. 도 4는 에칭 테스트에서 사용되는 스스로 만든 관 반응기를 갖는 예시적인 비-플라즈마 열적 건식 에칭 시스템이다. 그러한 시스템은, 각각의 단부에서 가스 유입구(906) 및 가스 배출구(908)를 가지는 관 반응기(902)를 포함한다. 샘플(904)을 관 반응기(902) 내에 배치한다. 질량 유동 제어기(MFC)(910, 912 및 914)를 각각 통과하는, 에칭 가스, 예를 들어 비제한적으로 FNO, 그리고 부가적인 가스, 예를 들어 비제한적으로 F2 및 N2의 각각이 혼합되고 이어서 가스 유입구(906)에 전달된다. 펌프에 연결된 가스 배출구(908)는 에칭 부산물, 미반응 에칭 가스 및 부가적인 가스를 관 반응기(902)의 외부로 펌핑한다. 참조번호 916은, 관 반응기(902)의 온도 조절을 위해서 관 반응기(902)와 통합된, 가열 또는 냉각 시스템, 예를 들어 액체 질소 냉각 시스템을 위한 열 코일을 나타낸다. 에칭 테스트 중에, 관 반응기(902)의 온도 및 압력이 바람직한 값 또는 범위에서 유지되었다.
실시예 1: FNO를 이용한 평면형 웨이퍼의 에칭
표 2는, 여러 조건 하에서 N2와 혼합된 FNO로 에칭한 SiN 및 SiO2 평면형 웨이퍼의 선택비의 요약이다. 온도는 250℃ 내지 400℃의 범위였다. 압력은 100 Torr 내지 400 Torr의 범위였다. 에칭 가스(FNO, N2)의 총 유량은 333 내지 1000 sccm의 범위였다. FNO의 농도는 1 부피% 내지 15 부피%의 범위였다. F2는 첨가되지 않았다. 에칭 시간은 10 내지 60분의 범위였다.
[표 2]
Figure 112020067505009-pct00002
도시된 바와 같이, SiN의 에칭 속도 및 SiN 대 SiO2의 선택비는 T, P, 및 FNO의 농도(부피%)의 증가에 따라 증가되었다. SiN 대 SiO2의 선택비는 10 부피% FNO, 400℃, 100 또는 250 Torr에서 150 초과였다. 15 부피% FNO, 250℃ 및 250 Torr에서, SiN 대 SiO2의 선택비 또한 150보다 컸다. 10 부피% FNO, 250℃ 및 400 Torr에서도 마찬가지였다. F2는 첨가되지 않았다.
실시예 2: 에칭 표면 분석
도 5a 및 도 5b는, 스퍼터링 사이클의 수에 대한, N2와 혼합된 FNO로 평면형 SiN 및 SiO2를 각각 에칭한 후의 원소의 원자 백분율에 관한 XPS 그래프이다. 에칭 조건은 다음과 같다: 온도는 250℃였고; 압력은 400 Torr였고; FNO, Ar 및 O2의 총 유량은 500 sccm였고; FNO 농도는 10 부피%였고; 에칭 시간은 30분이었다. 표 2에 도시된 바와 같이, 전술한 조건 하에서 N2와 혼합된 FNO로 에칭한 후에, SiN 대 SiO2의 선택비는 177.9이다. 도 5a 및 도 5b에 도시된 바와 같이, SiO2의 에칭된 표면 상에 질소가 없었으나, 9번의 스퍼터링 사이클에서 SiN의 에칭된 표면 상에는 약 3%의 질소가 남아 있었다. 산소가 SiN 및 SiO2의 양 표면 상의 주요 원자였다. Si는 SiN 및 SiO2의 양 표면 상에서 약 35%였다. 불소는 SiN 및 SiO2의 양 표면 상에서 약 10% 내지 약 20%였다.
실시예 3: 사이클 에칭
표 3은 사이클 에칭 결과의 목록이다. 에칭 성능의 이해를 위해서, 사이클 에칭 테스트는 표면 부동태화를 새롭게 하는 것에 의해서 이루어졌다. 에칭 조건은 다음과 같다: 온도는 250℃였고; 압력은 각각 100 Torr 및 400 Torr였고; FNO 농도는 N2 내에서 10 부피%였고; 에칭 시간은 각각 30분, 10 x 3 사이클 및 5 x 6 사이클이었다. 도시된 바와 같이 사이클 에칭은 SiO2에 대한 에칭을 향상시키고, 그에 따라 SiN/SiO2의 선택비를 감소시킨다.
[표 3]
Figure 112020067505009-pct00003
실시예 4: FNO에 대한 F2 첨가의 영향
도 6은 평면형 웨이퍼의 F2/FNO 에칭 속도 대 F2 농도의 그래프이다. 에칭 조건은 다음과 같다: 온도는 250℃였고; 압력은 100 Torr였고; FNO 농도는 N2 내에서 10 부피%였고; 에칭 시간은 30분 및 SiN이 에칭에 의해서 제거되는 것을 방지하기 위해서 감소된 시간이었다. 엑스트라(extra) F2, 예를 들어 0.8 부피%, 2.5 부피% 및 5 부피%의 F2를 F2를 첨가하지 않은 것과 비교하였다. 에칭 결과를 또한 이하의 표 4에 나열하였다.
[표 4]
Figure 112020067505009-pct00004
도시된 바와 같이, 전술한 조건 하에서 FNO에 F2를 첨가한 에칭 후에, SiN 및 SiO2 모두에 대한 에칭 속도가 증가되었다. 반면, SiN/SiO2의 선택비는 F2 농도 증가에 따라 크게 감소되었는데, 이는 SiO2 에칭 속도의 상당한 증가 때문이다.
실시예 5: FNO에 대한 NO 첨가의 영향
표 5는 FNO에 NO를 첨가하여 에칭된 평면형 웨이퍼의 에칭 결과이다. 에칭 조건은 다음과 같다: 온도는 250℃였고; 압력은 100 Torr였고; FNO 농도는 N2 내에서 10 부피%였고; 에칭 시간은 30분이었다. 엑스트라 NO, 즉 0, 5 부피% NO 및 10 부피% NO가 각각 첨가되었다.
[표 5]
Figure 112020067505009-pct00005
도시된 바와 같이, SiN의 에칭 속도가 NO 첨가에 따라 증가되었으나, 5 부피% 과다(ex)-NO에서 포화되었다. SiO2의 에칭 속도가 부가적인 NO에 따라 감소되었으나, 또한 5 부피% 과다-NO에서 거의 포화되었다. SiN/SiO2의 선택비가 NO 첨가에 따라 더 증가되었다. 30분의 에칭 후에, SiO2의 에칭량은 약 2.5 nm이다. NO는 N2 또는 N2O를 형성하는 것에 의해서 SiN 에칭에 도움을 줄 수 있다.
실시예 6: FNO를 이용한 패터닝된 웨이퍼의 에칭
도 7은 FNO를 이용한 등방성 에칭 후의 패터닝된 웨이퍼의 SEM 이미지이다. 에칭 조건은 다음과 같다: 온도는 250℃였고; 압력은 100 Torr였고; FNO 농도는 N2 내에서 10 부피%였고; 에칭 시간은 30분이었다. 전술한 조건 하에서 FNO로 에칭한 후에, 4.95±0.55 nm/분의 측방향 SiN 에칭 속도 및 0.47±0.38 nm/분의 측방향 SiO2 에칭 속도가 얻어졌다. 따라서, 측방향 선택비는 10.5±8.6였다. 표 2를 참조하면, 동일 조건 하의 평면형 선택비는 63.7였다.
실시예 7: 증가된 압력의 FNO를 이용한 패터닝된 웨이퍼의 에칭
도 8a 및 도 8b는 압력이 증가된 FNO를 이용한 등방성 에칭 후의 패터닝된 웨이퍼의 SEM 이미지이다. 에칭 조건은 다음과 같다: 온도는 250℃였고; 압력은 400 Torr였고; FNO 농도는 N2 내에서 10 부피%였고; 에칭 시간은 30분이었다. 표 3을 참조하면, 동일 조건 하의 평면형 선택비는 177.9였다. 그러나, 이러한 조건 하에서, 패터닝된 웨이퍼의 에칭은 ONON 적층된 층의 압궤를 유발하였고, a-C 마스크 층이 에칭되어 제거되었다. 또한, 하부 층이 또한 에칭되었다.
실시예 8: 다양한 감소된 에칭 시간의 FNO를 이용한 패터닝된 웨이퍼의 에칭
도 9a 내지 도 9c는 다양한 감소된 에칭 시간에서 FNO로 등방성 에칭을 한 후의 패터닝된 웨이퍼의 SEM 이미지이다. 에칭 조건은 다음과 같다: 온도는 250℃였고; 압력은 400 Torr였고; FNO 농도는 N2 내에서 10 부피%였고; 에칭 시간은 3분에서 5분까지 다양하였다. 에칭 시간이 3분일 때(도 9a), 측방향 SiN 에칭 속도는 약 22.4 nm/분이었고, 에칭량은 약 67.3 nm이었다. 에칭 시간이 4분일 때(도 9b), 측방향 SiN 에칭 속도는 약 72.1 nm/분이었고, 에칭량은 약 288.3 nm이었다. 에칭 시간이 5분일 때(도 9c), 측방향 SiN 에칭 속도는 약 62.4 nm/분이었고, 에칭량은 약 312 nm이었다. 절단 평면이 변경되는 경우에, 에칭 속도 및 에칭량이 달라질 수 있다. 4분의 에칭 시간에서, 약 72.1 nm/분의 측방향 SiN 에칭 속도가 ONON 패터닝된 웨이퍼에 의해서 획득되었고, 여기에서 ONON 패터닝된 웨이퍼에서의 에칭 속도는 동일한 조건의 표 2에 기재된 바와 같은 평면형 웨이퍼의 에칭 속도보다 훨씬 더 빨랐다.
실시예 9: 부동태화 프로세스
에칭 실험 및 분석을 위한 FNO 부동태화 라인을 도 10에 도시된 바와 같이 준비하였다. N2 내의 5 부피%의 FNO가 설정을 위해서 가스 캐비넷에 연결되었다. 10-1 mbar 미만의 진공 라인이 먼저 가스 캐비넷 내에서 생성되었다. 이어서 NO 내의 5 부피% FNO가 가스 캐비넷 내로 입력되었고, 여기에서 가스 캐비넷의 압력은 1 시간 동안 0.01 MPa로 유지되었다. 후속 단계에서, 가스 캐비넷 내의 가스를 제거하였고 NO 내의 5 부피%의 FNO를 가스 캐비넷 내로 다시 전달하여 내부의 압력을 1시간 동안 0.15 MPa로 유지하였다. 이어서, 가스 캐비넷 내의 가스를 제거하였고, NO 내의 5 부피%의 FNO를 가스 캐비넷 내로 다시 전달하였다. 후속 단계에서, 그 대신, NO 내의 5 부피%의 FNO가 가스 캐비넷 내로 전달되었고, 이어서 가스 캐비넷으로부터 제거되었다. 매번, NO 내의 5 부피%의 FNO가 가스 캐비넷에 전달된 가스 캐비넷 내의 압력이 증가되었고 8시간 동안 유지되었다. 4개의 압력 즉, 0.40 MPa, 1.00 MPa, 2.00 MPa 및 3.16 MPa가 각각 8시간 동안 유지되었다. 가스가 2개의 연속적인 압력들 사이에서 제거되었고, 이어서 가스 캐비넷이 신선한 NO 내의 5 부피%의 FNO로 재충진되었다. 압력이 고압 범위, 예를 들어 1.00 MPa, 2.00 MPa 및 3.16 MPa에 도달하였을 때, 이차 압력이 가스 조절기에 의해서 조정되었고 0.5 MPa에서 유지되었다. 3.16 MPa에서 8시간 후에, 가스 캐비넷이 진공화되었고 퍼지되었다. 가스 캐비넷 내의 모든 원소를 금속 샘플링 및 ICP-MS로 테스트 및 분석하였고, 모든 원소는 검출기 한계 미만이었다. 내부 누출은 발견되지 않았다.
본 발명의 실시예를 도시하고 설명하였지만, 본 발명의 사상 또는 교시 내용으로부터 벗어나지 않고도, 당업자는 본 발명을 수정할 수 있을 것이다. 본원에서 설명된 실시예는 단지 예시적이고 비제한적이다. 조성물 및 방법의 많은 변경 및 수정이 이루어질 수 있고, 발명의 범위 내에 포함될 수 있다. 따라서, 보호 범위는 본원에서 설명된 실시예로 제한되지 않고, 이하의 청구범위에 의해서만 제한되며, 그 범위는 청구범위의 청구 대상의 모든 균등물을 포함할 것이다.

Claims (15)

  1. 반응 챔버 내의 기재 상에 형성된 고종횡비(HAR) 개구의 측벽 상에서 규소-함유 층의 적어도 일부를 등방적으로 에칭하기 위한 방법으로서, 상기 HAR 개구는 SiO2 층 및 SiN 층으로 이루어진 교번적인 층들의 적층체를 플라즈마 에칭하는 것에 의해서 형성되고, 상기 방법은,
    a) 니트로실 플루오라이드(FNO), 트리플루오로아민 산화물(F3NO), 니트릴 플루오라이드(FNO2) 및 그 조합으로 이루어진 그룹으로부터 선택된 불소 함유 에칭 가스를 상기 반응 챔버 내로 도입하는 단계, 및
    b) 상기 HAR 개구의 측벽 상의 상기 SiO2 층들 사이에 함몰부를 생성하기 위해서 상기 불소 함유 에칭 가스로 상기 SiO2 층에 대해서 상기 SiN 층을 선택적으로 에칭하는 것에 의해서, 상기 SiN 층의 적어도 일부를 제거하는 단계를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 불소 함유 에칭 가스와 함께 부가적인 가스를 도입하는 단계를 더 포함하는, 방법.
  3. 제2항에 있어서,
    상기 부가적인 가스가 F2, NO, O2, COS, CO2, CO, NO2, N2O, SO2, O3, Cl2, HF, H2 및 HBr로 이루어진 그룹으로부터 선택되는, 방법.
  4. 제3항에 있어서,
    상기 불소 함유 에칭 가스의 농도가 0.1 부피% 내지 20 부피% 범위인, 방법.
  5. 제1항에 있어서,
    상기 불소 함유 에칭 가스가 FNO인, 방법.
  6. 제1항에 있어서,
    c) 불활성 가스로 상기 반응 챔버를 퍼지하는 단계; 및
    d) a) 내지 c)를 반복하는 단계를 더 포함하는, 방법.
  7. 제1항에 있어서,
    c) 불활성 가스로 상기 반응 챔버를 퍼지하는 단계;
    d) 활성화 가스를 상기 반응 챔버 내로 도입하는 단계;
    e) 상기 불활성 가스로 상기 반응 챔버를 퍼지하는 단계; 및
    f) a) 내지 e)를 반복하는 단계를 더 포함하는, 방법.
  8. 제7항에 있어서,
    상기 활성화 가스가 Ar, Kr, Xe, Ne, He 및 H2로 이루어진 그룹으로부터 선택되는, 방법.
  9. 제1항에 있어서,
    c) 불활성 가스로 상기 반응 챔버를 퍼지하는 단계;
    d) 에칭 가스들의 혼합물을 상기 반응 챔버 내로 도입하는 단계;
    e) 상기 SiO2 층의 표면을 에칭으로부터 보존하는 단계;
    f) 상기 불활성 가스로 상기 반응 챔버를 퍼지하는 단계; 및
    g) a) 내지 f)를 반복하는 단계를 더 포함하는, 방법.
  10. 제9항에 있어서,
    상기 에칭 가스들의 혼합물이 FNO, FNO 및 NO의 혼합물, 또는 과다 F2 및 NO의 혼합물인, 방법.
  11. 삭제
  12. 삭제
  13. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 에칭 단계가 약 -196℃ 내지 실온 범위의 온도에서 실시되는, 방법.
  14. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 에칭 단계가 대략적으로 실온 내지 1000℃ 범위의 온도에서 실시되는, 방법.
  15. 반응 챔버 내의 기재 상에 형성된 고종횡비(HAR) 개구의 측벽 상에서 규소-함유 층의 적어도 일부를 등방적으로 에칭하기 위한 방법으로서, 상기 HAR 개구는 SiO2 층 및 SiN 층으로 이루어진 교번적인 층들의 적층체를 플라즈마 에칭하는 것에 의해서 형성되고, 상기 방법은,
    니트로실 플루오라이드(FNO) 가스를 상기 반응 챔버 내로 도입하는 단계; 및
    상기 HAR 개구의 측벽 상의 상기 SiO2 층들 사이에 함몰부를 생성하기 위해서 FNO 가스로 상기 SiO2 층에 대해서 상기 SiN 층을 선택적으로 에칭하는 것에 의해서, 상기 SiN 층의 적어도 일부를 제거하는 단계를 포함하는, 방법.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200203127A1 (en) * 2018-12-20 2020-06-25 L'Air Liquide, Société Anonyme pour I'Etude et I'Exploitation des Procédés Georges Claude Systems and methods for storage and supply of f3no-free fno gases and f3no-free fno gas mixtures for semiconductor processes
US10790298B2 (en) * 2019-01-11 2020-09-29 Applied Materials, Inc. Methods and apparatus for three-dimensional NAND structure fabrication
US11384428B2 (en) * 2019-07-19 2022-07-12 Applied Materials, Inc. Carbon layer covered mask in 3D applications
KR102297887B1 (ko) * 2019-09-23 2021-09-06 주식회사 포스코 황산계 철 전기도금용액의 제2철 이온 제거 방법
JP2023500552A (ja) * 2019-11-08 2023-01-06 アプライド マテリアルズ インコーポレイテッド ３ｄ ｎａｎｄゲートスタックの強化
IL294483A (en) * 2020-04-14 2022-09-01 Showa Denko Kk Etching method and method for manufacturing a semiconductor element
IL302225A (en) 2020-10-22 2023-06-01 Resonac Corp Etching method and method for manufacturing a semiconductor element
KR102594634B1 (ko) * 2020-12-09 2023-10-25 에스케이스페셜티 주식회사 실리콘 함유막의 에칭 방법 및 이를 포함한 반도체 디바이스의 제조방법
KR20220122260A (ko) * 2021-02-26 2022-09-02 에스케이스페셜티 주식회사 실리콘 함유막의 다중 적층체의 식각 방법 및 이를 포함하는 반도체 디바이스의 제조방법
KR20220126045A (ko) * 2021-03-08 2022-09-15 에스케이스페셜티 주식회사 실리콘 함유막의 다중 적층체의 식각 방법 및 이를 포함하는 반도체 디바이스의 제조방법
KR20230154189A (ko) 2021-03-09 2023-11-07 가부시끼가이샤 레조낙 에칭 가스 및 에칭 방법
US20220293430A1 (en) * 2021-03-12 2022-09-15 Applied Materials, Inc. Isotropic silicon nitride removal
US11380691B1 (en) * 2021-04-14 2022-07-05 Applied Materials, Inc. CMOS over array of 3-D DRAM device
KR20240009949A (ko) 2021-05-20 2024-01-23 가부시끼가이샤 레조낙 에칭 방법 및 반도체 소자의 제조 방법
US20230253212A1 (en) * 2022-02-08 2023-08-10 American Air Liquide, Inc. Method of running an etch process in higher selectivity to mask and polymer regime by using a cyclic etch process
WO2023157442A1 (ja) * 2022-02-16 2023-08-24 株式会社レゾナック エッチング方法
WO2023195422A1 (ja) * 2022-04-05 2023-10-12 株式会社レゾナック フッ素含有窒素化合物の保管方法
WO2023195421A1 (ja) * 2022-04-05 2023-10-12 株式会社レゾナック フッ素含有窒素化合物の保管方法
US20240055268A1 (en) * 2022-08-10 2024-02-15 Tokyo Electron Limited Substrate processing with selective etching
US20240128088A1 (en) * 2022-10-17 2024-04-18 Tokyo Electron Limited Selective gas phase etch of silicon germanium alloys
CN115557474B (zh) * 2022-10-28 2023-06-16 福建德尔科技股份有限公司 Fno2气体的制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150132968A1 (en) 2012-11-20 2015-05-14 Applied Materials, Inc. Dry-etch selectivity
WO2015115002A1 (ja) * 2014-01-29 2015-08-06 株式会社日立国際電気 微細パターンの形成方法、半導体装置の製造方法、基板処理装置及び記録媒体
US20170178923A1 (en) 2016-12-30 2017-06-22 American Air Liquide, Inc. Iodine-containing compounds for etching semiconductor structures
US20170229316A1 (en) * 2015-08-31 2017-08-10 American Air Liquide, Inc. Nitrogen-containing compounds for etching semiconductor structures

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3882040A (en) 1973-06-21 1975-05-06 Us Energy Silicon removal from incinerator ash by reaction with NOF.3HF
US4536252A (en) 1985-02-07 1985-08-20 The United States Of America As Represented By The Secretary Of The Army Laser-induced production of nitrosyl fluoride for etching of semiconductor surfaces
US5445712A (en) * 1992-03-25 1995-08-29 Sony Corporation Dry etching method
JP3109253B2 (ja) 1992-06-29 2000-11-13 ソニー株式会社 ドライエッチング方法
US5505816A (en) 1993-12-16 1996-04-09 International Business Machines Corporation Etching of silicon dioxide selectively to silicon nitride and polysilicon
WO1999067817A1 (en) 1998-06-22 1999-12-29 Applied Materials, Inc. Silicon trench etching using silicon-containing precursors to reduce or avoid mask erosion
US6318384B1 (en) 1999-09-24 2001-11-20 Applied Materials, Inc. Self cleaning method of forming deep trenches in silicon substrates
US20030143846A1 (en) 2000-09-25 2003-07-31 Akira Sekiya Gas compositions for cleaning the interiors of reactors as well as for etching films of silicon- containing compounds
JP4264479B2 (ja) 2003-03-14 2009-05-20 キヤノンアネルバ株式会社 Ｃｖｄ装置のクリーニング方法
US20050082002A1 (en) * 2003-08-29 2005-04-21 Yuusuke Sato Method of cleaning a film-forming apparatus and film-forming apparatus
JP4739709B2 (ja) 2003-08-29 2011-08-03 レール・リキード−ソシエテ・アノニム・プール・レテュード・エ・レクスプロワタシオン・デ・プロセデ・ジョルジュ・クロード 成膜装置のクリーニング方法
US20060183055A1 (en) * 2005-02-15 2006-08-17 O'neill Mark L Method for defining a feature on a substrate
US20080236483A1 (en) 2007-03-27 2008-10-02 Jun Sonobe Method for low temperature thermal cleaning
US20080236482A1 (en) 2007-03-27 2008-10-02 Jun Sonobe Method for low temperature thermal cleaning
US8308871B2 (en) 2008-11-26 2012-11-13 L'air Liquide Societe Anonyme Pour L'etude Et L'exploitation Des Procedes Georges Claude Thermal cleaning gas production and supply system
JP5470149B2 (ja) 2010-04-23 2014-04-16 株式会社日立国際電気 基板処理装置、半導体装置の製造方法およびクリーニング方法
JP6001940B2 (ja) * 2012-07-11 2016-10-05 東京エレクトロン株式会社 パターン形成方法及び基板処理システム
JP6139986B2 (ja) * 2013-05-31 2017-05-31 東京エレクトロン株式会社 エッチング方法
US11075084B2 (en) * 2017-08-31 2021-07-27 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Chemistries for etching multi-stacked layers

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150132968A1 (en) 2012-11-20 2015-05-14 Applied Materials, Inc. Dry-etch selectivity
WO2015115002A1 (ja) * 2014-01-29 2015-08-06 株式会社日立国際電気 微細パターンの形成方法、半導体装置の製造方法、基板処理装置及び記録媒体
US20170229316A1 (en) * 2015-08-31 2017-08-10 American Air Liquide, Inc. Nitrogen-containing compounds for etching semiconductor structures
US20170178923A1 (en) 2016-12-30 2017-06-22 American Air Liquide, Inc. Iodine-containing compounds for etching semiconductor structures

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Publication number Publication date
US20190206696A1 (en) 2019-07-04
JP7026237B2 (ja) 2022-02-25
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