KR102445283B1 - 공통 모드 초크 코일 - Google Patents
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Abstract
예를 들어 25㎓ 내지 30㎓와 같은 높은 주파수대에 있어서, 공통 모드의 노이즈 성분을 억제할 수 있는 적층형 공통 모드 초크 코일을 제공한다.
복수의 비도전체층(3a 내지 3e)을 갖는 적층체(2)와, 적층체(2)에 내장된 제1 코일(11) 및 제2 코일(12)과, 제1 코일(11)에 접속된 제1 단자 전극(13) 및 제2 단자 전극(14)과, 제2 코일(12)에 접속된 제3 단자 전극(15) 및 제4 단자 전극(16)을 구비하는, 공통 모드 초크 코일(1)에 있어서, 제1 코일(11)의 경로 길이를 L1로 하고, 제2 코일(12)의 경로 길이를 L2로 하였을 때, L1 및 L2의 합계를 3.5㎜ 이하로 한다.
복수의 비도전체층(3a 내지 3e)을 갖는 적층체(2)와, 적층체(2)에 내장된 제1 코일(11) 및 제2 코일(12)과, 제1 코일(11)에 접속된 제1 단자 전극(13) 및 제2 단자 전극(14)과, 제2 코일(12)에 접속된 제3 단자 전극(15) 및 제4 단자 전극(16)을 구비하는, 공통 모드 초크 코일(1)에 있어서, 제1 코일(11)의 경로 길이를 L1로 하고, 제2 코일(12)의 경로 길이를 L2로 하였을 때, L1 및 L2의 합계를 3.5㎜ 이하로 한다.
Description
본 발명은, 공통 모드 초크 코일에 관한 것이며, 특히 적층된 복수의 비도전체층을 갖는 적층체와, 적층체에 내장된 제1 코일 및 제2 코일을 구비하는, 적층형 공통 모드 초크 코일에 관한 것이다.
본 발명에 있어서 흥미 있는 기술이, 예를 들어 일본 특허 공개 제2006-313946호 공보(특허문헌 1)에 기재되어 있다. 특허문헌 1에 기재된 기술은, 적층형 공통 모드 초크 코일에 관한 것이며, 당해 공통 모드 초크 코일은, 초소형 박막형의 것이고, ㎓ 근방의 전송 신호의 고속 전송이 가능하다고 되어 있다. 보다 구체적으로는, 특허문헌 1에는, 전송 신호(디퍼렌셜 모드의 신호)의 감쇠 특성이 -3dB이 되는 주파수를 컷오프 주파수로 정의하였을 때, 이 컷오프 주파수가 2.4㎓ 이상이 되는 공통 모드 초크 코일이 기재되어 있다.
고속 통신 기술의 진전에 의해, 보다 고주파에 있어서, 공통 모드의 노이즈 성분을 억제할 수 있는 적층형 공통 모드 초크 코일이 필요해지고 있다.
그래서, 본 발명의 목적은, 예를 들어 25㎓ 내지 30㎓와 같은 높은 주파수대에 있어서, 나아가 30㎓를 초과하는 매우 높은 주파수대에 있어서도, 공통 모드의 노이즈 성분을 억제할 수 있는 적층형 공통 모드 초크 코일을 제공하려고 하는 것이다.
본 발명에 관한 공통 모드 초크 코일은, 비도전체를 포함하며 또한 적층된 복수의 비도전체층을 갖는 적층체와, 적층체에 내장된 제1 코일 및 제2 코일과, 적층체의 외표면에 마련되며, 제1 코일의 서로 다른 제1 단부 및 제2 단부에 각각 전기적으로 접속된 제1 단자 전극 및 제2 단자 전극과, 적층체의 외표면에 마련되며, 제2 코일의 서로 다른 제3 단부 및 제4 단부에 각각 전기적으로 접속된 제3 단자 전극 및 제4 단자 전극을 구비하고 있다.
상술한 기술적 과제를 해결하기 위해, 이 발명에서는, 제1 코일의 경로 길이를 L1로 하고, 제2 코일의 경로 길이를 L2로 하였을 때, L1 및 L2의 합계가 3.5㎜ 이하인 것을 특징으로 하고 있다.
본 발명에 따르면, 공통 모드 성분의 투과 특성(Scc21 투과 특성)에 있어서, 투과 특성값이 최소가 되는 주파수(피크 위치)를 24㎓ 이상으로 할 수 있다.
도 1은 본 발명의 일 실시 형태에 의한 공통 모드 초크 코일(1)의 외관을 도시하는 사시도.
도 2는 도 1에 도시한 공통 모드 초크 코일(1)의 주요부를 분해하여 도시하는 평면도.
도 3은 도 1에 도시한 공통 모드 초크 코일(1)의 평면도이며, 적층체(2)에 내장된 제1 코일(11) 및 제2 코일(12)을 적층 방향으로 투시하여 모식적으로 도시하는 도면.
도 4는 도 1에 도시한 공통 모드 초크 코일(1)에 있어서의 제1 코일(11)에 구비하는 제1 코일 도체(17)를 도시하는 평면도이며, 코일 도체의 턴수를 설명하기 위한 도면.
도 5는 본 발명의 효과를 확인하기 위해 실시한 실험예에 있어서 제작된 공통 모드 초크 코일의 시료 중, 대표적으로 시료2에 관한 공통 모드 초크 코일에 대하여 구한 공통 모드 성분의 투과 특성(Scc21 투과 특성)을 도시하는 도면.
도 6은 상기 시료2에 관한 공통 모드 초크 코일에 대하여 구한 디퍼렌셜 모드 성분의 투과 특성(Sdd21 투과 특성)을 도시하는 도면.
도 7은 상기 실험예에 있어서 제작된 공통 모드 초크 코일의 시료1 내지 11에 기초하여 구한, 제1 코일의 경로 길이와 제2 코일의 경로 길이의 합계와 Scc21 투과 특성의 피크 위치의 관계를 도시하는 도면.
도 8은 상기 실험예에 있어서 제작된 공통 모드 초크 코일의 시료1 내지 11에 기초하여 구한, 제1 코일의 경로 길이와 제2 코일의 경로 길이의 차의 절댓값과 Sdd21 투과 특성에 있어서의 20㎓에서의 투과율의 관계를 도시하는 도면.
도 9는 상기 실험예에 있어서 제작된 공통 모드 초크 코일의 시료1 내지 11에 기초하여 구한, 제1 코일의 경로 길이와 제2 코일의 경로 길이의 차의 절댓값과 Sdd21 투과 특성에 있어서의 30㎓에서의 투과율의 관계를 도시하는 도면.
도 10은 상기 실험예에 있어서 제작된 공통 모드 초크 코일의 시료1 내지 11에 기초하여 구한, 제1 코일의 경로 길이와 제2 코일의 경로 길이의 차의 절댓값과 Sdd21 투과 특성에 있어서의 40㎓에서의 투과율의 관계를 도시하는 도면.
도 2는 도 1에 도시한 공통 모드 초크 코일(1)의 주요부를 분해하여 도시하는 평면도.
도 3은 도 1에 도시한 공통 모드 초크 코일(1)의 평면도이며, 적층체(2)에 내장된 제1 코일(11) 및 제2 코일(12)을 적층 방향으로 투시하여 모식적으로 도시하는 도면.
도 4는 도 1에 도시한 공통 모드 초크 코일(1)에 있어서의 제1 코일(11)에 구비하는 제1 코일 도체(17)를 도시하는 평면도이며, 코일 도체의 턴수를 설명하기 위한 도면.
도 5는 본 발명의 효과를 확인하기 위해 실시한 실험예에 있어서 제작된 공통 모드 초크 코일의 시료 중, 대표적으로 시료2에 관한 공통 모드 초크 코일에 대하여 구한 공통 모드 성분의 투과 특성(Scc21 투과 특성)을 도시하는 도면.
도 6은 상기 시료2에 관한 공통 모드 초크 코일에 대하여 구한 디퍼렌셜 모드 성분의 투과 특성(Sdd21 투과 특성)을 도시하는 도면.
도 7은 상기 실험예에 있어서 제작된 공통 모드 초크 코일의 시료1 내지 11에 기초하여 구한, 제1 코일의 경로 길이와 제2 코일의 경로 길이의 합계와 Scc21 투과 특성의 피크 위치의 관계를 도시하는 도면.
도 8은 상기 실험예에 있어서 제작된 공통 모드 초크 코일의 시료1 내지 11에 기초하여 구한, 제1 코일의 경로 길이와 제2 코일의 경로 길이의 차의 절댓값과 Sdd21 투과 특성에 있어서의 20㎓에서의 투과율의 관계를 도시하는 도면.
도 9는 상기 실험예에 있어서 제작된 공통 모드 초크 코일의 시료1 내지 11에 기초하여 구한, 제1 코일의 경로 길이와 제2 코일의 경로 길이의 차의 절댓값과 Sdd21 투과 특성에 있어서의 30㎓에서의 투과율의 관계를 도시하는 도면.
도 10은 상기 실험예에 있어서 제작된 공통 모드 초크 코일의 시료1 내지 11에 기초하여 구한, 제1 코일의 경로 길이와 제2 코일의 경로 길이의 차의 절댓값과 Sdd21 투과 특성에 있어서의 40㎓에서의 투과율의 관계를 도시하는 도면.
도 1 내지 도 4를 참조하여, 본 발명의 일 실시 형태에 의한 공통 모드 초크 코일(1)에 대하여 설명한다.
도 1에 도시한 바와 같이, 공통 모드 초크 코일(1)은, 적층된 복수의 비도전체층을 갖는 적층체(2)를 구비한다. 도 2에는, 복수의 비도전체층 중, 대표적인 비도전체층(3a, 3b, 3c, 3d 및 3e)이 도시되어 있다. 이하에 있어서, 도 2에 도시한 비도전체층(3a, 3b, 3c, 3d 및 3e)과 같이 서로 구별하는 경우를 제외하고, 비도전체층을 일반적으로 설명하는 경우에는, 비도전체층에 대하여, 「3」의 참조 부호를 사용한다. 비도전체층(3)은, 예를 들어 유리 및 세라믹을 포함하는 비도전체로 구성된다.
적층체(2)는, 비도전체층(3)이 연장되는 방향으로 연장되고 또한 서로 대향하는 제1 주면(5) 및 제2 주면(6)과, 제1 주면(5) 및 제2 주면(6) 간을 연결하고 또한 서로 대향하는 제1 측면(7) 및 제2 측면(8)과, 제1 주면(5) 및 제2 주면(6) 간 그리고 제1 측면(7) 및 제2 측면(8) 간을 각각 연결하고 또한 서로 대향하는 제1 단부면(9) 및 제2 단부면(10)을 갖는 직육면체 형상이다. 직육면체 형상은, 예를 들어 능선 부분 및 코너 부분에 라운딩이나 모따기가 부여된 형상이어도 된다.
공통 모드 초크 코일(1)은, 도 2 및 도 3에 도시한 바와 같이, 적층체(2)에 내장된 제1 코일(11) 및 제2 코일(12)을 구비한다. 또한, 공통 모드 초크 코일(1)은, 도 1에 도시한 바와 같이, 적층체(2)의 외표면에 마련되는, 제1 단자 전극(13), 제2 단자 전극(14), 제3 단자 전극(15) 및 제4 단자 전극(16)을 구비한다. 보다 구체적으로는, 제1 단자 전극(13) 및 제3 단자 전극(15)은, 제1 측면(7)에 마련되고, 제2 단자 전극(14) 및 제4 단자 전극(16)은, 각각, 제1 단자 전극(13) 및 제3 단자 전극(15)과 대칭의 형상을 갖고 있고, 제2 측면(8)에 마련된다.
도 2에 도시한 바와 같이, 제1 단자 전극(13) 및 제2 단자 전극(14)은, 제1 코일(11)의 서로 다른 제1 단부(11a) 및 제2 단부(11b)에 각각 전기적으로 접속된다. 제3 단자 전극(15) 및 제4 단자 전극(16)은, 제2 코일(12)의 서로 다른 제3 단부(12a) 및 제4 단부(12b)에 각각 전기적으로 접속된다.
이하의 설명에 있어서, 비도전체층(3a, 3b, 3c, 3d 및 3e)은, 도 2에 도시한 순서로 아래로부터 위를 향하여 적층되어 있는 것으로 한다.
도 2를 참조하여, 제1 코일(11)은, 비도전체층(3b 및 3c) 간의 계면을 따라서 배치된 제1 코일 도체(17)를 갖는다. 제1 코일(11)은, 제1 단부(11a) 및 제2 단부(11b)를 각각 제공하는 제1 인출 도체(19) 및 제2 인출 도체(20)를 갖는다. 제1 인출 도체(19)는, 적층체(2)의 외표면에 있어서 제1 단자 전극(13)에 접속된 제1 접속 단부(23)를 포함한다. 제2 인출 도체(20)는, 적층체(2)의 외표면에 있어서 제2 단자 전극(14)에 접속된 제2 접속 단부(24)를 포함한다.
상기 제1 접속 단부(23)는, 제1 코일 도체(17)가 배치된 비도전체층(3b 및 3c) 간의 계면과는 다른 비도전체층(3a 및 3b) 간의 계면을 따라서 배치된다. 또한, 제1 인출 도체(19)는, 제1 코일 도체(17)에 접속되고 또한 제1 코일 도체(17)와 제1 접속 단부(23) 사이에 위치하는 비도전체층(3b)을 두께 방향으로 관통하는 제1 비아 도체(27)와, 제1 접속 단부(23)가 배치된 비도전체층(3a 및 3b) 간의 계면을 따라서 배치되고 또한 제1 비아 도체(27)와 제1 접속 단부(23)를 접속하는 제1 연결부(29)를 갖는다. 제1 연결부(29)는, 바람직하게는 직선상으로 연장되는 형상을 갖는다. 이에 의해, 제1 연결부(29)에 기인하는 인덕턴스를 작게 할 수 있어, 고주파 특성을 향상시킬 수 있다.
한편, 제2 코일(12)에 있어서도, 이하에 설명하는 바와 같이, 제1 코일(11)의 경우와 마찬가지의 요소를 구비하고 있다.
제2 코일(12)은, 비도전체층(3c 및 3d) 간의 계면을 따라서 배치된 제2 코일 도체(18)를 갖는다. 제2 코일(12)은, 제3 단부(12a) 및 제4 단부(12b)를 각각 제공하는 제3 인출 도체(21) 및 제4 인출 도체(22)를 갖는다. 제3 인출 도체(21)는, 적층체(2)의 외표면에 있어서 제3 단자 전극(15)에 접속된 제3 접속 단부(25)를 포함한다. 제4 인출 도체(22)는, 적층체(2)의 외표면에 있어서 제4 단자 전극(16)에 접속된 제4 접속 단부(26)를 포함한다.
상기 제3 접속 단부(25)는, 제2 코일 도체(18)가 배치된 비도전체층(3c 및 3d) 간의 계면과는 다른 비도전체층(3d 및 3e) 간의 계면을 따라서 배치된다. 또한, 제3 인출 도체(21)는, 제2 코일 도체(18)에 접속되고 또한 제2 코일 도체(18)와 제3 접속 단부(25) 사이에 위치하는 비도전체층(3d)을 두께 방향으로 관통하는 제2 비아 도체(28)와, 제3 접속 단부(25)가 배치된 비도전체층(3d 및 3e) 간의 계면을 따라서 배치되고 또한 제2 비아 도체(28)와 제3 접속 단부(25)를 접속하는 제2 연결부(30)를 갖는다. 제2 연결부(30)는, 전술한 제2 연결부(29)와 마찬가지로, 바람직하게는 직선상으로 연장되는 형상을 갖는다. 이에 의해, 제2 연결부(30)에 기인하는 인덕턴스를 작게 할 수 있어, 고주파 특성을 향상시킬 수 있다.
공통 모드 초크 코일(1)은, 적층체(2)의 제2 주면(6)을 실장 기판측으로 향하게 한 상태에서 실장된다. 실시품에서는, 예를 들어 적층체(2)에 있어서의 제1 단부면(9)과 제2 단부면(10)이 대향하는 길이 방향의 치수 L이 0.55㎜ 이상 또한 0.75㎜ 이하로 되고, 제1 측면(7)과 제2 측면(8)이 대향하는 폭 방향의 치수 W가 0.40㎜ 이상 또한 0.60㎜ 이하로 되고, 제1 주면(5)과 제2 주면(6)이 대향하는 높이 방향의 치수 H가 0.20㎜ 이상 또한 0.40㎜ 이하로 된다.
공통 모드 초크 코일(1)은, 도 2 및 도 3으로부터 알 수 있는 바와 같이, 제1 코일 도체(17) 및 제2 코일 도체(18)의 각각의 턴수는 2턴 미만인 것이 바람직하다.
상술한 턴수는, 이하와 같이 정의된다. 제1 코일 도체(17) 및 제2 코일 도체(18)의 각각은, 원호상으로 연장되는 부분을 갖고 있다. 도 4를 참조하여, 제1 코일(11)에 구비하는 제1 코일 도체(17)에 대하여 설명한다. 도 4에 도시한 바와 같이, 코일 도체(17)의 시단으로부터 종단에 걸쳐, 코일 도체(17)의 외주를 따라서 접선 T를 순차적으로 긋고, 이 접선 T가 360도 회전한 단계에서 1턴으로 정의한다. 도 4에 도시한 코일 도체(17)에서는, 접선 T가 약 307도 회전하고 있으므로, 약 0.85턴으로 정의할 수 있다. 제2 코일(12)에 구비하는 제2 코일 도체(18)에 대해서도 마찬가지로 턴수가 정의된다.
제1 코일 도체(17) 및 제2 코일 도체(18)의 턴수가 적을수록, 제1 코일(11)과 제2 코일(12) 사이에 형성되는 부유 용량을 저감할 수 있으므로, 공통 모드 초크 코일(1)의 고주파 특성을 향상시킬 수 있다.
상술한 바와 같이, 턴수가 적은 것에 관련하여, 공통 모드 초크 코일(1)은, 제1 코일(11)의 경로 길이를 L1로 하고, 제2 코일(12)의 경로 길이를 L2로 하였을 때, L1 및 L2의 합계가 3.5㎜ 이하인 것을 특징으로 하고 있다. 이 특징을 구비함으로써, 공통 모드 초크 코일(1)은, 높은 주파수대에 있어서, 공통 모드의 노이즈 성분을 억제할 수 있다.
바람직하게는, L1 및 L2의 합계는 3.3㎜ 이하이다. 또한, L1 및 L2의 합계의 하한값은, 바람직하게는 2.5㎜이며, 보다 바람직하게는, 2.7㎜이다.
또한, L1과 L2의 차의 절댓값은 0.4㎜ 이하인 것이 바람직하다. 이에 의해, 후술하는 실험예로부터 알 수 있는 바와 같이, 디퍼렌셜 모드 성분의 투과 특성(Sdd21 투과 특성)에 있어서, 30㎓에서의 투과 특성을 -3dB 이상으로 할 수 있다. L1과 L2의 차의 절댓값은, 보다 바람직하게는, 0.2㎜ 이하이다. 이에 의해, 후술하는 실험예로부터 알 수 있는 바와 같이, 40㎓에서의 Sdd21 투과 특성을 -2.6dB 이상으로 할 수 있다.
또한, L1 및 L2의 각각은 2.0㎜ 이하인 것이 바람직하다. 이에 의해, 후술하는 실험예로부터 알 수 있는 바와 같이, 공통 모드 성분의 투과 특성(Scc21 투과 특성)에 있어서, 투과 특성이 최소가 되는 주파수(피크 위치)를 보다 확실하게 24㎓ 이상으로 할 수 있다. 또한, L1 및 L2의 각각의 하한값은, 바람직하게는 1.0㎜이며, 보다 바람직하게는, 1.2㎜이다.
제1 코일(11)의 경로 길이 L1은, 도 2에 있어서, 제1 코일(11)의 제1 단부(11a)로부터, 제1 인출 도체(19)에 구비하는 제1 접속 단부(23), 제1 연결부(29) 및 제1 비아 도체(27)와, 제1 코일 도체(17)와, 제2 인출 도체(20)에 구비하는 제2 접속 단부(24)를 거쳐, 제2 단부(11b)에 이르기까지의 합계의 경로 길이이며, 제1 코일 도체(17)에 있어서는, 폭 방향의 거의 중앙부를 따라서 경로 길이가 측정된다.
마찬가지로, 제2 코일(12)의 경로 길이 L2는, 도 2에 있어서, 제2 코일(12)의 제3 단부(12a)로부터, 제3 인출 도체(21)에 구비하는 제3 접속 단부(25), 제2 연결부(30) 및 제2 비아 도체(28)와, 제2 코일 도체(18)와, 제4 인출 도체(22)에 구비하는 제4 접속 단부(26)를 거쳐, 제4 단부(12b)에 이르기까지의 합계의 경로 길이이며, 제2 코일 도체(18)에 있어서는, 폭 방향의 거의 중앙부를 따라서 경로 길이가 측정된다.
실제로는, 적층체(2)를 적층 방향으로 연마하여, 제3 접속 단부(25) 및 제2 연결부(30)를 노출시키고, 측정 현미경으로 제3 접속 단부(25) 및 제2 연결부(30)의 각각의 경로 길이를 측정한다. 또한 연마를 진행시켜, 제2 코일 도체(18) 및 제4 접속 단부(26)를 노출시키고, 측정 현미경으로 제2 코일 도체(18) 및 제4 접속 단부(26)의 각각의 경로 길이를 측정한다. 또한 연마를 진행시켜, 제1 코일 도체(17) 및 제2 접속 단부(24)를 노출시키고, 측정 현미경으로 제1 코일 도체(17) 및 제2 접속 단부(24)의 각각의 경로 길이를 측정한다. 또한 연마를 진행시켜, 제1 접속 단부(23) 및 제1 연결부(29)를 노출시키고, 측정 현미경으로 제1 접속 단부(23) 및 제1 연결부(29)의 각각의 경로 길이를 측정한다.
한편, 다른 적층체(2)를 준비하고, 이 적층체(2)를 적층 방향에 직교하는 방향으로 연마하여, 제1 비아 도체(27) 및 제2 비아 도체(28)를 노출시키고, 측정 현미경으로 제1 비아 도체(27) 및 제2 비아 도체(28)의 각각의 적층 방향에서의 길이를 측정한다.
다음에, 이상의 측정에 의해 얻어진 제3 접속 단부(25), 제2 연결부(30), 제2 비아 도체(28), 제2 코일 도체(18) 및 제4 접속 단부(26)의 길이의 합계로써, 제2 코일(12)의 경로 길이로 한다. 마찬가지로, 제1 접속 단부(23), 제1 연결부(29), 제1 비아 도체(27), 제1 코일 도체(17) 및 제2 접속 단부(24)의 길이의 합계로써, 제1 코일(11)의 경로 길이로 한다.
바람직하게는, 도 3에 잘 도시되어 있는 바와 같이, 제1 코일 도체(17) 및 제2 코일 도체(18)를 적층체(2)의 적층 방향에서 평면으로 보았을 때, 제1 코일 도체(17) 및 제2 코일 도체(18)에는, 서로 교차하는 부분을 제외하고, 서로 겹치는 부분이 없게 된다. 이것은, 제1 코일(11)과 제2 코일(12) 사이에 형성되는 부유 용량을 저감하는 것에 기여하고, 결과적으로, 공통 모드 초크 코일(1)의 고주파 특성을 향상시킬 수 있다.
또한, 도 3으로부터 알 수 있는 바와 같이, 제1 코일 도체(17) 및 제2 코일 도체(18)를 적층체(2)의 적층 방향에서 평면으로 보았을 때, 제1 코일 도체(17)와 제2 코일 도체(18)가 서로 교차하는 개소는 2개소이다. 이와 같이, 교차하는 개소가 2개소 이하로 됨으로써, 제1 코일 도체(17)와 제2 코일 도체(18) 사이에 형성되는 부유 용량이 저감되어, 고주파 특성의 향상에 기여할 수 있다.
바람직하게는, 제1 코일 도체(17)와 제2 코일 도체(18) 사이의 거리는, 6㎛ 이상 또한 26㎛ 이하로 된다. 당해 거리가 6㎛ 미만으로 되면, 제1 코일 도체(17)와 제2 코일 도체(18) 사이에 형성되는 부유 용량이, 고주파 특성을 저하시킬 정도로 커질 우려가 있다. 한편, 당해 거리가 26㎛를 초과하면, 제1 코일(11)과 제2 코일(12)의 결합 계수가 저하될 우려가 있다.
또한, 도 2에 있어서, 비도전체층(3a, 3b, 3c, 3d 및 3e)의 각각은, 단층의 것인 것처럼 도시되었지만, 적어도 몇 개는 복수층으로 구성되어도 된다. 따라서, 예를 들어 상술한 제1 코일 도체(17)와 제2 코일 도체(18) 사이의 거리의 조정은, 비도전체층(3c)의 단층에서의 두께를 변경함으로써 행해져도, 비도전체층(3c)을 구성하는 층의 수를 변경함으로써 행해져도 된다.
또한, 바람직하게는 제1 코일 도체(17) 및 제2 코일 도체(18)의 각각의 선폭은, 10㎛ 이상 또한 24㎛ 이하로 된다. 당해 선폭이 10㎛ 미만이면, 코일 도체(17 및 18)에 있어서의 직류 저항이 커질 우려가 있다. 한편, 당해 선폭이 24㎛를 초과하면, 제1 코일 도체(17)와 제2 코일 도체(18) 사이에 형성되는 부유 용량이, 고주파 특성을 저하시킬 정도로 커질 우려가 있다.
또한, 단자 전극(13 내지 16)은, 제1 주면(5)으로부터 제2 주면(6)에 걸쳐 형성되지만, 단자 전극(13 내지 16)의 각각의 제1 측면(7) 또는 제2 측면(8) 상에서의 폭(도 1에 있어서, 제1 단자 전극(13)에 대한 제1 측면(7) 상에서의 폭이 "W1"로 도시되어 있음)은, 바람직하게는 0.1㎜ 이상 또한 0.25㎜ 이하로 되고, 보다 바람직하게는, 0.15㎜ 이상으로 된다. 당해 폭이 0.1㎜ 미만이면, 공통 모드 초크 코일(1)을 실장 기판에 실장하였을 때의 고착 강도가 부족할 우려가 있다. 한편, 당해 폭이 0.25㎜를 초과하면, 공통 모드 초크 코일(1)의 공통 모드 성분의 투과 특성인 Scc21의 피크 위치가 30㎓ 미만으로 될 우려가 있다.
도 1에 있어서, 단자 전극(13 내지 16)의 각각의 일부가 제1 주면(5)에까지 연장되어 형성되어 있는 상태가 도시되어 있다. 도 1에 도시되지 않지만, 단자 전극(13 내지 16)의 각각의 일부는, 제2 주면(6)에 있어서도, 마찬가지로 연장되어 형성되어 있다. 이와 같은 연장부의 치수 E는, 0.02㎜ 이상 또한 0.2㎜ 이하인 것이 바람직하고, 0.17㎜ 이하인 것이 보다 바람직하다. 치수 E가 0.02㎜ 미만으로 되면, 실장 기판에 실장하였을 때의 공통 모드 초크 코일(1)의 고착 강도가 저하될 우려가 있다. 한편, 치수 E가 0.2㎜를 초과하면, 공통 모드 초크 코일(1)의 공통 모드 성분의 투과 특성인 Scc21의 피크 위치가 30㎓ 미만으로 될 우려가 있다.
다음에, 공통 모드 초크 코일(1)의 바람직한 제조 방법에 대하여 설명한다.
비도전체층(3)이 되어야 할 유리 세라믹 시트를 제조하기 위해, 이하의 공정이 실시된다. K2O, B2O3 및 SiO2, 그리고 필요에 따라서 Al2O3가 소정의 비율로 되도록 칭량되고, 백금제의 도가니에 넣어져, 소성로에서 1500 내지 1600℃의 온도로 승온 됨으로써 용융된다. 이 용융물을 급랭함으로써 유리 재료가 얻어진다.
상술한 유리 재료로서는, 예를 들어 적어도 K, B 및 Si를 함유하고, K를 K2O로 환산하여 0.5 내지 5질량％, B를 B2O3로 환산하여 10 내지 25질량％, Si를 SiO2로 환산하여 70 내지 85질량％, Al을 Al2O3로 환산하여 0 내지 5질량％를 포함하는 유리 재료가 사용된다.
다음에, D50(체적 기준의 누적 백분율 50％ 상당의 입경)이 1 내지 3㎛ 정도가 되도록, 상기 유리 재료가 분쇄됨으로써 유리 분말이 얻어진다.
다음에, D50이 모두 0.5 내지 2.0㎛인 알루미나 분말과 석영(SiO2) 분말이 상기 유리 분말에 첨가되어, PSZ 미디어와 함께, 볼 밀에 넣어지고, 또한 폴리비닐부티랄계 등의 유기 바인더와, 에탄올, 톨루엔 등의 유기 용제와, 가소제가 볼 밀에 넣어져, 혼합됨으로써, 유리 세라믹 슬러리가 얻어진다.
다음에, 상기 슬러리가, 닥터 블레이드법 등에 의해 막 두께가 20 내지 30㎛인 시트상이 되도록 성형 가공되고, 얻어진 시트를 직사각형으로 펀칭함으로써, 복수의 유리 세라믹 시트가 얻어진다.
상술한 유리 세라믹 시트에 포함되는 무기 성분은, 예를 들어 유리 재료를 60 내지 66질량％, 석영을 34 내지 37질량％, 알루미나를 0.5 내지 4질량％ 포함하는 유전체 유리 재료를 포함한다.
한편, 제1 코일(11) 및 제2 코일(12)을 형성하기 위한 Ag를 도전 성분으로 하는 도전성 페이스트가 준비된다.
다음에, 소정의 유리 세라믹 시트에, 예를 들어 레이저광을 조사함으로써, 비아 도체(27 및 28)를 배치하기 위한 관통 구멍이 마련된다. 그 후, 예를 들어 스크린 인쇄에 의해 도전성 페이스트가 소정의 유리 세라믹 시트에 부여되고, 그것에 의해, 상기 관통 구멍에 도전성 페이스트를 충전한 상태의 비아 도체(27 및 28)가 형성됨과 함께, 코일 도체(17 및 18) 그리고 인출 도체(19 내지 22)를 구성하는 접속 단부(23 내지 26) 및 연결부(29 및 30)가 패터닝된 상태에서 형성된다.
다음에, 도 2에 도시한 비도전성체층(3a 내지 3e)의 적층 순서가 얻어지도록, 복수의 유리 세라믹 시트가 적층된다. 이때, 이들 유리 세라믹 시트의 적층의 상하에, 필요에 따라서, 관통 구멍이 마련되지 않고 또한 도전성 페이스트가 부여되지 않는 적당수의 유리 세라믹 시트가 더 적층된다.
다음에, 적층된 복수의 유리 세라믹 시트가, 온도 80℃, 압력 100㎫의 조건에서 온간 등방압 프레스 처리되어, 적층 블록이 얻어진다.
다음에, 적층 블록이 다이서 등으로 절단되어, 개개의 공통 모드 초크 코일(1)에 구비하는 적층체(2)가 될 수 있는 치수의 적층 구조물로 개편화된다.
다음에, 개편화된 적층 구조물이, 소성로에 있어서, 860 내지 900℃의 온도에서 1 내지 2시간, 예를 들어 880℃의 온도에서 1.5시간 소성되어, 적층체(2)가 얻어진다.
소성 후의 적층체(2)는, 바람직하게는 미디어와 함께, 회전 배럴기에 넣어져, 회전됨으로써, 능선 부분 및 코너 부분에 라운딩이나 모따기가 실시된다.
다음에, 적층체(2)에 있어서의 접속 단부(23 내지 26)가 인출된 개소에 Ag 및 유리를 포함하는 도전성 페이스트가 도포되고, 다음에, 도전성 페이스트가 예를 들어 온도 810℃, 1분간의 조건에서 베이킹되고, 그것에 의해, 단자 전극(13 내지 16)을 위한 하지막이 형성된다. 하지막의 두께는 예를 들어 5㎛이다. 다음에, 하지막 상에, 전기 도금에 의해, 예를 들어 Ni막 및 Sn막이 순차적으로 형성된다. 이들 Ni막 및 Sn막의 두께는, 예를 들어 각각, 3㎛ 및 3㎛이다.
이상과 같이 하여, 도 1에 도시한 공통 모드 초크 코일(1)이 완성된다.
전술한 바와 같이, 제1 코일(11)의 경로 길이를 L1로 하고, 제2 코일(12)의 경로 길이를 L2로 하였을 때, L1 및 L2의 합계가 3.5㎜ 이하라고 하는 특징을 구비함으로써, 공통 모드 초크 코일(1)은, 높은 주파수대에 있어서, 공통 모드의 노이즈 성분을 억제할 수 있다. 이것을 확인하기 위해 실시한 실험예에 대하여 이하에 설명한다.
[실험예]
표 1에 나타내는 바와 같이, 「제1 코일/SG1」, 「제2 코일/SG2」, 「제1 코일 경로 길이/L1」 및 「제2 코일 경로 길이/L2」를 변화시킨 시료1 내지 11에 관한 공통 모드 초크 코일을 준비하였다. 또한, 각 시료에 관한 공통 모드 초크 코일에 구비하는 적층체의 치수는, 길이 방향 치수 L을 0.65㎜, 폭 방향 치수 W를 0.50㎜, 높이 방향 치수 H를 0.30㎜로 하였다. 또한, 각 시료에 관한 공통 모드 초크 코일에 있어서, 제1 코일 도체 및 제2 코일 도체의 각각의 선폭을 0.018㎜로 하였다.
도 2를 참조하여 설명하면, 표 1에 있어서, 「제1 코일/SG1」은, 제1 코일(11)에 있어서의 제1 코일 도체(17)로부터 적층체(2)의 측면(7 및 8) 그리고 단부면(10)의 각각까지의 거리이고, 「제2 코일/SG2」는, 제2 코일(12)에 있어서의 제2 코일 도체(18)로부터 측면(7 및 8) 그리고 단부면(9 및 10)의 각각까지의 거리이다. 표 1에 나타내는 시료1 내지 4, 6, 7, 9 내지 11에서는, SG1과 SG2를 서로 다르게 하고 있지만, 이들 시료1 내지 4, 6, 7, 9 내지 11 중, SG1과 SG2의 차가 가장 작은 시료4, 6, 7, 9라도, SG1과 SG2의 차가 0.020㎜이다. 한편, 전술한 바와 같이, 제1 코일 도체(17) 및 제2 코일 도체(18)의 각각의 선폭은 0.018㎜이다. 따라서, SG1과 SG2를 서로 다르게 한 시료1 내지 4, 6, 7, 9 내지 11에서는, 도 3에 도시한 바와 같이, 제1 코일 도체(17)와 제2 코일 도체(18) 사이에서, 서로 교차하는 부분을 제외하고, 서로 겹치는 부분이 없는 것으로 된다.
시료1 내지 11에 관한 공통 모드 초크 코일에 대하여, 공통 모드 성분의 투과 특성(Scc21 투과 특성) 및 디퍼렌셜 모드 성분의 투과 특성(Sdd21 투과 특성)을 구하였다.
도 5 및 도 6에는, 대표적으로, 시료2에 관한 공통 모드 초크 코일에 대하여 구한 Scc21 투과 특성 및 Sdd21 투과 특성이 각각 도시되어 있다.
도 5 및 도 6에 도시한 특성도로부터, 시료2에 대하여, Scc21 투과 특성에 대한 피크 위치 및 피크 위치에서의 투과율(최솟값), 그리고 Sdd21 투과 특성에 대한 20㎓, 30㎓ 및 40㎓의 각각에서의 투과율을 구하였다. 또한, 마찬가지의 요령에 의해, 시료1 및 3 내지 11에 대해서도, Scc21 투과 특성에 대한 피크 위치 및 피크 위치에서의 투과율(최솟값), 그리고 Sdd21 투과 특성에 대한 20㎓, 30㎓ 및 40㎓의 각각에서의 투과율을 구하였다. 이들 결과가 표 1에 기재되어 있다.
또한, 표 1에는, 「제1 코일 경로 길이/L1」 및 「제2 코일 경로 길이/L2」에 기초하여 산출한 「코일 경로 길이의 합계/L1+L2」 및 「코일 경로 길이차의 절댓값/|L1-L2|」이 기재되어 있다.
도 7에는, 표 1에 나타낸 시료1 내지 11에 대한 「코일 경로 길이의 합계」와 「Scc21 투과 특성」의 「피크 위치」의 관계가 도시되어 있다. 또한, 도 8에는, 표 1에 나타낸 시료1 내지 11에 대한 「코일 경로 길이차의 절댓값」과 「Sdd21 투과 특성」에 있어서의 「20㎓에서의 투과율」의 관계가 도시되고, 도 9에는, 표 1에 나타낸 시료1 내지 11에 관한 「코일 경로 길이차의 절댓값」과 「Sdd21 투과 특성」에 있어서의 「30㎓에서의 투과율」의 관계가 도시되고, 도 10에는, 표 1에 나타낸 시료1 내지 11에 대한 「코일 경로 길이차의 절댓값」과 「Sdd21 투과 특성」에 있어서의 「40㎓에서의 투과율」의 관계가 도시되어 있다.
표 1 및 도 7을 참조하여, 코일 경로 길이의 합계 L1+L2가 3.5㎜ 이하인 시료1 내지 6 및 9 내지 11에 의하면, Scc21 투과 특성에 있어서, 투과 특성이 최소가 되는 주파수(피크 위치)를 24.5㎓ 이상으로 할 수 있다. 이에 반해, L1+L2가 3.5㎜를 초과하는 시료7 및 8에서는, Scc21 투과 특성의 피크 위치가 24.5㎓를 하회하여, 21.5㎓ 이하로 되어 있다.
특히, 코일 경로 길이의 합계 L1+L2가 3.3㎜ 이하인 시료1 내지 6 및 11에서는, Scc21 투과 특성의 피크 위치를 29.0㎓로 보다 고주파측으로 가져갈 수 있다.
다음에, 제1 코일(11)의 경로 길이 L1과 제2 코일(12)의 경로 길이 L2의 차의 절댓값 |L1-L2|에 주목하면, 이것이 0.4㎜ 이하인 시료1 내지 6 및 9 내지 11에 의하면, Sdd21 투과 특성에 있어서, 30㎓에서의 투과 특성을 -3dB 이상으로 할 수 있다. 이에 반해, L1과 L2의 차의 절댓값이 0.4㎜를 초과하는 시료7 및 8에서는, Sdd21 투과 특성에 있어서, 30㎓에서의 투과 특성을 -3dB 이상으로 할 수 없다.
특히, L1과 L2의 차의 절댓값이 0.2㎜ 이하인 시료1 내지 4, 10 및 11에서는, 40㎓에서의 Sdd21 투과 특성을 -2.6dB 이상으로 할 수 있다.
다음에, 제1 코일(11)의 경로 길이 L1 및 제2 코일(12)의 경로 길이 L2의 각각에 주목하면, L1 및 L2의 각각이 양자 모두 2.0㎜ 이하인 시료1 내지 6 및 9 내지 11에 의하면, 전술한 코일 경로 길이의 합계 L1+L2가 3.5㎜ 이하인 경우와 마찬가지로, Scc21 투과 특성에 있어서, 투과 특성이 최소가 되는 주파수(피크 위치)를 24.5㎓ 이상으로 할 수 있다. 이에 반해, L1 및 L2 중 적어도 한쪽이 2.0㎜를 초과하는 시료7 및 8에서는, 전술한 L1+L2가 3.5㎜를 초과하는 경우와 마찬가지로, Scc21 투과 특성의 피크 위치가 24.5㎓를 하회하여, 21.5㎓ 이하로 되어 있다.
이상, 본 발명을 도시한 실시 형태에 관련하여 설명하였지만, 본 발명의 범위 내에 있어서, 그 밖에 다양한 변형예가 가능하다.
예를 들어, 제1 코일 및 제2 코일 중 적어도 한쪽에 구비하는 1개의 코일 도체가 2개의 부분으로 분할되고, 분할된 제1 부분 및 제2 부분이, 각각, 비도전체 층간의 서로 다른 제1 계면 및 제2 계면을 따라서 배치되고, 제1 부분과 제2 부분이 비아 도체로 접속되어 있어도 된다. 이 경우, 코일의 경로 길이의 일부인 코일 도체의 경로 길이는, 코일 도체의 제1 부분, 비아 도체 및 코일 도체의 제2 부분을 합한 상태에서의 경로 길이로 하면 된다.
1: 공통 모드 초크 코일
2: 적층체
3, 3a, 3b, 3c, 3d, 3e: 비도전체층
5, 6: 주면
7, 8: 측면
9, 10: 단부면
11: 제1 코일
12: 제2 코일
13 내지 16: 단자 전극
17, 18: 코일 도체
19 내지 22: 인출 도체
23 내지 26: 접속 단부
27, 28: 비아 도체
29, 30: 연결부
2: 적층체
3, 3a, 3b, 3c, 3d, 3e: 비도전체층
5, 6: 주면
7, 8: 측면
9, 10: 단부면
11: 제1 코일
12: 제2 코일
13 내지 16: 단자 전극
17, 18: 코일 도체
19 내지 22: 인출 도체
23 내지 26: 접속 단부
27, 28: 비아 도체
29, 30: 연결부
Claims (6)
- 비도전체를 포함하며 또한 적층된 복수의 비도전체층을 갖는 적층체와,
상기 적층체에 내장된 제1 코일 및 제2 코일과,
상기 적층체의 외표면에 마련되며, 상기 제1 코일의 서로 다른 제1 단부 및 제2 단부에 각각 전기적으로 접속된 제1 단자 전극 및 제2 단자 전극과,
상기 적층체의 외표면에 마련되며, 상기 제2 코일의 서로 다른 제3 단부 및 제4 단부에 각각 전기적으로 접속된 제3 단자 전극 및 제4 단자 전극을 구비하고,
상기 제1 코일의 경로 길이를 L1로 하고, 상기 제2 코일의 경로 길이를 L2로 하였을 때, 상기 L1 및 상기 L2의 합계는 2.5mm 이상, 3.5㎜ 이하인 공통 모드 초크 코일. - 제1항에 있어서,
상기 L1 및 상기 L2의 합계는 2.5mm 이상, 3.3㎜ 이하인 공통 모드 초크 코일. - 제1항 또는 제2항에 있어서,
상기 L1과 상기 L2의 차의 절댓값은 0.0mm 이상, 0.4㎜ 이하인 공통 모드 초크 코일. - 제1항 또는 제2항에 있어서,
상기 L1 및 상기 L2의 각각은 1.0mm 이상, 2.0㎜ 이하인 공통 모드 초크 코일. - 제1항 또는 제2항에 있어서,
상기 적층체는, 상기 비도전체층이 연장되는 방향으로 연장되며 또한 서로 대향하는 제1 주면 및 제2 주면과, 상기 제1 주면 및 상기 제2 주면간을 연결하고 또한 서로 대향하는 제1 측면 및 제2 측면과, 상기 제1 주면 및 상기 제2 주면간 그리고 상기 제1 측면 및 상기 제2 측면간을 각각 연결하고 또한 서로 대향하는 제1 단부면 및 제2 단부면을 갖는 직육면체 형상이며,
상기 적층체에 있어서의 상기 제1 단부면과 상기 제2 단부면이 대향하는 길이 방향의 치수가 0.55㎜ 이상 또한 0.75㎜ 이하이고,
상기 적층체에 있어서의 상기 제1 측면과 상기 제2 측면이 대향하는 폭 방향의 치수가 0.40㎜ 이상 또한 0.60㎜ 이하이고,
상기 적층체에 있어서의 상기 제1 주면과 상기 제2 주면이 대향하는 높이 방향의 치수가 0.20㎜ 이상 또한 0.40㎜ 이하인 공통 모드 초크 코일. - 제5항에 있어서,
상기 제1 단자 전극 및 상기 제3 단자 전극은, 상기 제1 측면에 마련되고, 상기 제2 단자 전극 및 상기 제4 단자 전극은, 상기 제2 측면에 마련되는 공통 모드 초크 코일.
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