KR102442444B1 - N-형 포토다이오드 및 p-형 포토다이오드를 가진 이미지 센서 - Google Patents

N-형 포토다이오드 및 p-형 포토다이오드를 가진 이미지 센서 Download PDF

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Abstract

제1 내지 제4 단위 픽셀들을 갖는 이미지 센서가 설명된다. 상기 제1 내지 제4 단위 픽셀들은, 각각 제1 내지 제4 포토다이오드들, 제1 내지 제4 전달 게이트들, 및 제1 내지 제4 플로팅 디퓨전들을 포함할 수 있다. 상기 제1 및 제3 포토다이오드들은 N-형 포토다이오드들이고, 및 상기 제2 및 제4 포토다이오드들은 P-형 포토다이오드들일 수 있다.

Description

N-형 포토다이오드 및 P-형 포토다이오드를 가진 이미지 센서{Image Sensor Having an N-type Photodiode and a P-type Photodiode}
본 발명은 이미지 센서에 관한 것으로서, 특히 전자 및 정공을 모두 이용할 수 있도록 N-형 포토다이오드 및 P-형 포토다이오드를 가진 이미지 센서에 관한 것이다.
최근 정보 통신 산업 발달과 전자 기기의 디지털 화에 따라 디지털 카메라, 캠코더, 휴대폰, PCS(personal communication system), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서들이 사용 되고 있다. 일반적으로 이미지 센서는 포토다이오드를 포함하는 픽셀 영역과 주변 회로 영역을 갖는다. 단위 픽셀은 포토다이오드와 전송 트랜지스터를 포함한다. 전송 트랜지스터는 포토다이오드와 플로팅 확산 영역 사이에 배치되어 포토다이오드에서 생성된 전하를 플로팅 확산 영역에 전달한다.
본 발명이 해결하고자 하는 과제는 전자를 이용하는 N-형 포토다이오드 및 정공을 이용하는 P-형 포토다이오드를 가진 이미지 센서를 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의한 이미지 센서는 제1 포토다이오드, 제1 전달 게이트, 및 제1 플로팅 디퓨전을 갖는 제1 단위 픽셀, 제2 포토다이오드, 제2 전달 게이트, 및 제2 플로팅 디퓨전을 갖는 제2 단위 픽셀, 제3 포토다이오드, 제3 전달 게이트, 및 제3 플로팅 디퓨전을 갖는 제3 단위 픽셀, 및 제4 포토다이오드, 제4 전달 게이트, 및 제4 플로팅 디퓨전을 갖는 제4 단위 픽셀을 갖는 픽셀 블록을 포함할 수 있다. 상기 제1 및 제3 포토다이오드는 N-형 포토다이오드이고, 및 상기 제2 및 제4 포토다이오드는 P-형 포토다이오드일 수 있다.
상기 제1 내지 제4 단위 픽셀들은 제1 내지 제4 사분면들 상에 각각 배치되어 매트릭스 형태로 배열될 수 있다. 상기 제1 단위 픽셀과 상기 제3 단위 픽셀이 제1 대각선 방향으로 마주보고, 및 상기 제2 단위 픽셀과 상기 제4 단위 픽셀이 상기 제1 대각선 방향과 수직하는 제2 대각선 방향으로 마주볼 수 있다.
상기 제1 내지 제4 전달 게이트들 및 상기 제1 내지 제4 플로팅 디퓨전들은 상기 픽셀 블록의 중앙을 향하도록 배치될 수 있다.
상기 제1 전달 게이트 및 상기 제3 전달 게이트는 N-형 전도체들이고, 및 상기 제2 전달 게이트 및 상기 제4 전달 게이트는 P-형 전도체들일 수 있다.
상기 제1 플로팅 디퓨전 및 제3 플로팅 디퓨전은 N-형 도핑 영역들이고, 및 상기 제2 플로팅 디퓨전 및 제4 플로팅 디퓨전은 P-형 도핑 영역들일 수 있다.
상기 제1 포토다이오드는 제1 벌크 도핑 영역 및 제1 표면 도핑 영역을 포함할 수 있다. 상기 제2 포토다이오드는 제2 벌크 도핑 영역 및 제2 표면 도핑 영역을 포함할 수 있다. 상기 제3 포토다이오드는 제3 벌크 도핑 영역 및 제3 표면 도핑 영역을 포함할 수 있다. 상기 제4 포토다이오드는 제4 벌크 도핑 영역 및 제4 표면 도핑 영역을 포함할 수 있다. 상기 제1 벌크 도핑 영역 및 상기 제3 벌크 도핑 영역은 N-형 도핑 영역들일 수 있다. 상기 제2 벌크 도핑 영역 및 상기 제4 벌크 도핑 영역은 P-형 도핑 영역들일 수 있다.
상기 제1 표면 도핑 영역 및 상기 제3 표면 도핑 영역은 P-형 도핑 영역들이고, 및 상기 제2 표면 도핑 영역 및 상기 제4 표면 도핑 영역은 N-형 도핑 영역들일 수 있다.
상기 제1 플로팅 디퓨전과 상기 제3 플로팅 디퓨전은 전기적으로 연결되고, 및 상기 제2 플로팅 디퓨전과 상기 제4 플로팅 디퓨전이 전기적으로 연결될 수 있다.
상기 픽셀 블록은 상기 제1 플로팅 디퓨전 및 상기 제3 플로팅 디퓨전과 전기적으로 연결된 N-형 구동 트랜지스터, N-형 선택 트랜지스터, 및 N-형 리셋 트랜지스터, 및 상기 제2 플로팅 디퓨전 및 상기 제4 플로팅 디퓨전과 전기적으로 연결된 P-형 구동 트랜지스터, P-형 선택 트랜지스터, 및 P-형 리셋 트랜지스터를 더 포함할 수 있다.
상기 픽셀 블록은 상기 N-형 구동 트랜지스터 및 상기 N-형 선택 트랜지스터가 형성된 P-형 구동 활성 영역, 상기 N-형 리셋 트랜지스터가 형성된 P-형 리셋 활성 영역, 상기 P-형 구동 트랜지스터 및 상기 P-형 선택 트랜지스터가 형성된 N-형 구동 활성 영역, 및 상기 P-형 리셋 트랜지스터가 형성된 N-형 리셋 활성 영역을 더 포함할 수 있다.
본 발명의 일 실시예에 의한 이미지 센서는 P-형 기판, 상기 P-형 기판 내에 형성된 N-웰 영역, 상기 P-형 기판 내에 형성된 제1 N-형 벌크 도핑 영역 및 상기 제1 N-형 벌크 도핑 영역 상의 제1 P-형 표면 도핑 영역을 포함하는 제1 N-형 포토다이오드, 상기 N-웰 영역 내에 형성된 제1 P-형 벌크 도핑 영역 및 상기 제1 P-형 벌크 도핑 영역 상의 제1 N-형 표면 도핑 영역을 포함하는 제1 P-형 포토다이오드, 상기 제1 N-형 포토다이오드와 전기적으로 연결된 제1 N-형 전달 게이트 및 제1 N-형 플로팅 디퓨전, 및 상기 N-웰 영역 내에 형성되고 상기 제1 P-형 포토다이오드와 전기적으로 연결된 제1 P-형 전달 게이트 및 제1 P-형 플로팅 디퓨전을 포함할 수 있다.
상기 제1 N-형 플로팅 디퓨전과 상기 제1 P-형 플로팅 디퓨전이 상기 제1 N-형 전달 게이트 및 상기 제1 P-형 전달 게이트보다 상대적으로 가깝게 배치될 수 있다.
상기 이미지 센서는 상기 P-형 기판 내에 형성된 제2 N-형 벌크 도핑 영역 및 상기 제2 N-형 벌크 도핑 영역 상의 제2 P-형 표면 도핑 영역을 포함하는 제2 N-형 포토다이오드, 상기 N-웰 영역 내에 형성된 제2 P-형 벌크 도핑 영역 및 상기 제2 P-형 벌크 도핑 영역 상의 제2 N-형 표면 도핑 영역을 포함하는 제2 P-형 포토다이오드, 상기 제2 N-형 포토다이오드와 전기적으로 연결된 제2 N-형 전달 게이트 및 제2 N-형 플로팅 디퓨전, 및 상기 N-웰 영역 내에 형성되고 상기 제2 P-형 포토다이오드와 전기적으로 연결된 제2 P-형 전달 게이트 및 제2 P-형 플로팅 디퓨전을 더 포함할 수 있다.
상기 이미지 센서는 N-형 활성 영역, 상기 N-형 활성 영역 상의 P-형 구동 트랜지스터, P-형 선택 트랜지스터, 및 P-형 리셋 트랜지스터를 더 포함할 수 있다.
상기 N-형 활성 영역은 N-형 도핑 영역일 수 있고, 상기 P-형 구동 트랜지스터, P-형 선택 트랜지스터, 및 P-형 리셋 트랜지스터는 P-형 게이트 전극들을 가질 수 있다.
상기 이미지 센서는 P-형 활성 영역, 상기 P-형 활성 영역 상의 N-형 구동 트랜지스터, N-형 선택 트랜지스터, 및 N-형 리셋 트랜지스터를 더 포함할 수 있다.
상기 P-형 활성 영역은 P-형 도핑 영역일 수 있고, 상기 N-형 구동 트랜지스터, N-형 선택 트랜지스터, 및 N-형 리셋 트랜지스터는 N-형 게이트 전극들을 가질 수 있다.
상기 P-형 활성 영역, 상기 N-형 구동 트랜지스터, 상기 N-형 선택 트랜지스터, 및 상기 N-형 리셋 트랜지스터는 상기 제1 N-형 디퓨전 영역과 전기적으로 연결될 수 있다. 상기 N-형 활성 영역, 상기 P-형 구동 트랜지스터, 상기 P-형 선택 트랜지스터, 및 상기 P-형 리셋 트랜지스터는 상기 제1 P-형 디퓨전 영역과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 의한 이미지 센서는 N-형 픽셀 회로 및 P-형 픽셀 회로를 갖는 픽셀 블록을 포함할 수 있다. 상기 N-형 픽셀 회로는 제1 및 제2 N-형 포토다이오드들, 제1 및 제2 N-형 전달 트랜지스터들, 제1 및 제2 N-형 플로팅 디퓨전들, 및 N-형 트랜지스터 그룹을 포함할 수 있다. 상기 P-형 픽셀 회로는 제1 및 제2 P-형 포토다이오드들, 제1 및 제2 P-형 전달 트랜지스터들, 제1 및 제2 P-형 플로팅 디퓨전들, 및 P-형 트랜지스터 그룹들을 포함할 수 있다. 상기 N-형 트랜지스터 그룹은 N-형 리셋 트랜지스터, N-형 구동 트랜지스터, 및 N-형 선택 트랜지스터를 포함할 수 있다. 상기 P-형 트랜지스터 그룹은 P-형 리셋 트랜지스터, P-형 구동 트랜지스터, 및 P-형 선택 트랜지스터를 포함할 수 있다.
상기 제1 및 제2 N-형 플로팅 디퓨전들은 상기 N-형 트랜지스터 그룹의 트랜지스터들과 전기적으로 연결될 수 있다. 상기 제1 및 제2 P-형 플로팅 디퓨전들은 상기 P-형 트랜지스터 그룹의 트랜지스터들과 전기적으로 연결될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 인접한 포토다이오드들이 각각 N-형 도핑 영역 및 P-형 도핑 영역이므로, 광학적 캐리어들의 광학적 및 전기적 상호 영향이 감소할 수 있다. 구체적으로, N-형 도핑 영역 (N-형 포토다이오드) 에서 발생한 캐리어들과 P-형 도핑 영역 (P-형 포토다이오드)에서 발생한 캐리어들은 N-형 도핑 영역(즉, N-형 포토다이오드)과 P-형 도핑 영역(즉, P-형 포토다이오드) 사이의 전위 장벽 (예를 들어, 공핍 영역) 때문에 서로 이동할 수 없다. 따라서, 단위 픽셀들 간의 블루밍 현상 및 크로스-토크 현상이 억제될 수 있고, 및 광학적 감도와 양자 효율(quantum efficiency)이 증가할 수 있다.
본 발명의 실시예들에 따르면, 단위 픽셀들 간의 광학적 및 전기적 절연을 위한 이온 임플란트 공정 또는 깊은 트렌치 아이솔레이션 형성 공정 등이 생략될 수 있다. 따라서, 이미지 센서의 단위 픽셀들은 암 전류 (dark current), 열 픽셀 현상(hot pixel effect), 암 그림자 현장, 등이 감소할 수 있다. 또한, 이미지 센서의 단위 픽셀의 면적이 작아질 수 있고, 및 해상도가 증가할 수 있다.
기타 언급되지 않은 본 발명의 다양한 실시예들에 의한 효과들은 본문 내에서 언급될 것이다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서를 개략적으로 도시한 블럭도이다.
도 2는 본 발명의 일 실시 예에 의한 이미지 센서의 픽셀 블록의 개략적인 등가 회로도이다.
도 3은 본 발명의 일 실시예에 의한 이미지 센서의 픽셀 블록을 개념적으로 도시한 상면도이다.
도 4a 내지 4d는 각각, 도 3의 I-I', II-II', III-III', 및 IV-IV'를 따라 취해진 종단면도들이다.
도 5a는 본 발명의 일 실시예에 의한 상기 이미지 센서의 상기 픽셀 블록을 개념적으로 상면도이다.
도 5b는 본 발명의 일 실시예에 의한 상기 픽셀 블록의 부분 확대된 상면도이다.
도 5c는 도 5b의 V-V' 및 VI-VI'을 따라 취해진 픽셀 블록의 일부들의 종단면도들이다.
도 6a 및 6b는 본 발명의 실시예들에 의한 이미지 센서의 픽셀 블록들을 개념적으로 도시한 상면도들이다.
도 7a는 본 발명의 일 실시예에 의한 상기 이미지 센서의 상기 픽셀 블록을 개념적으로 상면도이다.
도 7b는 본 발명의 일 실시예에 의한 상기 트랜지스터 영역의 확대된 상면도이다.
도 7c는 도 7b의 VII-VII' 및 VIII-VIII'을 따라 취해진 상기 트랜지스터 영역의 일부들의 종단면도들이다.
도 8은 본 발명의 일 실시예에 따른 이미지 센서를 가진 전자 장치를 개략적으로 도시한 다이아그램이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서(800)를 개략적으로 도시한 블럭도이다.
도 1을 참조하면, 본 발명의 일 실시예 의한 이미지 센서(800)는 어레이(pixel array, 810), 상관 이중 샘플러(correlated double sampler, CDS, 820), 아날로그-디지털 컨버터(analog-digital converter, ADC, 830), 버퍼(Buffer, 840), 로우 드라이버(row driver, 850), 타이밍 제네레이터(timing generator, 860), 제어 레지스터(control register, 870), 및 램프 신호 제네레이터(ramp signal generator, 880)를 포함할 수 있다.
픽셀 어레이(810)는 매트릭스 구조로 배열된 다수의 픽셀 블록들(815)을 포함할 수 있다. 상기 픽셀 블록들(815)은 각각 광학적 이미지 정보를 전기적 이미지 신호로 변환하여 컬럼 라인들(column lines)을 통하여 상기 상관 이중 샘플러(820)로 전송할 수 있다. 상기 픽셀 블록들(815)은 상기 로우 라인들(row lines) 중 하나 및 상기 컬럼 라인들(column lines) 중 하나와 각각 연결될 수 있다.
상기 상관 이중 샘플러(820)는 상기 픽셀 어레이(810) 내의 상기 픽셀 블록(815)들로부터 수신된 전기적 이미지 신호를 샘플링할 수 있다. 예를 들어, 상기 상관 이중 샘플러(820)는 상기 타이밍 제너레이터(860)로부터 제공된 클럭 신호에 따라 기준 전압 레벨과 수신된 전기적 이미지 신호의 전압 레벨을 샘플링하여 그 차이에 해당하는 아날로그 신호를 상기 아날로그-디지털 컨버터(830)로 전송할 수 있다.
상기 아날로그-디지털 컨버터(830)는 수신된 상기 아날로그 신호를 디지털 신호로 변환하여 상기 버퍼(840)로 전송할 수 있다.
상기 버퍼(840)는 수신된 상기 디지털 신호를 래치(latch)하고 및 순차적으로 외부의 영상 신호 처리부(image signal processor)로 출력할 수 있다. 상기 버퍼(840)는 상기 디지털 신호를 래치하기 위한 메모리 및 디지털 신호를 증폭하기 위한 감지 증폭기를 포함할 수 있다.
상기 로우 드라이버(850)는 상기 타이밍 제너레이터(860)의 신호에 따라 상기 픽셀 어레이(810)의 상기 픽셀 블록(815)들을 구동할 수 있다. 예를 들어, 로우 드라이버(850)는 상기 로우 라인들(row lines) 중 하나를 선택하기 위한 선택 신호들 및/또는 구동하기 위한 구동 신호들을 생성할 수 있다.
상기 타이밍 제너레이터(860)는 상기 상관 이중 샘플러(820), 상기 아날로그-디지털 컨버터(830), 상기 로우 드라이버(850), 및 상기 램프 신호 제너레이터(880)를 제어하기 위한 타이밍 신호를 생성할 수 있다.
상기 컨트롤 레지스터(870)는 상기 버퍼(840), 상기 타이밍 제너레이터(860), 및 상기 램프 신호 제너레이터(880)를 컨트롤하기 위한 컨트롤 신호(들)을 생성할 수 있다.
상기 램프 신호 제너레이터(880)는 상기 타이밍 제너레이터(860)의 컨트롤에 따라 상기 아날로그-디지털 컨버터(830)로부터 상기 버퍼(840)로 출력되는 이미지 신호를 제어하기 위한 램프 신호를 생성할 수 있다.
도 2는 본 발명의 일 실시 예에 의한 이미지 센서(800)의 픽셀 블록(815)의 개략적인 등가 회로도이다.
도 2를 참조하면, 본 발명의 일 실시예에 의한 상기 이미지 센서(800)의 상기 픽셀 블록(815)은 N-형 픽셀 회로(Cn) 및 P-형 픽셀 회로(Cp)를 가질 수 있다.
상기 N-형 픽셀 회로(Cn)는 제1 및 제2 N-형 포토다이오드들(nPD1, nPD2), 제1 및 제2 N-형 전달 트랜지스터들(nTX1, nTX2), 제1 및 제2 N-형 플로팅 디퓨전들(nFD1, nFD2), N-형 리셋 트랜지스터(nRX), N-형 구동 트랜지스터(nDX), 및 N-형 선택 트랜지스터(nSX)를 포함할 수 있다. 상기 P-형 픽셀 회로(Cp)는 제1 및 제2 P-형 포토다이오드들(pPD1, pPD2), 제1 및 제2 P-형 전달 트랜지스터들(pTX1, pTX2), 제1 및 제2 P-형 플로팅 디퓨전들(pFD1, pFD2), P-형 리셋 트랜지스터(pRX), P-형 구동 트랜지스터(pDX), 및 P-형 선택 트랜지스터(pSX)를 포함할 수 있다.
상기 제1 및 제2 N-형 포토다이오드들(nPD1, nPD2) 및 상기 제1 및 제2 P-형 포토다이오드들(pPD1, pPD2)은 빛을 받아 각각, 전자-정공 쌍 같은 광학적 캐리어들을 생성할 수 있다. 상기 제1 및 제2 N-형 포토다이오드들(nPD1, nPD2)에 의해 생성된 광학적 캐리어들(특히 전자들)은 상기 제1 및 제2 N-형 전달 트랜지스터들(nTX1, nTX2)을 통하여 상기 제1 및 제2 N-형 플로팅 디퓨전 영역들(nFD1, nFD2)로 각각 전달될 수 있다. 상기 제1 및 제2 N-형 플로팅 디퓨전 영역들(nFD1, nFD2)은 전기적으로 연결될 수 있다. 상기 제1 및 제2 N-형 플로팅 디퓨전 영역들(nFD1, nFD2) 내의 광학적 캐리어들은 상기 N-형 구동 트랜지스터(nDX)의 게이트 전극에 인가될 수 있다. N-형 구동 트랜지스터(nDX)가 턴-온되면, 상기 광학적 캐리어들의 양에 따라 제1 N-형 전압(nV1)으로부터 전압 또는 전류가 N-형 선택 트랜지스터(nSX)로 제공될 수 있다. N-형 선택 트랜지스터(nSX)가 턴-온되면 제공된 전압 또는 전류가 N-형 출력 포트(nVout)로 출력될 수 있다. 전압 또는 전류가 출력된 후, N-형 리셋 트랜지스터(nRX)가 턴-온되어 상기 제1 및 제2 N-형 플로팅 디퓨전 영역들(nFD1, nFD2)이 제1 N-형 전압(nV1)으로 리셋될 수 있다. 상기 제1 및 제2 N-형 포토다이오드들(nPD1, nPD2)의 N-형 전극은 제2 N-형 전압(nV2)과 전기적으로 연결될 수 있다. 예를 들어, 제1 N-형 전압(nV1)은 전원 전압(Vdd)일 수 있고, 및 제2 N-형 전압(nV2)은 접지 전압(GND)일 수 있다.
상기 제1 및 제2 P-형 포토다이오드들(pPD1, pPD2)에 의해 생성된 광학적 캐리어들(특히 정공들)은 상기 제1 및 제2 P-형 전달 트랜지스터들(pTX1, pTX2)을 통하여 상기 제1 및 제2 P-형 플로팅 디퓨전 영역들(pFD1, pFD2)로 각각 전달될 수 있다. 상기 제1 및 제2 P-형 플로팅 디퓨전 영역들(pFD1, pFD2)은 전기적으로 연결될 수 있다. 상기 제1 및 제2 P-형 플로팅 디퓨전 영역들(pFD1, pFD2) 내의 광학적 캐리어들은 상기 P-형 구동 트랜지스터(pDX)의 게이트 전극에 인가될 수 있다. P-형 구동 트랜지스터(pDX)가 턴-온되면, 상기 광학적 캐리어들의 양에 따라 제1 P-형 전압(pV1)으로부터 전압 또는 전류가 P-형 선택 트랜지스터(pSX)로 제공될 수 있다. P-형 선택 트랜지스터(pSX)가 턴-온되면 제공된 전압 또는 전류가 P-형 출력 포트(pVout)로 출력될 수 있다. 전압 또는 전류가 출력된 후, P-형 리셋 트랜지스터(pRX)가 턴-온되어 상기 제1 및 제2 P-형 플로팅 디퓨전 영역들(pFD1, pFD2)이 제1 P-형 전압(pV1)으로 리셋될 수 있다. 상기 제1 및 제2 P-형 포토다이오드들(pPD1, pPD2)의 P-형 전극은 제2 P-형 전압(pV2)과 전기적으로 연결될 수 있다. 예를 들어, 제1 P-형 전압(pV1)은 접지 전압(GND)일 수 있고, 및 제2 P-형 전압(pV2)은 전원 전압(Vdd)일 수 있다. 본 발명의 다른 실시예에서, 제1 P-형 전압(pV1)이 전원 전압(Vdd)일 수 있고, 및 제2 P-형 전압(pV2)이 접지 전압(GND)일 수도 있다.
도 3은 본 발명의 일 실시예에 의한 이미지 센서(800)의 픽셀 블록(815)을 개념적으로 도시한 상면도이다.
도 3을 참조하면, 본 발명의 일 실시예에 의한 이미지 센서(800)의 픽셀 블록(815)은 매트릭스 형태로 배열된 4 개의 단위 픽셀들(P1-P4)을 포함할 수 있다. 즉, 상기 픽셀 블록(815)은 제1 사분면 (Q1) 내지 제4 사분면 (Q4)에 해당하는 제1 단위 픽셀(P1) 내지 제4 단위 픽셀(P4)을 포함할 수 있다.
상기 제1 사분면(Q1) 상의 상기 제1 단위 픽셀(P1)은 제1 포토다이오드(PD1), 제1 전달 게이트(TG1), 및 제1 플로팅 디퓨전(FD1)을 포함할 수 있다. 상기 제2 사분면(Q2) 상의 상기 제2 단위 픽셀(P2)은 제2 포토다이오드(PD2), 제2 전달 게이트(TG2), 및 제2 플로팅 디퓨전(FD2)을 포함할 수 있다. 상기 제3 사분면(Q3) 상의 상기 제3 단위 픽셀(P3)은 제3 포토다이오드(PD3), 제3 전달 게이트(TG3), 및 제3 플로팅 디퓨전(FD3)을 포함할 수 있다. 상기 제4 사분면(Q4) 상의 상기 제4 단위 픽셀(P4)은 제4 포토다이오드(PD4), 제4 전달 게이트(TG4), 및 제4 플로팅 디퓨전(FD4)을 포함할 수 있다.
상기 제1 내지 제4 전달 게이트들(TG1-TG4) 및 상기 제1 내지 제4 플로팅 디퓨전들(FD1-FD2)은 상기 픽셀 블록(815)의 중앙을 향하도록 배치될 수 있다. 즉, 상기 제1 내지 제4 단위 픽셀들(P1-P4)은 좌우 대칭 및 상하 대칭 형태로 배열될 수 있다. 상기 제1 내지 제4 전달 게이트들(TG1-TG3)은 각각, 도 2의 제1 및 제2 N-형 전달 트랜지스터들(nTX1, nTX2) 및 상기 제2 및 제4 전달 게이트들(TG2, TG4)의 게이트 전극들 중 하나에 해당할 수 있다. 예를 들어, 상기 제1 내지 제4 플로팅 디퓨전들(FD1-FD4)이 제1 내지 제4 전달 게이트들(TG1-TG4) 및 제1 내지 제4 포토다이오드들(PD1-PD4) 보다 상대적으로 가깝게 배치될 수 있다.
상기 제1 내지 제4 포토다이오드들(PD1-PD4)은 대각선 방향들을 따라 동일한 타입의 포토다이오드를 가질 수 있다. 구체적으로, 대각선 방향을 따라 배열된 상기 제1 포토다이오드(PD1) 및 상기 제3 포토다이오드(PD3)가 제1 타입의 포토다이오드를 가질 수 있고, 및 대각선 방향을 따라 서로 마주 보도록 배열된 상기 제2 포토다이오드(PD2) 및 제4 포토다이오드(PD4)가 상기 제1 타입과 다른 제2 타입의 포토다이오드를 가질 수 있다. 예를 들어, 상기 제1 포토다이오드(PD1)와 상기 제3 포토다이오드(PD3)가 N-형 포토다이오드를 가질 수 있고, 및 상기 제2 포토다이오드(PD2) 및 상기 제4 포토다이오드(PD4)가 P-형 포토다이오드를 가질 수 있다. 도 2를 더 참조하면, 상기 제1 포토다이오드(PD1) 및 제3 포토다이오드(PD3)는 상기 제1 및 제2 N-형 포토다이오드들(nPD1, nPD2) 중 하나에 각각 대응할 수 있고, 및 상기 제2 포토다이오드(PD2) 및 제4 포토다이오드(PD4)는 상기 제1 및 제2 P-형 포토다이오드들(pPD1, pPD2) 중 하나에 각각 대응할 수 있다.
본 발명의 다른 실시예에서, 상기 제1 포토다이오드(PD1) 및 상기 제3 포토다이오드(PD3)가 P-형 포토다이오드를 가질 수 있고, 및 상기 제2 포토다이오드(PD2) 및 상기 제4 포토다이오드(PD4)는 N-형 포토다이오드를 가질 수 있다. 도 2를 더 참조하면, 상기 제1 포토다이오드(PD1) 및 제3 포토다이오드(PD3)는 상기 제1 및 제2 P-형 포토다이오드들(pPD1, pPD2) 중 하나에 각각 대응할 수 있고, 및 상기 제2 포토다이오드(PD2) 및 제4 포토다이오드(PD4)는 상기 제1 및 제2 N-형 포토다이오드들(nPD1, nPD2) 중 하나에 각각 대응할 수 있다.
상기 제1 내지 제4 전달 게이트들(TG1-TG4)은 상기 동일한 제1 내지 제4 사분면들(Q1-Q4) 내에 배치된 상기 제1 내지 제4 포토다이오드들(PD1-PD4)과 각각, 동일한 타입의 극성을 가진 게이트 전극들을 가질 수 있다. 즉, 상기 제1 내지 제4 전달 게이트들(TG1-TG4)도 대각선 방향들을 따라 동일한 타입의 극성을 가진 게이트 전극을 가질 수 있다. 구체적으로, 대각선 방향을 따라 배열된 상기 제1 전달 게이트(TG1) 및 상기 제3 전달 게이트(TG3)가 제1 타입의 극성을 가진 게이트 전극을 가질 수 있고, 및 대각선 방향을 따라 배열된 상기 제2 전달 게이트(TG2) 및 제4 전달 게이트(TG4)가 상기 제1 타입과 다른 제2 타입의 극성을 가진 게이트 전극을 가질 수 있다. 예를 들어, 상기 제1 전달 게이트(TG1)와 상기 제3 전달 게이트(TG3)가 N-형 게이트 전극을 가질 수 있고, 및 상기 제2 전달 게이트(TG2) 및 상기 제4 전달 게이트(TG4)가 P-형 게이트 전극을 가질 수 있다.
본 발명의 다른 실시예에서, 상기 제1 전달 게이트(TG1) 및 상기 제3 전달 게이트(TG3)가 P-형 게이트 전극을 가질 수 있고, 및 상기 제2 전달 게이트() 및 상기 제4 전달 게이트()가 N-형 게이트 전극을 가질 수 있다. 도 2를 더 참조하면, 상기 제1 전달 게이트(TG1) 및 제3 전달 게이트(TG3)는 상기 제1 및 제2 N-형 전달 트랜지스터들(nTX1, nTX2)의 게이트 전극들 중 하나에 각각 대응할 수 있고, 및 상기 제2 전달 게이트(TG2) 및 제4 전달 게이트(TG4)는 상기 제1 및 제2 P-형 전달 트랜지스터들(pTX1, pTX2)의 게이트 전극들 중 하나에 각각 대응할 수 있다.
상기 제1 내지 제4 플로팅 디퓨전들(FD1-FD4)은 상기 동일한 제1 내지 제4 사분면들(Q1-Q4) 내에 배치된 상기 제1 내지 제4 포토다이오드들(PD1-PD4), 및 상기 제1 내지 제4 전달 게이트들(TG1-TG4)과 각각, 동일한 타입의 극성을 가진 도핑 영역들을 가질 수 있다. 즉, 상기 제1 내지 제4 플로팅 디퓨전들(FD1-FD4)도 대각선 방향들을 따라 동일한 타입의 극성을 가진 도핑 영역들을 가질 수 있다. 구체적으로, 대각선 방향을 따라 배열된 상기 제1 플로팅 디퓨전(FD1) 및 상기 제3 플로팅 디퓨전(FD3)이 제1 타입의 극성을 가진 도핑 영역을 가질 수 있고, 및 대각선 방향을 따라 배열된 상기 제2 플로팅 디퓨전(FD2) 및 제4 플로팅 디퓨전(FD4)이 상기 제1 타입과 다른 제2 타입의 극성을 가진 도핑 영역을 가질 수 있다. 예를 들어, 상기 제1 플로팅 디퓨전(FD1)과 상기 제3 플로팅 디퓨전(FD3)이 N-형 도핑 영역을 포함할 수 있고, 및 상기 제2 플로팅 디퓨전(FD2) 및 상기 제4 플로팅 디퓨전(FD4)이 P-형 도핑 영역을 가질 수 있다. 도 2를 참조하여, 상기 제1 플로팅 디퓨전(FD1) 및 상기 제3 플로팅 디퓨전(FD3)이 상기 제1 및 제2 N-형 플로팅 디퓨전들(nFD1, nFD2) 중 하나에 각각 대응할 수 있고, 및 상기 제2 플로팅 디퓨전(FD2) 및 상기 제4 플로팅 디퓨전(FD4)이 상기 제1 및 제2 P-형 플로팅 디퓨전들(pFD1, pFD2) 중 하나에 각각 대응할 수 있다.
본 발명의 다른 실시예에서, 상기 제1 플로팅 디퓨전(FD1) 및 상기 제3 플로팅 디퓨전(FD3)이 P-형 도핑 영역을 가질 수 있고, 및 상기 제2 플로팅 디퓨전(FD2) 및 상기 제4 플로팅 디퓨전(FD4)은 N-형 도핑 영역을 포함할 수 있다. 상기 제1 플로팅 디퓨전(FD1)과 상기 제3 플로팅 디퓨전(FD3)이 전기적으로 연결될 수 있고, 및 상기 제2 플로팅 디퓨전(FD2)과 상기 제4 플로팅 디퓨전(FD4)이 전기적으로 연결될 수 있다.
본 실시예에서, 대각선 방향으로 마주 보는 구성 요소들(elements)은 동일한 극성들을 가질 수 있고, 수평 또는 수직 방향으로 인접하는 구성 요소들은 서로 다른 극성들을 가질 수 있다.
본 발명의 일 실시예에서, 상기 제1 단위 픽셀(P1)이 적색 광을 감지하기 위한 레드 픽셀 (R)일 수 있고, 상기 제3 단위 픽셀(P3)이 청색 광을 감지하기 위한 블루 픽셀 (B)일 수 있고, 및 상기 제2 및 제4 단위 픽셀들(P2, P4)이 녹색 광을 감지하기 위한 그린 픽셀 (G)일 수 있다.
본 발명의 다른 실시예에서, 상기 제1 단위 픽셀(P1)이 적색 광을 감지하기 위한 레드 픽셀 (R)일 수 있고, 상기 제3 단위 픽셀(P3)이 청색 광을 감지하기 위한 블루 픽셀 (B)일 수 있고, 및 상기 제2 및 제4 단위 픽셀들(P2, P4)이 녹색 광을 감지하기 위한 그린 픽셀 (G)일 수 있다.
종래 기술에 의한 이미지 센서의 픽셀 블록은 모두 동일한 타입의 포토다이오드들, 전달 게이트들, 및 플로팅 디퓨전들을 갖는다. 즉, 포토다이오드들이 모두 동일한 타입의 캐리어를 이용하므로 인접한 다른 포토다이오드들에 광학적 및 전기적 영향을 줄 수 있다. (블루밍 현상 or 크로스-토크 현상) 본 발명에 의한 픽셀 블록은 인접한 포토다이오드들이 서로 다른 타입의 캐리어들을 이용하도록 서로 다른 타입을 갖는다. 서로 다른 타입의 포토다이오드들 사이에는 전위 장벽(예를 들어, 공핍 영역)이 형성된다. 따라서, N-형 포토다이오드 내에서 발생한 광 캐리어(예를 들어, 전자)와 P-형 포토다이오드 내에서 발생한 광 캐리어(예를 들어, 정공)은 전위 장벽 때문에 서로 이동할 수 없다. 즉, 인접한 포토다이오드들 간의 광학적 및 전기적 영향 (블루밍 현상 또는 크로스-토크 현상)이 없다. 그럼에도 불구하고, 광 캐리어들이 인접한 서로 다른 타입의 포토다이오드들로 이동한 경우에도, 하나의 포토다이오드에서 발생한 과잉 광 캐리어는 인접한 다른 포토다이오드에서 소수 캐리어이므로, 인접한 포토다이오드들 간의 광학적 및 전기적 영향이 거의 없다. 또한, 인접한 포토다이오드들 간의 광학적 및 전기적 영향이 억제되므로 단위 픽셀들의 감도와 양자 효율이 높아진다.
본 발명에 의한 픽셀 블록은 인접한 포토다이오드들이 서로 다른 타입들을 가지므로, 단위 픽셀과 단위 픽셀 사이에 광학적 쉴드 및 전기적 절연을 위한 트렌치 절연 영역 또는 이온 주입 영역을 형성이 필요하지 않다. 따라서, 이미지 센서의 고해상도 및 고집적도를 구현하기에 유리하다.
도 4a 내지 4d는 각각, 도 3의 I-I', II-II', III-III', 및 IV-IV'를 따라 취해진 종단면도들이다.
도 4a를 참조하면, 본 발명의 일 실시예에 의한 상기 이미지 센서(800)의 픽셀 블록(815)의 상기 제1 단위 픽셀(P1)의 상기 제1 포토다이오드(PD1)는 기판(SUB) 내에 형성된 제1 벌크 도핑 영역(B1) 및 상기 기판(SUB)의 표면과 인접한 제1 표면 도핑 영역(S1)을 포함할 수 있고, 및 상기 제3 단위 픽셀(P3)의 상기 제3 포토다이오드(PD3)는 기판(SUB)의 벌크 내에 형성된 제3 벌크 도핑 영역(B3) 및 상기 기판(SUB)의 표면과 인접한 제3 표면 도핑 영역(S3)을 포함할 수 있다. 상기 기판(SUB)은 도핑된 P-형 에피택셜 성장 층일 수 있다.
대각선 방향으로 마주 보는 상기 제1 벌크 도핑 영역(B1)과 상기 제3 벌크 도핑 영역(B3)은 동일한 극성을 가질 수 있다. 예를 들어, 상기 제1 벌크 도핑 영역(B1)과 상기 제3 벌크 도핑 영역(B3)은 N-형 도핑 영역들일 수 있다.
대각선 방향으로 마주 보는 상기 제1 표면 도핑 영역(S1)과 상기 제3 표면 도핑 영역(S3)은 상기 제1 벌크 도핑 영역(B1) 및 상기 제3 벌크 도핑 영역(B3)과 다른 극성을 가질 수 있다. 예를 들어, 상기 제1 표면 도핑 영역(S1)과 상기 제3 표면 도핑 영역(S3)은 P-형 도핑 영역들일 수 있다.
제1 단위 픽셀(P1)의 상기 제1 포토다이오드(PD1)의 상기 제1 벌크 도핑 영역(B1)과 상기 제1 표면 도핑 영역(S1)은 서로 다른 극성을 가질 수 있고, 및 제3 단위 픽셀(P3)의 상기 제3 포토다이오드(PD3)의 상기 제3 벌크 도핑 영역(B3)과 상기 제3 표면 도핑 영역(S3)은 서로 다른 극성을 가질 수 있다.
대각선 방향으로 마주 보는 상기 제1 벌크 도핑 영역(B1)과 상기 제3 표면 도핑 영역(S3)은 서로 다른 극성을 가질 수 있다. 또한, 대각선 방향으로 마주 보는 상기 제1 표면 도핑 영역(S1)과 상기 제3 벌크 도핑 영역(B3)은 서로 다른 극성을 가질 수 있다.
상기 제1 단위 픽셀(P1)의 상기 제1 전달 게이트(TG1)는 상기 기판(SUB)의 상기 표면 상에 배치될 수 있고, 및 상기 제1 단위 픽셀(P1)의 상기 제1 플로팅 디퓨전(FD1)은 상기 기판(SUB)의 표면과 인접하도록 상기 기판(SUB) 내에 형성될 수 있다. 상기 제3 단위 픽셀(P3)의 상기 제3 전달 게이트(TG3)는 상기 기판(SUB)의 상기 표면 상에 배치될 수 있고, 및 상기 제3 단위 픽셀(P3)의 상기 제3 플로팅 디퓨전(FD3)은 상기 기판(SUB)의 표면과 인접하도록 상기 기판(SUB) 내에 형성될 수 있다.
상기 제1 전달 게이트(TG1) 및 상기 제1 플로팅 디퓨전(FD1)은 상기 제1 벌크 도핑 영역(B1)과 동일한 극성을 가질 수 있다. 예를 들어, 상기 제1 벌크 도핑 영역(B1)이 N-형 도핑 영역인 경우, 상기 제1 전달 게이트(TG1) 및 상기 제1 플로팅 디퓨전(FD1)도 N-형 전도체들일 수 있다.
상기 제3 전달 게이트(TG3) 및 상기 제3 플로팅 디퓨전(FD3)은 상기 제3 벌크 도핑 영역(B3)과 동일한 극성을 가질 수 있다. 예를 들어, 상기 제3 벌크 도핑 영역(B3)이 N-형 도핑 영역인 경우, 상기 제3 전달 게이트(TG3) 및 상기 제3 플로팅 디퓨전(FD3)도 N-형 전도체들일 수 있다. 다른 실시예에서, 상기 제1 전달 게이트(TG1) 및 상기 제3 전달 게이트(TG3)는 금속, 금속 화합물, 또는 금속 합금 중 하나 이상을 포함할 수 있다.
도 4b를 참조하면, 본 발명의 일 실시예에 의한 상기 이미지 센서(800)의 픽셀 블록(815)의 상기 제2 단위 픽셀(P2)의 상기 제2 포토다이오드(PD2)는 기판(SUB)의 N-웰 영역(N-well) 내에 형성된 제2 벌크 도핑 영역(B2) 및 상기 기판(SUB)의 표면과 인접한 제2 표면 도핑 영역(S2)을 포함할 수 있고, 및 상기 제4 단위 픽셀(P4)의 상기 제4 포토다이오드(PD4)는 기판(SUB)의 N-웰 영역(N-well) 내에 형성된 제4 벌크 도핑 영역(B4) 및 상기 기판(SUB)의 표면과 인접한 제4 표면 도핑 영역(S4)을 포함할 수 있다. 상기 N-웰 영역(N-well)은 상기 기판(SUB) 내에 도핑된 N-형 이온들을 포함할 수 있다.
대각선 방향으로 마주 보는 상기 제2 벌크 도핑 영역(B2)과 상기 제4 벌크 도핑 영역(B4)은 동일한 극성을 가질 수 있다. 예를 들어, 상기 제2 벌크 도핑 영역(B2)과 상기 제4 벌크 도핑 영역(B4)은 P-형 도핑 영역들일 수 있다.
대각선 방향으로 마주 보는 상기 제2 표면 도핑 영역(S2)과 상기 제4 표면 도핑 영역(S4)은 상기 제2 벌크 도핑 영역(B2) 및 상기 제4 벌크 도핑 영역(B4)과 다른 극성을 가질 수 있다. 예를 들어, 상기 제2 벌크 도핑 영역(B2)과 상기 제4 벌크 도핑 영역(B4)이 P-형 도핑 영역들인 경우, 상기 제2 표면 도핑 영역(S2)과 상기 제4 표면 도핑 영역(S4)은 N-형 도핑 영역들일 수 있다.
제2 단위 픽셀(P2)의 상기 제2 포토다이오드(PD2)의 상기 제2 벌크 도핑 영역(B2)과 상기 제2 표면 도핑 영역(S2)은 서로 다른 극성을 가질 수 있고, 제4 단위 픽셀(P4)의 상기 제4 포토다이오드(PD4)의 상기 제4 벌크 도핑 영역(B4)과 상기 제4 표면 도핑 영역(S4)은 서로 다른 극성을 가질 수 있다.
대각선 방향으로 마주 보는 상기 제2 벌크 도핑 영역(B2)과 상기 제4 표면 도핑 영역(S4)은 서로 다른 극성을 가질 수 있다. 또한, 대각선 방향으로 마주 보는 상기 제2 표면 도핑 영역(S2)과 상기 제4 벌크 도핑 영역(B4)은 서로 다른 극성을 가질 수 있다.
상기 제2 단위 픽셀(P2)의 상기 제2 전달 게이트(TG2)는 상기 기판(SUB)의 상기 표면 상에 배치될 수 있고, 및 상기 제2 단위 픽셀(P2)의 상기 제2 플로팅 디퓨전(FD2)은 상기 기판(SUB)의 표면과 인접하도록 상기 기판(SUB) 내에 형성될 수 있다. 상기 제4 단위 픽셀(P4)의 상기 제4 전달 게이트(TG4)는 상기 기판(SUB)의 상기 표면 상에 배치될 수 있고, 및 상기 제4 단위 픽셀(P4)의 상기 제4 플로팅 디퓨전(FD4)은 상기 기판(SUB)의 표면과 인접하도록 상기 기판(SUB) 내에 형성될 수 있다.
상기 제2 전달 게이트(TG2) 및 상기 제2 플로팅 디퓨전(FD2)은 상기 제2 벌크 도핑 영역(B2)과 동일한 극성을 가질 수 있다. 예를 들어, 상기 제2 벌크 도핑 영역(B2)이 P-형 도핑 영역인 경우, 상기 제2 전달 게이트(TG2) 및 상기 제2 플로팅 디퓨전(FD2)도 P-형 도핑 영역들일 수 있다.
상기 제4 전달 게이트(TG4) 및 상기 제4 플로팅 디퓨전(FD4)은 상기 제4 벌크 도핑 영역(B4)과 동일한 극성을 가질 수 있다. 예를 들어, 상기 제4 벌크 도핑 영역(B4)이 P-형 도핑 영역인 경우, 상기 제4 전달 게이트(TG4) 및 상기 제4 플로팅 디퓨전(FD4)도 P-형 전도체들일 수 있다.
도 4c를 참조하면, 본 발명의 일 실시예에 의한 상기 이미지 센서(800)의 상기 픽셀 블록(815)의 상기 제1 단위 픽셀(P1)의 상기 제1 포토다이오드(PD1)는 서로 다른 극성들을 갖는 제1 벌크 도핑 영역(B1) 및 제1 표면 도핑 영역(S1)을 가질 수 있고, 및 상기 이미지 센서(800)의 상기 픽셀 블록(815)의 상기 제2 단위 픽셀(P2)의 상기 제2 포토다이오드(PD2)는 서로 다른 극성들을 갖는 제2 벌크 도핑 영역(B2) 및 제2 표면 도핑 영역(S2)을 가질 수 있다.
예를 들어, 상기 기판(SUB)이 P-형 도핑 영역일 경우, 상기 제1 포토다이오드(PD1)의 상기 제1 벌크 도핑 영역(B1)이 N-형 도핑 영역일 수 있고, 및 상기 제1 표면 도핑 영역(S1)은 P-형 도핑 영역일 수 있다. 또한, 상기 제2 포토다이오드(PD2)의 상기 제2 벌크 도핑 영역(B2)이 상기 N-웰 영역(N-well)에 감싸인 P-형 도핑 영역일 경우, 상기 제2 표면 도핑 영역(S1)은 N-형 도핑 영역일 수 있다.
수평 방향 또는 수직 방향으로 인접하는 상기 제1 포토다이오드(PD1)의 상기 제1 벌크 도핑 영역(B1)과 상기 제2 포토다이오드(PD2)의 상기 제2 벌크 도핑 영역(B2)은 서로 다른 극성을 가질 수 있다. 예를 들어, 상기 제1 포토다이오드(PD1)의 상기 제1 벌크 도핑 영역(B1)이 N-형 도핑 영역일 경우, 상기 제2 포토다이오드(PD2)의 상기 제2 벌크 도핑 영역(B2)은 P-형 도핑 영역일 수 있다.
수평 방향 또는 수직 방향으로 인접하는 상기 제1 포토다이오드(PD1)의 상기 제1 표면 도핑 영역(S1)과 상기 제2 포토다이오드(PD2)의 상기 제2 표면 도핑 영역(S2)은 서로 다른 극성을 가질 수 있다. 예를 들어, 상기 제1 포토다이오드(PD1)의 상기 제1 표면 도핑 영역(S1)이 P-형 도핑 영역일 경우, 상기 제2 포토다이오드(PD2)의 상기 제2 표면 도핑 영역(S2)은 N-형 도핑 영역일 수 있다.
수평 방향 또는 수직 방향으로 인접하는 상기 제1 전달 게이트(TG1)와 상기 제2 전달 게이트(TG2)는 서로 다른 극성을 가질 수 있다. 예를 들어, 상기 제1 전달 게이트(TG1)가 N-형 극성을 가질 경우, 상기 제2 전달 게이트(TG2)는 P-형 극성을 가질 수 있다. 다른 실시예에서, 상기 제1 전달 게이트(TG1)가 P-형 극성을 가질 경우, 상기 제2 전달 게이트(TG2)는 N-형 극성을 가질 수 있다.
수평 방향 또는 수직 방향으로 인접하는 상기 제1 플로팅 디퓨전(FD1)과 상기 제2 플로팅 디퓨전(FD2)은 서로 다른 극성을 가질 수 있다. 예를 들어, 상기 제1 플로팅 디퓨전(FD1)이 N-형 극성을 가질 경우, 상기 N-웰 영역(N-well)에 감싸인 상기 제2 플로팅 디퓨전(FD2)은 P-형 극성을 가질 수 있다.
상기 제1 단위 픽셀(P1)의 상기 제1 전달 게이트(TG1)와 상기 제1 플로팅 게이트(FD1)는 동일한 극성을 가질 수 있고, 및 상기 제2 단위 픽셀(P2)의 상기 제2 전달 게이트(TG2)와 상기 제2 플로팅 게이트(FD2)는 동일한 극성을 가질 수 있다.
도 4d를 참조하면, 본 발명의 일 실시예에 의한 상기 이미지 센서(800)의 상기 픽셀 블록(815)의 상기 제3 단위 픽셀(P3)의 상기 제3 포토다이오드(PD3)는 서로 다른 극성들을 갖는 제3 벌크 도핑 영역(B3) 및 제3 표면 도핑 영역(S3)을 가질 수 있고, 및 상기 이미지 센서(800)의 상기 픽셀 블록(815)의 상기 제4 단위 픽셀(P4)의 상기 제4 포토다이오드(PD4)는 서로 다른 극성들을 갖는 제4 벌크 도핑 영역(B4) 및 제4 표면 도핑 영역(S4)을 가질 수 있다.
예를 들어, 상기 제3 포토다이오드(PD3)의 상기 제3 벌크 도핑 영역(B3)이 N-형 도핑 영역일 경우, 상기 제3 표면 도핑 영역(S3)은 상기 N-웰 영역(N-well)에 감싸인 P-형 도핑 영역일 수 있다. 또한, 상기 제4 포토다이오드(PD4)의 상기 제4 벌크 도핑 영역(B4)이 상기 N-웰 영역(N-well)에 감싸인 P-형 도핑 영역일 경우, 상기 제4 표면 도핑 영역(S4)은 N-형 도핑 영역일 수 있다.
수평 방향 또는 수직 방향으로 인접하는 상기 제3 포토다이오드(PD3)의 상기 제3 벌크 도핑 영역(B3)과 상기 제4 포토다이오드(PD4)의 상기 제4 벌크 도핑 영역(B4)은 서로 다른 극성을 가질 수 있다. 예를 들어, 상기 제3 포토다이오드(PD3)의 상기 제3 벌크 도핑 영역(B3)이 N-형 도핑 영역일 경우, 상기 제4 포토다이오드(PD4)의 상기 제4 벌크 도핑 영역(B4)은 P-형 도핑 영역일 수 있다.
수평 방향 또는 수직 방향으로 인접하는 상기 제3 포토다이오드(PD3)의 상기 제3 표면 도핑 영역(S3)과 상기 제4 포토다이오드(PD4)의 상기 제4 표면 도핑 영역(S4)은 서로 다른 극성을 가질 수 있다. 예를 들어, 상기 제3 포토다이오드(PD3)의 상기 제3 표면 도핑 영역(S3)이 P-형 도핑 영역일 경우, 상기 제4 포토다이오드(PD4)의 상기 제4 표면 도핑 영역(S4)은 N-형 도핑 영역일 수 있다.
수평 방향 또는 수직 방향으로 인접하는 상기 제3 전달 게이트(TG3)와 상기 제4 전달 게이트(TG4)는 서로 다른 극성을 가질 수 있다. 예를 들어, 상기 제3 전달 게이트(TG3)가 N-형 극성을 가질 경우, 상기 제4 전달 게이트(TG4)는 P-형 극성을 가질 수 있다.
수평 방향 또는 수직 방향으로 인접하는 상기 제3 플로팅 디퓨전(FD3)과 상기 제4 플로팅 디퓨전(FD4)은 서로 다른 극성을 가질 수 있다. 예를 들어, 상기 제3 플로팅 디퓨전(FD3)이 N-형 극성을 가질 경우, 상기 제4 플로팅 디퓨전(FD4)은 P-형 극성을 가질 수 있다.
상기 제3 단위 픽셀(P3)의 상기 제3 전달 게이트(TG3)와 상기 제3 플로팅 게이트(FD3)는 동일한 극성을 가질 수 있고, 및 상기 제4 단위 픽셀(P4)의 상기 제4 전달 게이트(TG4)와 상기 제4 플로팅 게이트(FD4)는 동일한 극성을 가질 수 있다.
상기 제1 내지 제4 포토다이오드(PD1-PD2)는, 간단하게, 상기 제1 내지 제4 벌크 도핑 영역들(B1-B4)을 의미하는 것으로 이해될 수 있다.
종래 기술에 의한 이미지 센서는 포토다이오드들 간의 블루밍 현상을 완화시키기 위하여, 전달 게이트의 하부에 형성된 블루밍 패스를 포함한다. 블루밍 패스는 전달 게이트가 턴-온 되기 전에 포화된 포토다이오드의 과잉 캐리어들이 인접한 포토다이오드들에 영향을 주는 것을 방지하기 위하여 과잉 캐리어들을 배출할 수 있도록 상대적으로 낮은 포텐셜을 갖도록 형성된 캐리어 통로이다. 종래 기술에서는 블루밍 패스 때문에 포토다이오드 포텐셜의 체적, 예를 들어, 선형 웰 정전 용량 (LWC, Linear Well Capacity)가 축소된다. 그러나, 본 발명의 실시예에 의한 이미지 센서의 포토다이오드들은 블루밍 현상이 강하게 억제되므로 블루밍 패스를 요구하지 않는다. 즉, 포토다이오드의 포텐셜 체적이 축소될 필요가 없고, 따라서 포토다이오드들의 광학적 및 전기적 감도, 양자 효율, 및 해상력이 증가한다. 종래 기술에서, 블루밍 패스가 형성될 경우, 포토다이오드들의 상부들의 이온 주입 도즈가 낮아져야 하므로 인접한 이온 주입 영역들 간의 전기장이 약해져서 포토다이오드들의 다크 특성 (핫 픽셀 및 암 전류)이 나빠진다. 본 발명은 블루밍 패스가 형성되지 않으므로, 포토다이오드들의 상부들의 이온 주입 도즈가 충분하고, 따라서 이온 주입 영역들 간의 전기장이 충분히 강하므로 포토다이오드들의 다크 특성이 우수하다. 또한, 포토다이오드들 사이에 트렌치 아이솔레이션 영역이 형성되지 않으므로, 댕글링 본드 같은 실리콘 표현 결함이 없으므로 포토다이오드들의 암 전류 특성도 우수해진다.
도 5a는 본 발명의 일 실시예에 의한 상기 이미지 센서(800)의 상기 픽셀 블록(815)을 개념적으로 상면도이다.
도 5a를 참조하면, 본 발명의 일 실시예에 의한 상기 이미지 센서(800)의 상기 픽셀 블록(815)은 4 개의 단위 픽셀들(P1-P4), 제1 트랜지스터 그룹(TRG1), 및 제2 트랜지스터 그룹(TRG2)을 포함할 수 있다. 상기 제1 트랜지스터 그룹(TRG1) 및 상기 제2 트랜지스터 그룹(TRG2)은 상기 단위 픽셀들(P1-P4) 사이에 배치될 수 있다. 예를 들어, 상기 제1 트랜지스터 그룹(TRG1)은 제2 단위 픽셀(PD2)과 제3 단위 픽셀(PD3) 사이에 배치될 수 있고, 및 상기 제2 트랜지스터 그룹(TRG2)은 제1 단위 픽셀(P1)과 제4 단위 픽셀(P4) 사이에 배치될 수 있다.
도 5b는 본 발명의 일 실시예에 의한 상기 픽셀 블록(815)의 부분 확대된 상면도이다. 예를 들어, 상기 제1 트랜지스터 그룹(TRG1) 및 상기 제2 트랜지스터 그룹(TRG2)의 확대도이다.
도 5b를 참조하면, 상기 제1 트랜지스터 그룹(TRG1)은 제1 얕은 트렌치 아이솔레이션 영역(STI1)에 의해 정의된 제1 리셋 활성 영역(AR1) 및 제1 구동 활성 영역(AD1), 상기 제1 리셋 활성 영역(AR1) 상의 제1 리셋 게이트(RX1), 상기 제1 구동 활성 영역(AD1) 상의 제1 구동 트랜지스터(DX1) 및 제1 선택 트랜지스터(SX1)를 포함할 수 있다. 본 발명의 일 실시예에서, 상기 제1 리셋 활성 영역(AR1) 및 상기 제1 구동 활성 영역(AD1)는 P-형 도핑 영역들일 수 있고, 및 N-형 채널들을 가질 수 있다. 즉, 상기 제1 리셋 게이트(RX1), 상기 제1 구동 게이트(DX1), 및 상기 제1 선택 게이트(SX1)는 N-형 전도체 특성을 가질 수 있다. 본 발명의 다른 실시예에서, 상기 제1 리셋 활성 영역(AR1) 및 상기 제1 구동 활성 영역(AD1)는 N-형 도핑 영역들일 수 있고, P-형 채널들을 가질 수 있다. 즉, 상기 제1 리셋 게이트(RX1), 상기 제1 구동 게이트(DX1), 및 상기 제1 선택 게이트(SX1)는 P-형 전도체 특성을 가질 수 있다.
상기 제2 트랜지스터 그룹(TRG2)은 제2 얕은 트렌치 아이솔레이션 영역(STI2)에 의해 정의된 제2 리셋 활성 영역(AR2) 및 제2 구동 활성 영역(AD2), 상기 제2 리셋 활성 영역(AR2) 상의 제2 리셋 게이트(RX2), 상기 제2 구동 활성 영역(AD2) 상의 제2 구동 트랜지스터(DX2) 및 제2 선택 트랜지스터(SX2)를 포함할 수 있다. 본 발명의 일 실시예에서, 상기 제2 리셋 활성 영역(AR2) 및 상기 제2 구동 활성 영역(AD2)는 N-형 도핑 영역들일 수 있고, 및 P-형 채널들을 가질 수 있다. 즉, 상기 제2 리셋 게이트(RX2), 상기 제2 구동 게이트(DX2), 및 상기 제2 선택 게이트(SX2)는 P-형 전도체 특성을 가질 수 있다. 본 발명의 다른 실시예에서, 상기 제2 리셋 활성 영역(AR2) 및 상기 제2 구동 활성 영역(AD2)는 P-형 도핑 영역들일 수 있고, N-형 채널들을 가질 수 있다. 즉, 상기 제2 리셋 게이트(RX2), 상기 제2 구동 게이트(DX2), 및 상기 제2 선택 게이트(SX2)는 N-형 전도체 특성을 가질 수 있다.
도 2 및 5a를 더 참조하여, 제1 트랜지스터 그룹(TRG1)의 상기 제1 리셋 활성 영역(AR1)은 상기 제1 플로팅 디퓨전(FD1) 및 상기 제3 플로팅 디퓨전(FD3)과 전기적으로 연결될 수 있고, 및 상기 제2 트랜지스터 그룹(TRG2)의 상기 제2 리셋 활성 영역(AR2)은 상기 제2 플로팅 디퓨전(FD2) 및 상기 제4 플로팅 디퓨전(FD4)과 전기적으로 연결될 수 있다. 본 발명의 다른 실시예에서, 제1 트랜지스터 그룹(TRG1)의 상기 제1 리셋 활성 영역(AR1)은 상기 제2 플로팅 디퓨전(FD2) 및 상기 제4 플로팅 디퓨전(FD4)과 전기적으로 연결될 수 있고, 및 상기 제2 트랜지스터 그룹(TRG2)의 상기 제2 리셋 활성 영역(AR2)은 상기 제1 플로팅 디퓨전(FD1) 및 상기 제3 플로팅 디퓨전(FD3)과 전기적으로 연결될 수도 있다.
구체적으로, 상기 제1 포토다이오드(PD1)의 상기 제1 벌크 도핑 영역(B1), 상기 제1 전달 게이트(TG1), 및 상기 제1 플로팅 디퓨전(FD1), 및 상기 제3 포토다이오드(PD3)의 상기 제3 벌크 도핑 영역(B3), 상기 제3 전달 게이트(TG3), 및 상기 제3 플로팅 디퓨전(FD3)이 N-형 극성을 가질 경우, 상기 제1 플로팅 디퓨전(FD1) 및 상기 제3 플로팅 디퓨전(FD3)은 N-형 전도체 특성을 갖는 제1 리셋 게이트(RX1)가 배치된 상기 제1 리셋 활성 영역(AR1)과 전기적으로 연결될 수 있다. 상기 제2 포토다이오드(PD2)의 상기 제2 벌크 도핑 영역(B2), 상기 제2 전달 게이트(TG2), 및 상기 제2 플로팅 디퓨전(FD2), 및 상기 제4 포토다이오드(PD4)의 상기 제4 벌크 도핑 영역(B4), 상기 제4 전달 게이트(TG4), 및 상기 제4 플로팅 디퓨전(FD4)이 P-형 극성을 가질 경우, 상기 제2 플로팅 디퓨전(FD2) 및 상기 제4 플로팅 디퓨전(FD4)은 P-형 전도체 특성을 갖는 제2 리셋 게이트(RX2)가 배치된 상기 제2 리셋 활성 영역(AR2)과 전기적으로 연결될 수 있다.
도 5c는 도 5b의 V-V' 및 VI-VI'을 따라 취해진 픽셀 블록(815)의 일부들의 종단면도들이다.
도 5c를 참조하면, 상기 제1 구동 활성 영역(AD1)은 상기 기판(SUB) 내의 상기 제1 얕은 트렌치 아이솔레이션 영역(STI1)에 의해 정의될 수 있고, 및 상기 제2 구동 활성 영역(AD2)은 상기 기판(SUB) 내의 상기 제1 얕은 트렌치 아이솔레이션 영역(STI1)에 의해 정의될 수 있다. 상기 제1 구동 활성 영역(AD1) 상에 상기 제1 구동 트랜지스터(DX1)가 배치될 수 있다. 상기 제1 구동 트랜지스터(DX1)는 상기 기판(SUB)과 접촉하는 제1 구동 트랜지스터 절연층(DI1) 및 상기 제1 구동 트랜지스터 절연층(DI1) 상의 제1 구동 게이트(DG1)를 포함할 수 있고, 및 상기 제2 구동 트랜지스터(DX2)는 상기 기판(SUB)과 접촉하는 제2 구동 트랜지스터 절연층(DI2) 및 상기 제2 구동 트랜지스터 절연층(DI2) 상의 제2 구동 게이트(DG2)를 포함할 수 있다.
앞서 언급되었듯이, 상기 제1 구동 활성 영역(AD1)은 P-형 도핑 영역일 수 있고, 및 상기 제2 구동 활성 영역(AD2)은 N-형 도핑 영역일 수 있다. 도시되지 않았으나, 상기 제1 리셋 활성 영역(AR1)도 상기 제1 얕은 트렌치 아이솔레이션 영역(STI1)에 의해 정의될 수 있고, 및 상기 제2 리셋 활성 영역(AR2)도 상기 제2 얕은 트렌치 아이솔레이션 영역(STI2)에 의해 정의될 수 있다. 상기 제1 리셋 활성 영역(AR1)도 P-형 도핑 영역일 수 있고, 및 상기 제2 리셋 활성 영역(AR2)도 N-형 도핑 영역일 수 있다.
본 실시예에서, 상기 제1 포토다이오드(PD1) 및 상기 제3 포토다이오드(PD3)는 N-형 도핑 영역일 수 있고, 및 상기 제2 포토다이오드(PD2) 및 상기 제4 포토다이오드(PD4)는 상기 N-웰(N-well)로 감싸인 P-형 도핑 영역일 수 있다. 앞서 언급되었듯이, 본 도면에서, 상기 제1 내지 제4 포토다이오드들(PD1-PD4)는 각각, 상기 제1 내지 제4 벌크 영역들(B1-B4)에 해당할 수 있다.
도 6a 및 6b는 본 발명의 실시예들에 의한 이미지 센서(800)의 픽셀 블록들(815)을 개념적으로 도시한 상면도들이다.
도 6a를 참조하면, 본 발명의 일 실시예에 의한 이미지 센서(800)의 픽셀 블록(815)은 매트릭스 형태로 배열된 4 개의 단위 픽셀들(P1-P4)을 포함할 수 있다. 즉, 상기 픽셀 블록(815)은 제1 사분면 (Q1) 내지 제4 사분면 (Q4)에 해당하는 제1 단위 픽셀(P1) 내지 제4 단위 픽셀(P4)을 포함할 수 있다.
상기 제1 내지 제4 단위 픽셀들(P1-P4)은 각각, 제1 내지 제4 포토다이오드들(PD1-PD4), 제1 내지 제4 전달 게이트들(TG1-TG4), 및 제1 내지 제4 플로팅 디퓨전들(FD1-FD4)을 포함할 수 있다. 상기 제1 내지 제1 전달 게이트들(TG1-TG4) 및 상기 제1 내지 제4 플로팅 디퓨전들(FD1-FD4)은 상기 픽셀 블록(815)의 중앙을 지나는 수직선 및 상기 제1 내지 제4 포토다이오드들(PD1-PD4)의 상 방향을 향하도록 배치될 수 있다. 즉, 상기 제1 내지 제4 단위 픽셀들(P1-P4)은 좌우 대칭으로 배열될 수 있다. 구체적으로, 상기 제1 및 제2 단위 픽셀들(P1, P2)이 한 쌍(pair)를 이룰 수 있고, 및 상기 제3 및 제4 단위 픽셀들(P3, P4)이 하나의 쌍을 이룰 수 있다.
우상-좌하 대각선 방향을 따라 배열된 상기 제1 단위 픽셀(P1)의 구성 요소들 및 상기 제3 단위 픽셀(P3)의 구성 요소들이 동일한 극성(예를 들어, N-형 극성)을 가질 수 있고, 및 좌상-우하 대각선 방향을 따라 배열된 상기 제2 단위 픽셀(P2)의 구성 요소들 및 상기 제4 단위 픽셀(P4)의 구성 요소들이 동일한 극성(예를 들어, P-형 극성)을 가질 수 있다. 구체적으로, 상기 제1 및 제3 단위 픽셀들(P1, P3)의 상기 제1 및 제3 포토다이오드들(PD1, PD3), 상기 제1 및 제3 전달 게이트들(TG1, TG3), 및 상기 제1 및 제3 플로팅 디퓨전들(FD1, FD3)은 N-형 극성을 가질 수 있고, 및 상기 제2 및 제4 단위 픽셀들(P2, P4)의 상기 제2 및 제4 포토다이오드들(PD2, PD4), 상기 제2 및 제4 전달 게이트들(TG2, TG4), 및 상기 제2 및 제4 플로팅 디퓨전들(FD2, FD4)은 P-형 극성을 가질 수 있다. 상기 N-형 극성 및 상기 P-형 극성은 호환될 수 있다.
도 6b를 참조하면, 본 발명의 일 실시예에 의한 이미지 센서(800)의 픽셀 블록(815)은 제1 사분면 (Q1) 내지 제4 사분면 (Q4) 내에 매트릭스 형태로 배열된 4 개의 단위 픽셀들(P1-P4)을 포함할 수 있다. 상기 제1 내지 제4 단위 픽셀들(P1-P4)은 각각, 제1 내지 제4 포토다이오드들(PD1-PD4), 제1 내지 제4 전달 게이트들(TG1-TG4), 및 제1 내지 제4 플로팅 디퓨전들(FD1-FD4)을 포함할 수 있다.
상기 제1 내지 제1 전달 게이트들(TG1-TG4) 및 상기 제1 내지 제4 플로팅 디퓨전들(FD1-FD4)은 상기 픽셀 블록(815)의 중앙을 지나는 수평선 및 상기 제1 내지 제4 포토다이오드들(PD1-PD4)의 측 방향을 향하도록 배치될 수 있다. 즉, 상기 제1 내지 제4 단위 픽셀들(P1-P4)은 상하 대칭으로 배열될 수 있다. 구체적으로, 상기 제1 및 제4 단위 픽셀들(P1, P4)이 한 쌍(pair)를 이룰 수 있고, 및 상기 제2 및 제3 단위 픽셀들(P2, P3)이 하나의 쌍을 이룰 수 있다.
우상-좌하 대각선 방향을 따라 배열된 상기 제1 단위 픽셀(P1)의 구성 요소들 및 상기 제3 단위 픽셀(P3)의 구성 요소들이 동일한 극성(예를 들어, N-형 극성)을 가질 수 있고, 및 좌상-우하 대각선 방향을 따라 배열된 상기 제2 단위 픽셀(P2)의 구성 요소들 및 상기 제4 단위 픽셀(P4)의 구성 요소들이 동일한 극성(예를 들어, P-형 극성)을 가질 수 있다. 구체적으로, 상기 제1 및 제3 단위 픽셀들(P1, P3)의 상기 제1 및 제3 포토다이오드들(PD1, PD3), 상기 제1 및 제3 전달 게이트들(TG1, TG3), 및 상기 제1 및 제3 플로팅 디퓨전들(FD1, FD3)은 N-형 극성을 가질 수 있고, 및 상기 제2 및 제4 단위 픽셀들(P2, P4)의 상기 제2 및 제4 포토다이오드들(PD2, PD4), 상기 제2 및 제4 전달 게이트들(TG2, TG4), 및 상기 제2 및 제4 플로팅 디퓨전들(FD2, FD4)은 P-형 극성을 가질 수 있다. 상기 N-형 극성 및 상기 P-형 극성은 호환될 수 있다.
도 7a는 본 발명의 일 실시예에 의한 상기 이미지 센서(800)의 상기 픽셀 블록(815)을 개념적으로 상면도이다.
도 7a를 참조하면, 본 발명의 일 실시예에 의한 상기 이미지 센서(800)의 상기 픽셀 블록(815)은 깊은 트렌치 아이솔레이션 영역(DTI)에 의해 분리 및/또는 둘러싸인 픽셀 영역(PA) 및 트랜지스터 영역(TA)을 가질 수 있다. 상기 픽셀 영역(PA) 내의 상기 단위 픽셀들(P-P4)의 구조 및 배열은 도 3을 참조하여 이해될 수 있을 것이다.
도 7b는 본 발명의 일 실시예에 의한 상기 트랜지스터 영역(TA)의 확대된 상면도이다.
도 7b를 참조하면, 상기 트랜지스터 영역(TA) 내에 상기 제1 트랜지스터 그룹(TRG1) 및 상기 제2 트랜지스터 그룹(TRG2)이 배치될 수 있다. 상기 제1 트랜지스터 그룹(TRG1)은 얕은 트렌치 아이솔레이션 영역(STI)에 의해 정의된 제1 리셋 활성 영역(AR1) 및 제1 구동 활성 영역(AD1), 상기 제1 리셋 활성 영역(AR1) 상의 제1 리셋 게이트(RX1), 상기 제1 구동 활성 영역(AD1) 상의 제1 구동 트랜지스터(DX1) 및 제1 선택 트랜지스터(SX1)를 포함할 수 있다. 본 발명의 일 실시예에서, 상기 제1 리셋 활성 영역(AR1) 및 상기 제1 구동 활성 영역(AD1)는 P-형 도핑 영역들일 수 있고, 및 N-형 채널들을 가질 수 있다. 상기 제1 리셋 게이트(RX1), 상기 제1 구동 게이트(DX1), 및 상기 제1 선택 게이트(SX1)는 N-형 전도체 특성을 가질 수 있다. 본 발명의 다른 실시예에서, 상기 제1 리셋 활성 영역(AR1) 및 상기 제1 구동 활성 영역(AD1)는 N-형 도핑 영역들일 수 있고, P-형 채널들을 가질 수 있다. 따파서, 상기 제1 리셋 게이트(RX1), 상기 제1 구동 게이트(DX1), 및 상기 제1 선택 게이트(SX1)는 P-형 전도체 특성을 가질 수 있다.
상기 제2 트랜지스터 그룹(TRG2)은 얕은 트렌치 아이솔레이션 영역(STI)에 의해 정의된 제2 리셋 활성 영역(AR2) 및 제2 구동 활성 영역(AD2), 상기 제2 리셋 활성 영역(AR2) 상의 제2 리셋 게이트(RX2), 상기 제2 구동 활성 영역(AD2) 상의 제2 구동 트랜지스터(DX2) 및 제2 선택 트랜지스터(SX2)를 포함할 수 있다. 본 발명의 일 실시예에서, 상기 제2 리셋 활성 영역(AR2) 및 상기 제2 구동 활성 영역(AD2)는 N-형 도핑 영역들일 수 있고, 및 P-형 채널들을 가질 수 있다. 상기 제2 리셋 게이트(RX2), 상기 제2 구동 게이트(DX2), 및 상기 제2 선택 게이트(SX2)는 P-형 전도체 특성을 가질 수 있다. 본 발명의 다른 실시예에서, 상기 제2 리셋 활성 영역(AR2) 및 상기 제2 구동 활성 영역(AD2)는 P-형 도핑 영역들일 수 있고, N-형 채널들을 가질 수 있다. 따라서, 상기 제2 리셋 게이트(RX2), 상기 제2 구동 게이트(DX2), 및 상기 제2 선택 게이트(SX2)는 N-형 전도체 특성을 가질 수 있다.
도 7c는 도 7b의 VII-VII' 및 VIII-VIII'을 따라 취해진 상기 트랜지스터 영역(TA)의 일부들의 종단면도들이다.
도 7c를 참조하면, 상기 제1 구동 활성 영역(AD1) 및 상기 제2 구동 활성 영역(AD2)은 상기 기판(SUB) 내의 상기 깊은 트렌치 아이솔레이션 영역(DTI)에 의해 정의된 트랜지스터 영역(TA) 내에 상기 얕은 트렌치 아이솔레이션 영역(STI)에 의해 정의될 수 있다. 상기 제1 구동 활성 영역(AD1) 상에 상기 제1 선택 트랜지스터(SX1)가 배치될 수 있다. 상기 제1 선택 트랜지스터(SX1)는 상기 기판(SUB)과 접촉하는 제1 선택 트랜지스터 절연층(SI1) 및 상기 제1 선택 트랜지스터 절연층(SI1) 상의 제1 선택 게이트(SG1)를 포함할 수 있고, 및 상기 제2 선택 트랜지스터(SX2)는 상기 기판(SUB)과 접촉하는 제2 선택 트랜지스터 절연층(SI2) 및 상기 제2 선택 트랜지스터 절연층(SI2) 상의 제2 선택 게이트(SG2)를 포함할 수 있다.
상기 제1 구동 활성 영역(AD1)은 P-형 도핑 영역일 수 있고, 및 상기 제2 구동 활성 영역(AD2)은 N-형 도핑 영역일 수 있다. 도시되지 않았으나, 상기 제1 리셋 활성 영역(AR1)도 상기 얕은 트렌치 아이솔레이션 영역(STI)에 의해 정의될 수 있고, 및 상기 제2 리셋 활성 영역(AR2)도 상기 얕은 트렌치 아이솔레이션 영역(STI)에 의해 정의될 수 있다. 상기 제1 리셋 활성 영역(AR1)도 P-형 도핑 영역일 수 있고, 및 상기 제2 리셋 활성 영역(AR2)도 N-형 도핑 영역일 수 있다.
도 8은 본 발명의 일 실시예에 따른 이미지 센서(800)를 가진 전자 장치(900)를 개략적으로 도시한 다이아그램이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 이미지 센서(800)를 가진 전자 장치(900)는 정지 영상 또는 동영상을 촬영할 수 있는 카메라를 포함할 수 있다. 전자 장치(900)는 광학 렌즈(910), 셔터 유닛(911), 이미지 센서(800) 및 셔터 유닛(911)을 콘트롤/구동하는 구동부(913) 및 신호 처리부(912)를 포함할 수 있다.
광학 시스템(910)은 피사체로부터의 이미지 광(입사광)을 이미지 센서(800)의 픽셀 어레이(도 1의 참조 부호 '810' 참조)로 안내할 수 있다. 광학 시스템(910)은 복수의 광학 렌즈를 포함할 수 있다. 셔터 유닛(911)은 이미지 센서(800)에 대한 광 조사 기간 및 차폐 기간을 콘트롤할 수 있다. 구동부(913)는 이미지 센서(800)의 전송 동작과 셔터 유닛(911)의 셔터 동작을 콘트롤할 수 있다. 신호 처리부(912)는 이미지 센서(800)로부터 출력된 신호에 관해 다양한 종류의 신호 처리를 수행한다. 신호 처리 후의 이미지 신호(Dout)는 메모리 등의 저장 매체에 저장되거나, 모니터 등에 출력될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
800: 이미지 센서
810: 픽셀 어레이
815: 픽셀 블록
820: 상관 이중 샘플러
830: 아날로그-디지털 컨버터
840: 버퍼
850: 로우 드라이버
860: 타이밍 제네레이터
870: 제어 레지스터
880: 램프 신호 제네레이터
900: 전자 장치
910: 광학 렌즈
911: 셔터 유닛
912: 신호 처리부
913: 구동부
Cn: n-형 픽셀 회로
Cp: p-형 픽셀 회로
Q1-Q4: 제1-제4 사분면
P1-P4: 제1-제4 단위 픽셀
PD1-PD4: 제1-제4 포토다이오드
B1-B4: 벌크 도핑 영역
S1-S4: 표면 도핑 영역
TX1-TX4: 제1-제4 전달 게이트
FD1-FD4: 제1-제4 플로팅 디퓨전
SUB: 기판
N-well: N-웰
TRG1: 제1 트랜지스터 그룹
TRG2: 제2 트랜지스터 그룹
STI: 얕은 트렌치 아이솔레이션 영역
STI1: 제1 얕은 트렌치 아이솔레이션 영역
STI2: 제2 얕은 트렌치 아이솔레이션 영역
AR1: 제1 리셋 활성 영역
AR2: 제2 리셋 활성 영역
AD1: 제1 구동 활성 영역
AD2: 제2 구동 활성 영역
RX1, RX2: 리셋 게이트
DX1, DX2: 구동 게이트
SX1, SX2: 선택 게이트
PA: 픽셀 영역
TA: 트랜지스터 영역
DTI: 깊은 트렌치 아이솔레이션 영역

Claims (20)

  1. 제1 포토다이오드, 제1 전달 게이트, 및 제1 플로팅 디퓨전을 갖는 제1 단위 픽셀;
    제2 포토다이오드, 제2 전달 게이트, 및 제2 플로팅 디퓨전을 갖는 제2 단위 픽셀;
    제3 포토다이오드, 제3 전달 게이트, 및 제3 플로팅 디퓨전을 갖는 제3 단위 픽셀;
    제4 포토다이오드, 제4 전달 게이트, 및 제4 플로팅 디퓨전을 갖는 제4 단위 픽셀;
    상기 제1 플로팅 디퓨전 및 상기 제3 플로팅 디퓨전과 전기적으로 연결된 N-형 구동 트랜지스터, N-형 선택 트랜지스터, 및 N-형 리셋 트랜지스터; 및
    상기 제2 플로팅 디퓨전 및 상기 제4 플로팅 디퓨전과 전기적으로 연결된 P-형 구동 트랜지스터, P-형 선택 트랜지스터, 및 P-형 리셋 트랜지스터를 갖는 픽셀 블록을 포함하고,
    상기 제1 단위 픽셀의 상기 제1 포토다이오드 및 상기 제3 단위 픽셀의 상기 제3 포토다이오드는 N-형 포토다이오드들이고, 및
    상기 제2 단위 픽셀의 상기 제2 포토다이오드 및 상기 제4 단위 픽셀의 상기 제4 포토다이오드는 P-형 포토다이오드들이고,
    상기 제1, 제2, 제3, 및 제4 단위 픽셀들 중 인접한 두 개의 포토 다이오드들은 다른 유형들이 되도록 공간적으로 배열되고,
    상기 제1 내지 제4 단위 픽셀들은 제1 내지 제4 사분면들 상에 각각 배열되고,
    상기 제1 단위 픽셀 및 상기 제3 단위 픽셀은 제1 대각선 방향으로 마주보고, 및
    상기 제2 단위 픽셀 및 상기 제4 단위 픽셀은 상기 제1 대각선 방향과 수직하는 제2 대각선 방향으로 마주보는 이미지 센서.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 내지 제4 전달 게이트들 및 상기 제1 내지 제4 플로팅 디퓨전은 상기 픽셀 블록의 중앙을 향하도록 배치된 이미지 센서.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 전달 게이트 및 상기 제3 전달 게이트는 N-형 전도체들이고, 및
    상기 제2 전달 게이트 및 상기 제4 전달 게이트는 P-형 전도체들인 이미지 센서.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 플로팅 디퓨전 및 제3 플로팅 디퓨전은 N-형 도핑 영역들이고, 및
    상기 제2 플로팅 디퓨전 및 제4 플로팅 디퓨전은 P-형 도핑 영역들인 이미지 센서.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 포토다이오드는 제1 벌크 도핑 영역 및 제1 표면 도핑 영역을 포함하고,
    상기 제2 포토다이오드는 제2 벌크 도핑 영역 및 제2 표면 도핑 영역을 포함하고,
    상기 제3 포토다이오드는 제3 벌크 도핑 영역 및 제3 표면 도핑 영역을 포함하고, 및
    상기 제4 포토다이오드는 제4 벌크 도핑 영역 및 제4 표면 도핑 영역을 포함하고,
    상기 제1 벌크 도핑 영역 및 상기 제3 벌크 도핑 영역은 N-형 도핑 영역들이고,
    상기 제2 벌크 도핑 영역 및 상기 제4 벌크 도핑 영역은 P-형 도핑 영역들인 이미지 센서.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 제1 표면 도핑 영역 및 상기 제3 표면 도핑 영역은 P-형 도핑 영역들이고, 및
    상기 제2 표면 도핑 영역 및 상기 제4 표면 도핑 영역은 N-형 도핑 영역들인 이미지 센서.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 플로팅 디퓨전과 상기 제3 플로팅 디퓨전은 전기적으로 연결되고, 및
    상기 제2 플로팅 디퓨전과 상기 제4 플로팅 디퓨전이 전기적으로 연결된 이미지 센서.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 픽셀 블록은:
    상기 N-형 구동 트랜지스터 및 상기 N-형 선택 트랜지스터가 형성된 P-형 구동 활성 영역,
    상기 N-형 리셋 트랜지스터가 형성된 P-형 리셋 활성 영역,
    상기 P-형 구동 트랜지스터 및 상기 P-형 선택 트랜지스터가 형성된 N-형 구동 활성 영역, 및
    상기 P-형 리셋 트랜지스터가 형성된 N-형 리셋 활성 영역을 더 포함하는 이미지 센서.
  9. 삭제
  10. P-형 기판;
    상기 P-형 기판 내에 형성된 N-웰 영역;
    상기 P-형 기판 내에 형성된 제1 N-형 벌크 도핑 영역 및 상기 제1 N-형 벌크 도핑 영역 상의 제1 P-형 표면 도핑 영역을 포함하는 제1 N-형 포토다이오드;
    상기 N-웰 영역 내에 형성된 제1 P-형 벌크 도핑 영역 및 상기 제1 P-형 벌크 도핑 영역 상의 제1 N-형 표면 도핑 영역을 포함하는 제1 P-형 포토다이오드;
    상기 제1 N-형 포토다이오드와 전기적으로 연결된 제1 N-형 전달 게이트 및 제1 N-형 플로팅 디퓨전; 및
    상기 N-웰 영역 내에 형성되고 상기 제1 P-형 포토다이오드와 전기적으로 연결된 제1 P-형 전달 게이트 및 제1 P-형 플로팅 디퓨전을 포함하고,
    상기 제1 N-형 플로팅 디퓨전과 상기 제1 P-형 플로팅 디퓨전이 상기 제1 N-형 전달 게이트 및 상기 제1 P-형 전달 게이트보다 상대적으로 가깝게 배치된 이미지 센서.
  11. P-형 기판;
    상기 P-형 기판 내에 형성된 N-웰 영역;
    상기 P-형 기판 내에 형성된 제1 N-형 벌크 도핑 영역 및 상기 제1 N-형 벌크 도핑 영역 상의 제1 P-형 표면 도핑 영역을 포함하는 제1 N-형 포토다이오드;
    상기 N-웰 영역 내에 형성된 제1 P-형 벌크 도핑 영역 및 상기 제1 P-형 벌크 도핑 영역 상의 제1 N-형 표면 도핑 영역을 포함하는 제1 P-형 포토다이오드;
    상기 제1 N-형 포토다이오드와 전기적으로 연결된 제1 N-형 전달 게이트 및 제1 N-형 플로팅 디퓨전; 및
    상기 N-웰 영역 내에 형성되고 상기 제1 P-형 포토다이오드와 전기적으로 연결된 제1 P-형 전달 게이트 및 제1 P-형 플로팅 디퓨전;
    상기 P-형 기판 내에 형성된 제2 N-형 벌크 도핑 영역 및 상기 제2 N-형 벌크 도핑 영역 상의 제2 P-형 표면 도핑 영역을 포함하는 제2 N-형 포토다이오드;
    상기 N-웰 영역 내에 형성된 제2 P-형 벌크 도핑 영역 및 상기 제2 P-형 벌크 도핑 영역 상의 제2 N-형 표면 도핑 영역을 포함하는 제2 P-형 포토다이오드;
    상기 제2 N-형 포토다이오드와 전기적으로 연결된 제2 N-형 전달 게이트 및 제2 N-형 플로팅 디퓨전; 및
    상기 N-웰 영역 내에 형성되고 상기 제2 P-형 포토다이오드와 전기적으로 연결된 제2 P-형 전달 게이트 및 제2 P-형 플로팅 디퓨전을 포함하는 이미지 센서.
  12. P-형 기판;
    상기 P-형 기판 내에 형성된 N-웰 영역;
    상기 P-형 기판 내에 형성된 제1 N-형 벌크 도핑 영역 및 상기 제1 N-형 벌크 도핑 영역 상의 제1 P-형 표면 도핑 영역을 포함하는 제1 N-형 포토다이오드;
    상기 N-웰 영역 내에 형성된 제1 P-형 벌크 도핑 영역 및 상기 제1 P-형 벌크 도핑 영역 상의 제1 N-형 표면 도핑 영역을 포함하는 제1 P-형 포토다이오드;
    상기 제1 N-형 포토다이오드와 전기적으로 연결된 제1 N-형 전달 게이트 및 제1 N-형 플로팅 디퓨전; 및
    상기 N-웰 영역 내에 형성되고 상기 제1 P-형 포토다이오드와 전기적으로 연결된 제1 P-형 전달 게이트 및 제1 P-형 플로팅 디퓨전;
    N-형 활성 영역; 및
    상기 N-형 활성 영역 상의 P-형 구동 트랜지스터, P-형 선택 트랜지스터, 및 P-형 리셋 트랜지스터를 포함하는 이미지 센서.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 N-형 활성 영역은 N-형 도핑 영역이고, 및
    상기 P-형 구동 트랜지스터, P-형 선택 트랜지스터, 및 P-형 리셋 트랜지스터는 P-형 게이트 전극들을 갖는 이미지 센서.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    P-형 활성 영역; 및
    상기 P-형 활성 영역 상의 N-형 구동 트랜지스터, N-형 선택 트랜지스터, 및 N-형 리셋 트랜지스터를 더 포함하는 이미지 센서.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 P-형 활성 영역은 P-형 도핑 영역이고, 및
    상기 N-형 구동 트랜지스터, N-형 선택 트랜지스터, 및 N-형 리셋 트랜지스터는 N-형 게이트 전극들을 갖는 이미지 센서.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 P-형 활성 영역, 상기 N-형 구동 트랜지스터, 상기 N-형 선택 트랜지스터, 및 상기 N-형 리셋 트랜지스터는 상기 제1 N-형 디퓨전 영역과 전기적으로 연결되고, 및
    상기 N-형 활성 영역, 상기 P-형 구동 트랜지스터, 상기 P-형 선택 트랜지스터, 및 상기 P-형 리셋 트랜지스터는 상기 제1 P-형 디퓨전 영역과 전기적으로 연결되는 이미지 센서.
  17. N-형 픽셀 회로 및 P-형 픽셀 회로를 갖는 픽셀 블록을 포함하고,
    상기 N-형 픽셀 회로는 제1 및 제2 N-형 포토다이오드들, 제1 및 제2 N-형 전달 트랜지스터들, 제1 및 제2 N-형 플로팅 디퓨전들, 및 N-형 트랜지스터 그룹을 포함하고,
    상기 P-형 픽셀 회로는 제1 및 제2 P-형 포토다이오드들, 제1 및 제2 P-형 전달 트랜지스터들, 제1 및 제2 P-형 플로팅 디퓨전들, 및 P-형 트랜지스터 그룹들을 포함하고,
    상기 N-형 트랜지스터 그룹은 N-형 리셋 트랜지스터, N-형 구동 트랜지스터, 및 N-형 선택 트랜지스터를 포함하고, 및
    상기 P-형 트랜지스터 그룹은 P-형 리셋 트랜지스터, P-형 구동 트랜지스터, 및 P-형 선택 트랜지스터를 포함하는 이미지 센서.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 제1 및 제2 N-형 플로팅 디퓨전들은 상기 N-형 트랜지스터 그룹의 상기 N-형 리셋 트랜지스터, N-형 구동 트랜지스터, 및 N-형 선택 트랜지스터와 전기적으로 연결되고, 및
    상기 제1 및 제2 P-형 플로팅 디퓨전들은 상기 P-형 트랜지스터 그룹의 상기 P-형 리셋 트랜지스터, P-형 구동 트랜지스터, 및 P-형 선택 트랜지스터와 전기적으로 연결되는 이미지 센서.
  19. 삭제
  20. 삭제
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