KR102432745B1 - 반도체 장치 - Google Patents

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Abstract

동일 반도체 기판 상에 파워 소자와 감열 소자를 배치하고, 감열 소자는 저항체를 통해 PN 접합의 한쪽을 그라운드 전위(VSS), 혹은 전원 전위(VDD) 중 어느 한쪽에 접속하며, 상기 PN 접합의 양단의 전위차와, 저항체의 양단의 전위차의 합을, 온도 검출의 신호로서 사용한다. 이렇게 함으로써, 래치 업을 피하고, 감온 소자를 파워 소자에 설치한 오목부에 배치하는 것이 가능해지며, 반도체 기판 상에 있어서, 파워 소자가 있는 지점과 감열 소자가 있는 지점의 온도차를 작게 한 반도체 장치로 하는 것이 가능해진다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 과열을 검출하는 기능을 가지는 반도체 장치에 관한 것이다.
반도체 집적 회로에서는, 능동 소자의 동작이나 외부로부터의 전하 유입 등에 의해 발열한다. 그로 인해, 감열 소자를 동일 기판 상에 배치하고, 감열 소자로부터의 신호에 의해 반도체 집적 회로를 제어하여, 과열에 의한 동작 이상이나 파괴를 일으키지 않도록 하고 있다. 감열 소자로서는, 예를 들어 PN 접합을 이용하고, 열을 검지하기 위해 순방향 전류가 이용되고 있다. 상세히 말하면, PN 접합의 순방향으로 일정 전류를 흐르게 하면 PN 접합의 양단에 전위차가 발생한다. 이 전위차가 온도에 의존하여 변화하므로, 이 전위차가 과열 검출의 신호에 이용되고 있다.
일본국 특허 2701824호 공보
반도체 집적 회로에 있어서, 미세화가 진전되고 있다. 온도 상승은 면적에 반비례하여 증대하므로, 근년의 미세화의 진전에 수반하여, 국소적인 온도 상승이 격렬해지고 있다. 국소적인 발열이 커지면, 발열원과 감열 소자의 사이에 있는 물질 혹은 양자의 위치 관계에 의해 감열 소자가 느끼는 온도가 증대한다. 이것을 해결하여, 발열원의 온도를 올바르게 추측하기 위해서는, 발열원과 감열 소자를 가능한 한 접근시켜 배치시키는 것, 발열원과 감열 소자의 사이의 물질을 열전도가 뛰어난 물질로 하는 것의 2가지를 들 수 있다.
발열원과 동일 기판 상에 감열 소자를 배치하면, 특허 문헌 1의 과제에 기록되어 있듯이 기생 동작의 문제가 발생한다. 이 문제 때문에, 접근시킬 수가 없다. 그래서, 특허 문헌 1에 기재된 방법에서는, 발열원과 감열 소자의 사이에 절연막을 가짐으로써, 기생 소자의 문제를 회피하고 있다. 반도체 장치에서 가장 일반적으로 이용되는 기판은 실리콘이며, 절연막은 실리콘 산화막이다. 절연막인 실리콘 산화막을 사이에 배치함으로써 접근시켜 배치할 수 있는데, 열전도 면에서, 실리콘 산화막의 열전도율은 실리콘보다 작으므로, 감열 소자가 발열원의 온도에 추종하기 위한 시간이 걸려 버린다.
즉, 동일 기판 상에 배치한 반도체 장치는, 거리 면에서 뒤떨어지나, 열전도 면에서 뛰어나다. 한편, 절연막으로 분리하여 배치한 반도체 장치는, 거리 면에서 우수하지만, 열전도 면에서 뒤떨어진다.
본 발명은, 상기 과제를 감안하여 이루어지며, 발열원과 감열 소자의 사이의 온도차를 축소할 수 있는 반도체 장치를 제공한다.
본 발명은, 상기 과제를 해결하기 위해, 반도체 집적 회로에 있어서,
도통 상태시에 전류가 흐름으로써 열 파괴에 이를 가능성이 있는 파워 소자와,
온도를 검출하기 위한 감열 소자를 가지고,
상기 파워 소자와 상기 감열 소자는, 동일 반도체 기판 상에 형성되며,
상기 감열 소자는 PN 접합을 가지고, PN 접합을 형성하는 P형 영역, N형 영역 중 어느 한쪽이, 저항체를 통해 그라운드 전위(VSS), 혹은 전원 전위(VDD) 중 어느 한쪽에 접속되어 있으며,
상기 PN 접합의 양단의 전위차와, 저항체의 양단의 전위차의 합이, 온도 검출의 신호로서 사용되는 것을 특징으로 하는 반도체 장치를 제공한다.
본 발명에서는, 파워 소자와, 감열 소자의 PN 접합을, 종래 기술에 비해 접근시켜 배치할 수 있다. 접근시켜 배치할 수 있다고 하는 것은, 발열원과 감열 소자 사이의 온도차가 작은 것을 의미한다.
또, 접근시켜 배치할 수 있기 때문에, 파워 소자의 일부를 움푹 들어가게 하여, 오목부를 형성하며, 오목부의 영역에 본 발명의 감열 소자만을 배치해도, 반도체 장치의 면적 증대가 적다. 하나의 배치에서는, 감열 소자의 3방향이, 발열원으로 둘러싸인다. 발열원은 발열원의 중앙 부근이 가장 고온이 되므로, 발열원의 최고 온도와 감열 소자의 온도 사이의 온도차가 작아진다고 하는 이점이 있다. 3방향은 1예이며, 발열원의 각(角)부에 배치하여 2방향 둘러싸이도록 해도, 중앙 부근에 배치하여 전 방향이 둘러싸이도록 해도, 같은 효과가 얻어진다. 단, 효과의 정도가 상이하다.
감열 소자가 다결정 실리콘인 종래 기술과 비교하면, 이하와 같이 된다. 다결정 실리콘의 감열 소자는, 반도체 기판으로부터 절연막을 통해 배치되어 있다. 절연막의 열전도율은 반도체 기판보다 작으므로, 발열원으로부터의 거리가 같으면, 다결정 실리콘의 감열 소자보다 본 발명이, 발열원과 감열 소자의 사이의 온도차를 작게 할 수 있다고 하는 효과를 가진다.
도 1은 본 발명의 파워 소자와 감열 소자의 도면이다. (A)는 평면 배치도, (B)는 단면도이다.
도 2는 종래 기술의 파워 소자와 감열 소자의 도면이다. (A)는 평면 배치도, (B)는 단면도이다.
도 3은 본 발명의 감열 소자 영역을 확대한 평면 배치도이다.
도 4는 본 발명의 파워 소자와 감열 소자의 위치 관계를 도시하는 평면 배치도이다.
도 5는 본 발명의 파워 소자와 감열 소자와 칩 전체의 위치 관계를 도시하는 평면 배치도이다.
도 6은 본 발명의 파워 소자의 메탈 배선과 감열 소자의 위치 관계를 도시하는 배치도이다.
이하에서는 도면을 이용하여, 실시예에 의해 발명을 실시하기 위한 형태를 설명한다.
[실시예 1]
도 1(A)는 본 발명의 반도체 장치의 평면도이다. 도 1(B)는 도 1(A)의 A－A를 따른 구조 단면도이다. P형 반도체 기판(1)에 파워 소자인 P형 MOS 파워 소자의 N웰(2a)과, 감열 소자의 N웰(2b)을 배치한다.
P형 MOS 파워 소자의 N웰(2a) 중에는, P형 MOS 파워 소자의 소스/드레인(7a)과, 게이트 전극(4)과, P형 MOS 파워 소자의 N웰의 N형 고농도 영역(6a)이 배치된다.
감열 소자의 N웰(2b) 중에는, 감열 소자의 P형 고농도 영역(7c)과, 감열 소자의 N웰의 N형 고농도 영역(6b)이 배치된다. N형 고농도 영역(6b)과 P형 고농도 영역(7c)은, 소자 분리 영역(3)에 의해 분리된다. N형 고농도 영역(6b)과 P형 반도체 기판의 P형 고농도 영역(7b)의 사이의 소자 분리 영역 상에는 저항체(5)가 배치된다. 본 도면의 배치에 있어서는, 감열 소자의 형상은 직사각형이며, 세 방면을 P형 MOS 파워 소자에 의해 둘러싸고 있다. P형 MOS 파워 소자의 외형 형상을 결정하고 있는 외곽이 직사각형의 3변을 따라 배치되어 있다고 말해도 된다. 이로 인해, P형 MOS 파워 소자는 감열 소자를 배치할 수 있도록 직사각형의 오목부를 가지고 있다. 감열 소자가 배치되며, 들어가 있는 오목부에는, P형 MOS 파워 소자의 N웰(2a), 소스/드레인(7a), 게이트 전극(4), 및 P형 MOS 파워 소자의 N웰의 N형 고농도 영역(6a)은 배치되지 않는다.
여기에서는, 직사각형의 감온 소자는 세 방면이 P형 MOS 파워 소자에 의해 둘러싸여 있다고 했는데, 두 방면 혹은 2변이어도 되고, 네 방면 혹은 4변이어도 된다.
도 3은, 도 1(A)의 감열 소자 영역을 확대한 것으로, 저항체의 배선을 도시하는 도면이다. 저항체(5)의 양단에는, 콘택트(8)를 배치하고, 메탈 배선(9)을 통해, 저항체의 한쪽의 단을 P형 반도체 기판의 P형 고농도 영역(7b)에, 다른 한쪽의 단을 감열 소자의 N웰(2b)의 N형 고농도 영역(6b)에 각각 접속하고 있다.
비교를 위해 종래 기술의 경우를 도 2(A) 및 (B)를 이용하여 설명한다. 도 2(A)는 종래 기술의 반도체 장치의 평면도이다. 도 2(B)는 도 2(A)의 A－A를 따른 구조 단면도이다. P형 반도체 기판의 P형 고농도 영역(7b)과 감열 소자의 N웰의 N형 고농도 영역(6b)은, 저항을 통하지 않고, 도시되어 있지 않은 메탈 배선과 콘택트를 통해 전기적으로 접속되어 있다. 발열원인 P형 MOS 파워 소자와 동일 기판 상에 감열 소자를 배치하면, 특허 문헌 1의 과제에 기록되어 있듯이 기생 동작의 문제가 발생한다. 그로 인해, 종래 기술에서는, 양자를 가까이 배치할 수 없었다. 도 2(B)에 도시하는 바와 같이, P형 MOS 파워 소자와 감열 소자 사이에 충분한 거리를 취해, 소자 분리 영역(3)을 형성할 필요가 있었다.
이 기생 동작의 구체적인 기구에 대해 설명한다. 도 1(B), 도 2(B)에 있어서, 일반적으로, P형 MOS 파워 소자의 소스와 N웰(2a)은, 전원 전위(VDD)에 접속되어 있다. P형 반도체 기판(1)은, 그라운드 전위(VSS)에 접속되어 있다. 도 2(B)에서는, 전술한 바와 같이, P형 반도체 기판의 P형 고농도 영역(7b)과 감열 소자의 N웰의 N형 고농도 영역(6b)이 전기적으로 접속되어 있기 때문에, N웰(2b)은 그라운드 전위(VSS)에 전기적으로 접속되어 있다.
전원 전위(VDD)에 접속된 소스인 P형 영역(7a), N웰(2a), P형 반도체 기판(1), 그라운드 전위(VSS)에 접속된 N웰(2b)이, PNPN에 상당한다. 양단은, 각각, 전원 전위(VDD), 그라운드 전위(VSS)에 접속되어 있으므로, 이 경로에서 전원 간 래치 업이 일어나는 경우가 있다. 일반적으로, 이 래치 업은, 양단의 7a와 2b의 거리가 가까우면 일어나기 쉽고, 떼어 놓으면 일어나기 어려워진다. 종래의 반도체 장치에서는, 래치 업이 일어나면, 반도체 장치가 부서지기 때문에, 일어나지 않도록 양자의 거리를 떼어 놓아 배치하고 있었다.
본 발명에서도, 같은 경로가 래치 업을 일으킬 가능성이 있는 PNPN으로 되어 있다. 그러나, P형 반도체 기판(1)과, N웰(2b)의 사이에 저항체를 배치하고 있다. 그로 인해, 이 경로에 전류가 흐르면, N웰(2b)의 전위가, 「저항체(5)의 저항값」×「전류」= 「전압」분만큼, 그라운드 전위(VSS)보다 높아진다. 이것은, 이 PN 접합에 역방향의 전위차를 거는 것에 상당하므로, 반도체 장치의 파괴를 일으킬 정도의 대전류가 이 경로에 흐르지 않는다. 그로 인해, 본 발명에서는, 7a와 2b를, 종래 기술과 같이 래치 업 대책으로서 떼어 놓을 필요가 없어진다. 이것은, 반도체 장치의 면적 축소를 의미함과 동시에, 발열원인 파워 소자와 감열 소자의 온도차가 작은 것을 의미한다.
종래 기술, 본 발명 중 어느 쪽에 있어서도, 감열 소자로부터의 신호는, 감열 소자의 P형 고농도 영역(7c)의 전위이다. 좀 더 정확하게 말하면, 7c의 전위와 그라운드 전위(VSS)의 전위차가, 감열 소자로부터의 신호이다. 본 발명에 있어서, 이 신호는, 감열 소자의 PN 접합의 전위차와, 저항체(5)에 걸리는 전압의 합이 된다. 저항체(5)에 걸리는 전압은, PN 접합에 흐르게 하는 전류와, 저항체의 저항값의 곱이다.
파워 소자의 열파괴 방지를 위해서는, 최고 온도 지점의 온도와 감열 소자 지점의 온도의 차에 의한 제1 오차와, 감열 소자 지점에서의 온도 측정의 제2 오차의 합을 작게 하는 것이 요구된다.
본 발명은, 파워 소자와 감열 소자를 동일 기판 상에 배치하고, 양자를 기생 동작이 일어나지 않도록 떼어 놓은 종래 기술, 혹은 감열 소자를 다결정 실리콘에 형성한 종래 기술, 어느 쪽과 비교하더라도, 제1 오차는 작아지고 있으며, 제2 오차에 관해서는 동등하다.
근년의 미세화에 수반하여, 단위 면적당의 발열량이 증대하고 있다. 그로 인해, 제1 오차가 제2 오차보다 압도적으로 커지고 있다. 본 발명은, 이 과제에 대응하는 것이다.
[실시예 2]
감열 소자의 PN 접합의 온도 감도는, 약 2mV/℃이다. 감열 소자의 PN 접합에 흐르게 하는 전류는, 일반적으로 0.1uA부터 10uA 사이인 것이 많다. 실시예 1에서 말한 제2 오차는, 저항체에 걸리는 전압에 의하는 것으로, 저항값이 크고, 전류가 큰 쪽이, 제2 오차가 커진다. 따라서, 허용되는 제2 오차로부터 저항값의 최대값이 구해진다.
제2 오차의 허용값은 10℃ 정도가 최대이므로, 전류 최소로 계산하여, 2mV/℃×10℃／0.1uA=200kΩ가 최대값이 된다.
저항의 최소값은, 기생 동작을 방지할 수 있는지의 여부로 정해진다. 조사한 결과 50Ω가 아니면 방지 효과가 부족했다. 이상으로부터, 저항값은 50Ω 이상, 200kΩ 이하가 된다.
[실시예 3]
저항체가 확산 저항인 경우, 저항체가 기생 동작을 일으키는 요인이 된다. 그로 인해, 저항체는, 반도체 기판으로부터 절연체로 분리되어 있는 것이 바람직하다. 이것에 해당하는 가장 일반적인 물질은, 다결정 실리콘이다. 다결정 실리콘의 저항값은, 폭과 길이로 바꿀 수 있는 것은 물론이나, 불순물 농도에 의해서도 바꿀 수 있다. 그로 인해, 원하는 저항값을 얻기 위해서 가장 적절하다. 도 1(B)는 저항체로서, 다결정 실리콘을 이용한 경우의 반도체 장치의 단면도와 동일하다.
[실시예 4]
재차 도 1(A)를 이용하여 설명한다. 감열 소자의 P형 영역이, 다른 한쪽의 극성의 영역인 N웰(2b)로 둘러싸여 있다. 이것은, PN 접합을 형성하는데 있어서 필수이며, 만약, P형 영역이 둘러싸여 있지 않은 경우, 감열 소자의 P형 영역과, P형의 반도체 기판이 단락해 버린다.
N웰(2b)은, 기생 동작을 일으킬 가능성이 있는 소자이므로, 일반적으로, P형 반도체 기판의 P형 고농도 영역(7b)으로 둘러싸인다. 감열 소자의 N웰(2b)은, 저항체를 통해 그라운드 전위(VSS)에 접속되므로, 감열 소자의 N웰의 N형 고농도 영역(6b)과, 그라운드 전위(VSS)인 P형 고농도 영역(7b) 사이에 끼이도록 저항을 배치하면, 도 3에 도시하는 바와 같이, 메탈 배선이 짧게 끝나므로 좋다.
또, 6b와 7b의 사이에는 소자 분리 영역이 필요하므로, 소자 분리 영역 상에 저항체를 둘 수 있는 것도 알맞다.
[실시예 5]
본 발명의 저항체는, 반도체 장치의 출력 소자 근방에 배치되기 때문에, 과도하게 과대한 전류가 흘러들어 파괴될 가능성이 있다. 이 파괴는 저항체의 체적을 크게 함으로써 억제할 수 있다. 그로 인해, 저항체는 최소폭으로, 필요한 저항값을 얻기 위해 필요한 길이로 구성되기보다도, 반도체 장치를 크게 하지 않는 범위에서, 가능한 한 큰 저항체를 배치하는 것이 좋다. 감열 소자의 N웰의 N형 고농도 영역(6b)과, 그라운드 전위(VSS)인 P형 고농도 영역(7b)의 사이는, 분리를 위해 필요한 영역이므로, 여기에 있어서의 최대 사이즈의 저항체를 배치하면, 반도체 장치 전체를 크게 할 필요도 없고, 파괴 내성을 올릴 수 있다.
저항체와 고농도 영역은, 분리시켜 두는 것이 바람직하므로, 저항체의 폭은, 감열 소자의 N웰의 N형 고농도 영역(6b)과, 그라운드 전위(VSS)인 P형 고농도 영역(7b) 사이의 거리의 2분의 1 이상이 된다. 이것은 기준이다.
[실시예 6]
감열 소자(11)와 파워 소자(12)의 위치 관계에 대해, 도 4를 이용하여 설명한다.
도 4(A)는, 파워 소자의 중심에 감열 소자를 배치한 것이다.
도 4(B)는, 파워 소자의 중심으로부터 조금 어긋난 위치에 감열 소자를 배치한 것이다.
도 4(C)는, 감열 소자의 3변이, 파워 소자에 둘러싸이도록 배치한 것이다.
도 4(D)는, 감열 소자를 파워 소자의 정점 부근에 배치한 것이다.
파워 소자와 감열 소자를 동일 기판 상에 배치한 구성의 종래 기술에서는, 감열 소자를 파워 소자의 근처에 배치할 수 없었기 때문에, 도 4에 도시하는 어느 형태에 있어서도, 분리 영역이 차지하는 면적이 커지고, 반도체 장치의 면적이 커진다고 하는 과제가 있었다. 본 발명에서는, 분리 거리가 작으므로, 면적의 증대를 작게 억제할 수 있다.
도 4의 배치에서는, 파워 소자에 둘러싸이는 구조가 되기 때문에, 파워 소자의 최고 온도와, 감열 소자 지점의 온도의 차가 작아진다고 하는 이점이 있다.
감열 소자와 제어 회로를 파워 소자에 둘러싸이도록 배치하기보다도, 감열 소자만을 파워 소자에 둘러싸이도록 배치함으로써, 상기 온도차가 작아진다.
파워 소자 전용의 반도체 장치가 아닌 경우, 파워 소자는 칩의 중심으로부터 어긋난 위치에 배치된다. 일반적으로는, 도 5에 도시하는 바와 같이 칩의 편측 근처에 배치되는 것이 많다. 이 경우, 칩이 방열체의 역할을 완수하므로, 파워 소자의 중심보다 칩의 단에 가까운 위치가 최고 온도 지점이 된다. 도 5에 도시하는 감열 소자가 배치된 지점이 최고 온도 지점이다.
[실시예 7]
노이즈 등에 기인하는 전하가 주입되거나 하면, 온도 검출 신호에 노이즈가 실린다. 본 발명에서는, 저항체가 있기 때문에, 이 영향이 커지는 경우가 있다. 그래서, 온도 검출 신호를 바탕으로 파워 소자를 제어하는 회로에 지연 기능을 가지게 하여, 온도 검출 신호가 어느 일정 시간 이상 변화하지 않으면, 파워 소자를 제어하지 않도록 한다.
[실시예 8]
도 6에 도시하는 바와 같이, 감열 소자(11) 위에, 파워 소자(12)와 패드(14)를 연결하는 메탈 배선(15)을 배치한다. 메탈은 절연막보다 열전도율이 좋으므로, 발열원인 파워 소자 상의 메탈 배선을 감열 소자의 상부에 두르면, 온도차가 작아진다.
이상의 설명에서는, 알기 쉽게 설명하기 위해, P형의 반도체 기판에서, P형의 파워 소자를 가지는 반도체 장치에 대해 말했는데, 이것에 한정되는 것은 아니다.
또, 감열 소자의 PN 접합의 구성에 있어서, P형 영역이 N형 영역으로 둘러싸이는 경우에 대해 설명했는데, 이것에 한정되는 것은 아니다. 반도체 기판과 감열 소자를 전기적으로 분리하기 위해, P형 기판에서는, 상술의 구성이 되고, N형 기판에서는, N형 영역을 P형 영역으로 둘러싼 구성의 감열 소자가 이용되는 경우가 많다.
또, 저항을 통해, N형 영역을 그라운드 전위(VSS)에 연결하는 경우에 대해 설명했는데, 이것에 한정되는 것은 아니다. P형 영역을 전원 전위(VDD)에 연결하는 경우도 있다.
또, 감열 소자로부터의 신호는, 그라운드 전위(VSS)와의 전위차에 한정되는 것이 아니며, 예를 들어, 전원 전위(VDD)와의 전위차를 신호에 이용해도 본 발명을 마찬가지로 실시하는 것이 가능하다.
1: P형 반도체 기판 2: N웰
2a: P형 MOS 파워 소자의 N웰 2b: 감열 소자의 N웰
3: 소자 분리 영역 4: 게이트 전극
5: 저항체 6: N형 고농도 영역
6a: P형 MOS 파워 소자의 N웰의 N형 고농도 영역
6b: 감열 소자의 N웰의 N형 고농도 영역
7: P형 고농도 영역 7a: P형 MOS 파워 소자의 소스/드레인
7b: P형 반도체 기판의 P형 고농도 영역
7c: 감열 소자의 P형 고농도 영역 8: 콘택트
9: 메탈 배선 11: 감열 소자
12: 파워 소자 13: 칩 전체
14: 패드 15: 메탈 배선

Claims (11)

  1. 반도체 기판과,
    상기 반도체 기판에 인접해서 설치된 파워 소자 및 감열 소자와,
    상기 감열 소자의 주위에 설치된 저항체를 가지고,
    상기 감열 소자는 상기 반도체 기판 내에 형성된 PN 접합을 가지며, 상기 PN 접합을 형성하는 P형 영역, N형 영역 중 어느 한쪽이, 상기 저항체를 통해 그라운드 전위(VSS), 혹은 전원 전위(VDD) 중 어느 한쪽에 접속되어 있고,
    상기 파워 소자는 상기 감열 소자가 들어가는 오목부를 가지고 있으며, 상기 오목부에는 상기 파워 소자의 웰, 소스, 드레인 및 게이트 전극이 형성되어 있지 않고,
    평면에서 볼 때, 상기 감열 소자의 PN 접합의 한쪽 극성의 제1 영역이, 다른쪽 극성의 제2 영역으로 둘러싸여 있음과 더불어, 상기 제2 영역이, 반도체 기판과 동일 극성의 제3 영역으로 둘러싸여 있고,
    상기 제2 영역은, 상기 제2 영역과 같은 극성을 가지는 제2 고농도 영역을 가지며,
    상기 제3 영역은, 상기 제3 영역과 같은 극성을 가지는 제3 고농도 영역을 가지고,
    적어도 상기 저항체의 일부가, 상기 제2 고농도 영역과, 상기 제3 고농도 영역 사이에 끼어 있는 것을 특징으로 하는 반도체 장치.
  2. 청구항 1에 있어서,
    상기 저항체의 저항값은, 50Ω 이상, 200kΩ 이하인 것을 특징으로 하는 반도체 장치.
  3. 청구항 1에 있어서,
    상기 저항체가 다결정 실리콘으로 이루어지는 것을 특징으로 하는 반도체 장치.
  4. 청구항 1에 있어서,
    상기 저항체의 폭이, 상기 제2 고농도 영역과, 상기 제3 고농도 영역 사이의 거리의 2분의 1 이상인 것을 특징으로 하는 반도체 장치.
  5. 청구항 1에 있어서,
    상기 감열 소자의 형상은 직사각형이고, 적어도 상기 직사각형의 2변이, 상기 파워 소자의 외곽을 따르고 있는 것을 특징으로 하는 반도체 장치.
  6. 청구항 1에 있어서,
    상기 감열 소자의 형상은 직사각형이고, 적어도 상기 직사각형의 3변이, 상기 파워 소자의 외곽을 따르고 있는 것을 특징으로 하는 반도체 장치.
  7. 청구항 1에 있어서,
    상기 감열 소자의 형상은 직사각형이고, 상기 직사각형의 4변이, 상기 파워 소자의 외곽을 따르고 있는 것을 특징으로 하는 반도체 장치.
  8. 청구항 1에 있어서,
    상기 PN 접합의 양단의 전위차와, 상기 저항체의 양단의 전위차의 합이, 온도 검출의 신호로서 사용되는 것을 특징으로 하는 반도체 장치.
  9. 청구항 8에 있어서,
    상기 온도 검출의 신호를 이용하여, 상기 파워 소자를 제어하는 회로에 지연 기능을 가지는 것을 특징으로 하는 반도체 장치.
  10. 반도체 기판과,
    상기 반도체 기판에 인접해서 설치된 파워 소자 및 감열 소자와,
    상기 감열 소자의 주위에 설치된 저항체를 가지고,
    상기 감열 소자는 상기 반도체 기판 내에 형성된 PN 접합을 가지며, 상기 PN 접합을 형성하는 P형 영역, N형 영역 중 어느 한쪽이, 상기 저항체를 통해 그라운드 전위(VSS), 혹은 전원 전위(VDD) 중 어느 한쪽에 접속되어 있고,
    상기 파워 소자는 상기 감열 소자가 들어가는 오목부를 가지고 있으며, 상기 오목부에는 상기 파워 소자의 웰, 소스, 드레인 및 게이트 전극이 형성되어 있지 않고,
    패드를 더 가지고, 상기 파워 소자와 상기 패드를 연결하는 메탈 배선의 일부가, 상기 감열 소자의 적어도 일부 위에 배치되어 있는 것을 특징으로 하는 반도체 장치.
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