KR102409130B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

방법은 기판의 에피택시 층 위에 하드 마스크를 형성하는 단계; 하드 마스크 위에 패터닝된 마스크를 형성하는 단계; 하드 마스크 및 에피택시 층을 에칭하여 에피택시 층에 트렌치를 형성하는 단계로서, 하드 마스크의 나머지 부분은 에피택시 층의 최상단 표면을 덮고, 트렌치는 에피택시 층의 측벽을 노출시키는 것인 단계; 에피택시 층의 최상단 표면의 법선에 평행하지 않는 경사 방향을 따라 트렌치 내에 p형 이온 빔을 지향시킴으로써 P 웰 영역을 형성하는 단계로서, p형 이온 빔을 트렌치 내로 지향시키는 동안 에피택시 층의 최상단 표면이 하드 마스크의 나머지 부분에 의해 p형 이온 빔으로부터 보호되는 것인 단계; 및 p형 이온 빔을 트렌치 내로 지향시킨 후, 트렌치 내에 게이트 구조체를 형성하는 단계를 포함한다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 출원은 2020년 3월 17일자로 중화인민공화국 국가지식산권국(SIPO)에 출원된 중국 특허출원 제 202010186664.7 호의 우선권을 주장하며, 이에 그 내용 전체가 본원에 참조로 포함된다.
반도체 집적 회로(IC) 산업은 급속히 발전해왔다. IC 재료 및 디자인의 기술 발전으로 인해 여러 IC 세대가 생겼고, 각 세대는 이전 세대보다 회로가 더 작고 복잡해졌다. 이러한 발전은 IC의 프로세싱 및 제조의 복잡도 및 과제를 증가시켰다.
수직 전도형(vertically-conducting) 트렌치 MOSFET(metal oxide semiconductor field effect transistor: 금속 산화물 반도체 전계 효과 트랜지스터)은 전력 전자장치로 사용될 수 있다. 트렌치 MOSFET이 온 상태(on state)에서 바이어스되면, 전류는 소스 영역과 기판 사이에서 수직으로 흐른다. MOSFET의 셀 피치(cell pitch)를 줄이는 것은 디바이스 사이즈를 줄이고 반도체 칩 상의 능동 소자의 수를 늘리는 데 있어서 중요하다. 또한, 셀 피치는, 디바이스가 켜져 있을 때의 소스와 드레인 사이의 저항률(Rdson) 과 같은, 디바이스 성능에도 영향을 미친다. 셀 피치를 줄이는 것은, 최소 임계 치수(minimal critical dimension)를 해소하고 상이한 패터닝층(patterning layer)을 정렬시킴에 있어서의 리소그래피 장치의 능력과 같은, 제조 프로세스 기술에 의해 제한된다. 후술되는 개시 내용은 이러한 맥락에서 시작한다.
본 개시의 양태는 첨부 도면과 함께 읽으면 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라, 다양한 피처는 실제 크기대로 도시되어 있지 않다는 것을 유의해야 한다. 실제로, 다양한 피처의 치수는 논의를 명확히 하기 위해 임의적으로 늘어나거나 줄어들 수도 있다.
도 1a 내지 도 14는 본 개시의 일부 실시예에 따른, 다양한 제조 단계에서의 반도체 디바이스의 단면도이다.
도 15a 및 15b는 본 개시의 일부 실시예에 따른, 반도체 디바이스를 형성하기 위한 방법을 도시한다.
도 16은 본 개시의 일부 실시예에 따른, 반도체 디바이스의 단면도이다.
도 17 내지 도 23은 본 개시의 일부 실시예에 따른, 다양한 제조 단계에서의 반도체 디바이스의 단면도이다.
도 24는 본 개시의 일부 실시예에 따른, 반도체 디바이스를 형성하기 위한 방법을 도시한다.
이하의 개시 내용은 제공된 주제의 상이한 피처를 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 본 개시 내용을 단순화하기 위해, 이하에서는 컴포넌트 및 배열의 구체적인 예를 설명한다. 물론, 이들은 예시에 불과한 것으로서, 한정적인 것으로 의도되지는 않는다. 예를 들어, 이하의 설명에서 제 2 피처 위에 또는 상에 제 1 피처를 형성한다는 것은 제 1 및 제 2 피처가 직접 접촉하게 형성되는 실시예를 포함할 수 있으며, 제 1 피처와 제 2 피처가 직접 접촉하지 않을 수 있도록, 제 1 피처와 제 2 피처 사이에 부가의 피처가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시 내용에서는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간명성을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계에 영향을 미치지는 않는다.
또한, 공간적으로 상대적인 용어(spatially relative terms), 예컨대 "아래쪽에(beneath)", "아래에(below)", "하부(lower)", "위에(above)", "상부(upper)"는, 본 명세서에서 도면에 예시된 바와 같이, 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하기 위해서 설명의 편의상 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 배향에 부가하여 사용 또는 동작 중인 디바이스의 상이한 배향을 포괄하도록 의도된다. 장치는 달리 배향될 수 있고(90도 또는 다른 배향으로 회전될 수 있고), 본 명세서에서 사용되는 공간적으로 상대적인 기술어(spatially relative descriptors)도 마찬가지로 그에 따라 해석될 수 있다.
도 1 내지 도 14는 본 개시의 일부 실시예에 따른, 다양한 제조 단계에서의 반도체 디바이스의 단면도이다.
도 1을 참조한다. 반도체 기판(100)의 일부인 반도체 영역(102)이 도시되어 있다. 반도체 영역(102)은 결정질 실리콘 구조체를 가질 수 있다. 대안적으로, 반도체 영역(102)은 실리콘 게르마늄과 같은 기타 반도체 재료로 형성될 수 있다. 일부 실시예에서, 반도체 영역(102)은 인 또는 비소와 같은 n형 불순물이, 예를 들어 약 1019/cm3 내지 약 1021/cm3의 불순물 농도로 도핑된 고농도 도핑 층이다. 설명된 실시예에서, 용어 "고농도 도핑"은 약 1019/cm3 보다 높은 불순물 농도를 의미한다. 그러나, 당업자라면 "고농도 도핑"이 특정 디바이스 유형, 기술 세대, 최소 피처 크기 등에 따른 전문 용어라는 것을 인식할 것이다. 그러므로, 용어는 평가되는 기술을 바탕으로 해석되고 설명된 실시예로 한정되지 않는 것으로 의도된다.
반도체 기판(100)은 고농도 도핑 반도체 영역(102) 위에 에피택시 층(104; epitaxy layer)을 더 포함한다. 에피택시 층(104)은 에피택시를 통해 형성되고, n형 불순물로 저농도로 도핑된다. 에피택시 층(104)의 불순물 농도는 약 1015/cm3 내지 약 1018/cm3 사이일 수 있다. 결과적으로, 에피택시 층(104)의 불순물 농도는 반도체 영역(102)의 불순물 농도보다 낮다. 일부 실시예에서, 비록 기타 반도체 재료가 사용될 수도 있지만, 에피택시 층(104)은 결정질 실리콘 층일 수 있다.
이어서, 에피택시 층(104) 위에는, 패드 산화물 층(110; pad oxide layer) 및 하드 마스크(112; hard mask)이 형성된다. 일부 실시예에서, 패드 산화물 층(110)은 에피택시 층(104)의 상부 영역을 열적으로 산화시킴으로써 형성되고, 그러므로 패드 산화물 층(110)은 실리콘 산화물(SiO2)을 포함할 수 있다. 하드 마스크(112)는 Si3N4와 같은 실리콘 질화물로 형성될 수 있고, CVD, PVD, ALD 또는 기타의 프로세스와 같은 적합한 프로세스에 의해 형성될 수 있다.
이어서, 하드 마스크(112) 위에는, 패터닝된 마스크(M1; patterned mask)가 형성된다. 일부 실시예에서, 패터닝된 마스크(M1)는 추후 단계에서 형성된 게이트 구조체(gate structure)(예를 들어, 도 10 내지 도 14의 게이트 구조체(170))의 위치를 획정하는 복수의 개구부(O1)를 갖는다. 일부 실시예에서, 패터닝된 마스크(M1)는 포토레지스트(photoresist)이며, 포토리소그래피 프로세스(photolithography process)에 의해 형성될 수 있다.
도 2를 참조한다. 에피택시 층(104)에 복수의 트렌치(T1; trench)를 형성하기 위해서, 패드 산화물 층(110), 하드 마스크(112), 및 에피택시 층(104)은 패터닝된 마스크(M1)의 개구부(O1)를 통해 에칭된다. 보다 상세하게는, 하드 마스크(112)는 패터닝된 마스크(M1)를 에칭 마스크로 사용하여 패터닝된다. 이어서, 하드 마스크(112)는 패드 산화물 층(110) 및 에피택시 층(104)을 에칭 마스크로 사용하여 패터닝된다. 일부 실시예에서, 패드 산화물 층(110), 하드 마스크 층(112), 및 에피택시 층(104)은 건식 에칭(dry etching), 습식 에칭(wet etching), 또는 이들의 조합을 사용하여 에칭될 수 있다. 일부 실시예에서, 각각의 트렌치(T1)는 라운딩된(rounded) 바닥 표면을 갖는다. 대안적으로, 각각의 트렌치(T1)는 U자 형상의 단면 프로파일을 갖는다. 일부 실시예에서, 트렌치(T1)의 최저 단부는 반도체 영역(102)으로부터 분리된다.
도 3을 참조한다. 패터닝된 마스크(M1)는 스트리핑(stripping)과 같은 적합한 프로세스에 의해 제거된다. 이어서, 하드 마스크(112) 위에는, 산화물 층(120)이 퇴적되어 트렌치(T1)를 충전한다. 일부 실시예에서, 산화물 층(120)은 트렌치(T1)를 완전히 충전한다. 즉, 산화물 층(120)에 의해 충전되지 않는 트렌치(T1)의 일부는 없다. 일부 실시예에서, 산화물 층(120)은 SiO2로 이루어진다. 일부 실시예에서, 산화물 층(120)은 CVD, PVD, ALD, 유동성 CVD(flowable CVD) 또는 기타 적합한 퇴적 프로세스에 의해 형성될 수 있다.
도 4를 참조한다. 산화물 층(120)의 상부 표면을 낮추기 위해서, 산화물 층(120)을 에치백(etch back)한다. 나머지 산화물 층(120)은 트렌치(T1)의 하부 부분에 유지된다. 예를 들어, 산화물 층(120)은 그 산화물 층(120)의 나머지 부분의 최상단 표면이 에피택시 층(104)의 최상단 표면보다 낮도록, 낮아진다. 달리 말하면, 산화물 층(120)의 나머지 부분은 트렌치(T1)의 하부 부분에 배치된다. 산화물 층(120)은 건식 에칭, 습식 에칭, 또는 이들의 조합을 사용하여 에칭될 수 있다. 일부 다른 실시예에서, 산화물 층(120)의 상부 표면과 하드 마스크(112)의 상부 표면의 레벨링(leveling)을 위해 산화물 층(120)에 수행되는 화학적 기계적 폴리싱(CMP) 프로세스는 산화물 층(120)의 에치백보다 선행된다. 일부 실시예에서, 에치백 프로세스 이후에, 산화물 층(120)은 약 0.5μm 내지 약 3.5μm의 범위의 최고 높이(H1)를 갖는다.
도 5a를 참조한다. 하드 마스크(112) 위와 트렌치(T1)의 측벽 상에는, 산화물 층(130)이 퇴적된다. 일부 실시예에서, 산화물 층(130)은 하드 마스크(112), 패드 산화물 층(110) 및 에피택시 층(104)에 컨포멀한다. 결과적으로, 산화물 층(130)은, 트렌치(T1)를 충전하지 않고 컨포멀 층을 형성하기에 충분할 정도의 짧은 지속 시간 동안, CVD 또는 ALD와 같은 컨포멀 퇴적 프로세스에 의해 형성된다. 산화물 층(120) 및 산화물 층(130)이 모두 CVD에 의해 형성되는 일부 실시예에서, 산화물 층(120)은 트렌치(T1)(도 3 참조)를 완전히 충전시키도록 퇴적되는 반면, 산화물 층(130)은 기저의 구조체에 컨포멀한 얇은 층이므로, 산화물 층(120)의 퇴적 시간이 산화물 층(130)의 퇴적 시간보다 길 수 있다. 결과적으로, 도 3의 산화물 층(120)의 두께는 도 5a의 산화물 층(130)보다 두껍다. 일부 실시예에서, 산화물 층(130)은 SiO2로 이루어진다. 도 5a의 일부 실시예에서, 산화물 층(120 및 130)은 동일한 재료로 이루어지므로, 산화물 층(120 및 130) 사이에는 구별가능한 계면이 없다. 산화물 층(120 및 130)이 상이한 재료로 이루어지는 일부 실시예에서와 달리, 산화물 층(120 및 130)은 그들 사이를 구별할 수 있는 계면을 포함할 수 있다.
도 5b를 참조한다. 도 5b는, 트렌치(T1)에 의해 노출된 에피택시 층(104)의 표면 상에 산화물 층(131)이 선택적으로 형성된다는 점에서, 도 5a의 실시예와 상이한 실시예를 예시한다. 일부 실시예에서, 산화물 층(131)은 열 산화 프로세스를 통해 형성될 수 있다. 이러한 방식으로, 산화물 층(131)은 하드 마스크(112) 상에서보다 에피택시 층(104)의 노출된 표면에서 더 빠른 성장 속도를 가질 수 있다. 일부 실시예에서, 하드 마스크(112)의 표면은 산화물 층(131)에 의한 커버되지 않는다. 즉, 하드 마스크(112)의 표면은 산화물 층(131)을 형성한 이후에 노출된 상태로 유지된다.
도 6a 및 도 6b를 참조하는데, 도 6a는 도 5a의 실시예로부터 계속되고, 도 6b는 도 5b의 실시예로부터 계속된다. 지향성 주입 프로세스가 수행되어 에피택시 층(104) 내에 복수의 P 웰 영역(140)을 형성하는데, 여기에서는 지향성 이온이 에피택시 층(104)의 최상단 표면에 대해서 수직에 관하여 경사 각도로 에피택시 층(104)으로 지향된다. 도 6a 및 6b에서 점선으로 표시된 화살표는 에피택시 층(104)에 입사하는 이온 빔을 나타낸다. 보다 상세하게는, 이온 빔은 에피택시 층(104)의 측벽으로부터 트렌치(T1)를 통해 에피택시 층(104)으로 지향되는 반면, 하드 마스크(112)는 이온 빔이 에피택시 층(104)의 상부 표면에 도달하지 못하도록 입사된 이온 빔을 차단한다.
일부 실시예에서, 예를 들어, 트렌치(T1)의 제 1 측면을 통해 에피택시 층(104)에 P 웰 영역(140)의 부분들을 형성하기 위해서, 약 30° 내지 약 60° 범위의 제 1 각도(A1)로 트렌치(T1)의 제 1 측면(예를 들어, 도 6a 및 도 6b에서 트렌치(T1)의 좌측면)을 통해 제 1 지향성 이온(I1)을 에피택시 층(104)으로 지향시킴으로써, 지향성 주입 프로세스를 수행할 수 있다. 여기서, 각도(A1)는 제 1 지향성 이온(I1)의 입사 방향과 에피택시 층(104)의 최상단 표면의 법선 사이의 각도를 나타낸다. 제 1 지향성 이온(I1)을 지향시킨 이후, 트렌치(T1)의 제 2 측면을 통해 에피택시 층(104)에 P 웰 영역(140)의 다른 부분들을 형성하기 위해, 제 2 지향성 이온(I2)을 약 30° 내지 약 60° 범위의 제 2 각도(A2)로 트렌치(T1)의 제 1 측면과 대향하는 트렌치(T1)의 제 2 측면(예를 들어, 도 6a 및 도 6b에서 트렌치(T1)의 우측면)을 통해 에피택시 층(104)으로 지향시킨다. 여기서, 각도(A2)는 제 2 지향성 이온(I2)의 입사 방향과 에피택시 층(104)의 최상단 표면의 법선 사이의 각도를 나타낸다. 일부 실시예에서, 제 1 퇴적 각도(A1) 및 제 2 퇴적 각도(A2)는 실질적으로 값이 동일하지만 방향이 반대이다. 일부 실시예에서, 제 1 및 제 2 각도(A1, A2)가 너무 작으면(예를 들어, 30°보다 훨씬 더 작으면), 이온 궤적이 너무 경사져서, 이온 빔이 에피택시 층(104) 내의 원하는 측방향 깊이에 도달할 수 없다. 한편, 제 1 및 제 2 각도(A1, A2)가 너무 크면(예를 들어, 60°보다 훨씬 크면), 이온 궤적이 너무 수평이어서, 이온 빔이 하드 마스크(112)에 의해 차단될 수 있다.
일부 실시예에서, 지향성 주입 프로세스 이후, 에피택시 층(104)은 P 웰 영역(140)에 측방향으로 인접한 비도핑 영역(1042; un-doped region)을 갖는다. 이는 지향성 이온(I1 및 I2)이 에피택시 층(104)의 측벽으로부터 비도핑 영역(1042)에 도달할 수 없기 때문이다. 예를 들어, 도 6a 및 도 6b의 영역(S1)에 도시된 바와 같이(점선으로 도시됨), 영역(S1)이 두 인접 트렌치 사이의 에피택시 층(104)의 영역(및/또는 도 10 내지 도 14의 두 인접 게이트 구조 사이의 영역)이다. 예시된 바와 같이, 측방향으로 두 P 웰 영역(140) 사이에 비도핑 영역(1042)이 있다. 일부 실시예에서, 비도핑 영역(1042)의 최상단 단부는 에피택시 층(104)의 최상단 표면과 실질적으로 수평이다. 달리 말하면, 에피택시 층(104)의 영역(S1)의 최상단 표면은 지향성 주입 프로세스 이후에적어도 부분적으로 도핑되지 않는다. 일부 실시예에서, 영역(S1)은 중간보다 대향 측면에서 더 높은 도펀트 농도를 갖는다. 예를 들어, 영역(S1)의 중간(예를 들어, 비도핑 영역(1042))에는 P 웰 영역(140)의 도펀트가 없다.
일부 실시예에서, 도 6a 및 6b의 산화물 층(130 및 131)은 주입 스크리닝(implantation screening)을 위한 지향성 주입 프로세스 중 및 지향성 주입 프로세스 중의 채널 효과(channeling effect)의 감소 중에 에피택시 층(104)의 보호층(예를 들어, 스크린층)으로서 작용한다. 도 6a 및 6b의 산화물 층(130 및 131)이 없는 일부 실시예에서, 에피택시 층(104)의 측벽은 트렌치(T1)에 의해 노출될 수 있고, 따라서 이온(I1 및 I2)이 에피택시 층(104)의 노출된 측벽에 직접 어택할 수 있고 에피택시 층(104) 내에 결함을 유발할 수 있다. 따라서, 도 6a 및 6b의 산화물 층(130 및 131)은 본 명세서에서 설명된 지향성 주입 프로세스에 의해 유발된 에피택시 층(104)의 결함을 억제함으로써 에피택시 층(104)을 보호할 수 있다.
일부 실시예에서, 산화물 층(120)은 또한 이온(I1 및 I2)이 에피택시 층(104)의 원치 않는 영역으로 이동하는 것을 방지하기 위해 이온(I1 및 I2)을 차단하는 마스크로서 작용할 수 있고, 따라서 산화물 층(120)의 높이(H1)는 P 웰 영역(140)의 수직 깊이에 영향을 미친다. 상술한 바와 같이, 산화물 층(120)은 약 0.5μm 내지 약 3.5μm의 높이(H1)를 갖는다. 일부 실시예에서, 산화물 층(120)의 높이(H1)가 너무 낮은 경우, P 웰 영역(140)은 수직 방향을 따라 너무 길 수 있고, 산화물 층(120)의 높이(H1)가 너무 높은 경우, P 웰 영역(140)은 수직 방향을 따라 너무 짧을 수 있다.
본 개시의 일부 실시예에서, 하드 마스크(112)는 에피택시 층(104)을 패터닝하여 에피택시 층(104)에 트렌치(T1)를 형성하는데 사용된다. 이어서, 지향성 주입 프로세스를 수행함으로써, 에피택시 층(104) 내에 동일한 하드 마스크(112)를 사용하여, P 웰 영역(140)을 형성할 수 있다. 일부 실시예에서, 모든 P 웰 영역(140)은 하드 마스크(112) 아래에 있는 영역에 형성되므로, P 웰 영역(140)은 하드 마스크(112)와 실질적으로 자기정렬된 것으로 간주될 수 있다. 그러나, P 웰 영역이 이후 단계에서(예를 들어, 하드 마스크(112)가 제거된 후에) 형성되는 일부 실시예에서, 에피택시 층(104)에서 P 웰 영역의 위치를 획정하기 위해 부가의 마스크를 적용할 수 있다. 따라서, 본 개시의 실시예는 자기정렬된 P 웰 영역을 형성하는 방법을 제공하고, 비용을 절약할 수 있다.
도 7를 참조한다. 도 6a의 하드 마스크(112), 패드 산화물 층(110), 산화물 층(120), 및 산화물 층(130)(및 도 6b의 산화물 층(131))이 제거된다. 일부 실시예에서, 하드 마스크(112), 패드 산화물 층(110), 산화물 층(120), 및 산화물 층(130)(또는 산화물 층(131))은 건식 에칭, 습식 에칭, 또는 이들의 조합과 같은 적합한 에칭 프로세스를 통해 제거될 수 있다. 에칭 프로세스 이후, 에피택시 층(104)의 최상단 표면이 노출된다. 일부 실시예에서, 비도핑 영역(1042)은 에칭 프로세스 이후에 노출된다.
도 8a를 참조한다. 어닐링 프로세스(annealing process)를 수행하여 도 7의 P 웰 영역(140)을 재분포시킴으로써 P 웰 영역(142)을 형성한다. 보다 상세히는, 어닐링 프로세스는 도 7의 P 웰 영역(140)의 도펀트를 측방향으로 확산시키기 위해 수행된다. 예를 들어, 두 인접 트렌치(T1) 사이의 영역(S1)에 도시된 바와 같이, 도 7의 P 웰 영역(140)의 도펀트는 열역학적으로 비도핑 영역(1042)로 확산되어, 도 8a에 도시된 바와 같이, 비도핑 영역(1042)이 도핑 영역(1044)으로 된다. 달리 말하면, 영역(S1)에서의 에피택시 층(104)의 최상단 표면은 어닐링 프로세스 이후 완전히 도핑된 영역이 된다. 일부 실시예에서, 어닐링 프로세스는 약 800℃ 내지 약 1200℃의 온도에서 약 30분 내지 약 240분 동안 수행될 수 있다.
도 8b를 참조하는데, 도 8b는 도 8a의 영역(S1)에서의 도펀트 농도 분포를 나타내는 그래프이다. 도 8b의 수직 축은 도펀트 농도이고, 수평 축은 도 8a의 영역(S1)의(예를 들어, 왼쪽 트렌치(T1)에서 오른쪽 트렌치(T1)까지의) 측방 위치이다. 도 8b에 도시된 바와 같이, 도펀트 농도는 영역(S1)에서 측방향으로 변한다. 보다 상세히는, 영역(S1)은 도 8a에서 트렌치(T1)에 근접한 대향 측면에서 더 높은 도펀트 농도를 갖는다. 이는, 도 6a 및 도 6b에 설명된 바와 같이, 도펀트가 초기에 영역(S1)의 대향 측면으로부터 영역(S1) 내로 유도되기 때문이다. 한편, 어닐링 프로세스는 영역(S1)의 대향 측면에서 영역(S1)의 중간으로 도펀트를 확산시키기 때문에, 영역(S1)의 중간에서의 도펀트 농도는 영역(S1)의 대향 측면에서의 도펀트 농도보다 낮다. 그 특성은 영역(S1)의 최상단 표면에서 알 수 있다. 즉, 도펀트 농도는 에피택시 층(104)의 영역(S1)의 최상단 표면을 따라 변한다.
도 9를 참조한다. 게이트 유전체층(150)은 에피택시 층(104)에 컨포멀하게 퇴적된다. 게이트 유전체층(150)은 트렌치(T1)를 라이닝(lining)한다. 게이트 유전체층(150)은 실리콘 산화물, 실리콘 이산화물(SiO2)과 같은 산화물 층일 수 있다. 일부 실시예에서, 게이트 유전체층(150)은 CVD, ALD 또는 열 산화 프로세스와 같은 적합한 프로세스에 의해 형성될 수 있다. 게이트 유전체층(150)이 열 산화 프로세스에 의해 형성되는 일부 실시예에서, 열 산화 프로세스 중의 온도는 도 6a 및 6b에 도시된 P 웰 영역(140)의 확산을 유발하기에 충분히 높을 수 있으며, 도 8a 및 도 8b에 설명된 바와 같이, P 웰 영역(140)에서의 도펀트의 재 분포를 유발하여 P 웰 영역(142)을 형성할 수 있다. 이러한 방식으로, 일부 실시예에서, 도 9의 열 산화 프로세스의 온도가 도펀트의 재분포를 유발하기에 충분히 높으면, 도 8a 및 도 8b에 설명된 어닐링 프로세스는 생략될 수 있다. 이러한 상황에서(예를 들어, 도 8a 및 8b에서 논의된 어닐링 프로세스가 생략되는 상황에서), 도 9의 열 산화 프로세스의 온도는 도펀트 재분포를 유발하기에 충분히 높기 때문에, 도 9의 영역(S1)은 여전히 도 8b에서 논의된 것과 유사한 도펀트 농도 분포를 가질 수 있다.
도 10를 참조한다. 게이트 전극층(160)이 게이트 유전체층(150) 위에 퇴적되어 트렌치(T1)를 충전한다. 일부 실시예에서, 게이트 전극층(160)은 폴리실리콘일 수 있다. 일부 실시예에서, 게이트 전극층(160)은 도핑된 폴리실리콘일 수 있다. 일부 실시예에서, 게이트 전극층(160)은 실란(SiH4)을 저압 처리 챔버(low-pressure processing chamber)의 내부에서 열적으로 퇴적함으로써 형성된다. 게이트 전극층(160)은 트렌치(T1)를 충전하는 두께로 형성된다.
도 11를 참조한다. 화학적 기계적 폴리싱(CMP) 프로세스를 수행하여, 에피택시 층(104)이 노출될 때까지, 과잉 게이트 전극층(160)(도 10 참조) 및 게이트 유전체층(150)을 제거한다. CMP 프로세스 이후, 트렌치(T1) 내의 게이트 전극층(160)의 나머지 부분은 게이트 전극(162)으로 지칭될 수 있고, 트렌치(T1) 내의 게이트 유전체층(150)의 나머지 부분은 게이트 유전체(152)로 지칭될 수 있다. 일부 실시예에서, 각각의 트렌치(T1) 내에서, 게이트 전극(162) 및 게이트 유전체(l52)는 게이트 구조체(170)로 총칭될 수 있다.
도 12를 참조한다. 에피택시 층(104) 위에, 패터닝된 마스크(M2)를 형성한다. 일부 실시예에서, 패터닝된 마스크(M2)는 게이트 구조체(170)의 상부 표면 및 게이트 구조체(170)에 인접한 에피택시 층(104) 부분들을 노출시키는 개구부(O2)를 갖는다. 한편, 에피택시 층(104)의 일부 부분들을 패터닝된 마스크(M2)으로 덮는다. 그 다음, 주입 프로세스를 수행하여 개구부(O2)를 통해 노출된 에피택시 층(104)의 부분들에 복수의 N+소스 영역(180)을 형성한다. N+소스 영역(180)은 고농도 도핑 N+영역(180)으로 지칭될 수 있다.
일부 실시예에서, 도 12의 주입 프로세스는 이온(I3)을 에피택시 층(104)으로 지향하는 단계를 포함한다. 일부 실시예에서, 이온(I3)의 입사 방향은 에피택시 층(104)의 상부 표면에 대해서 실질적으로 수직이다. 즉, 이온(I3)의 입사 방향은 에피택시 층(104)의 상부 표면의 법선과 실질적으로 정렬된다. 일부 다른 실시예에서, 이온(I3)의 입사 방향과 에피택시 층(104)의 상부 표면의 법선 사이의 각도의 범위는 약 0° 내지 약 7°이다. 도시된 실시예에서, 게이트 구조체(170)는 패터닝된 마스크(M2)에 의해 덮이지 않기 때문에, 게이트 구조체(170)의 적어도 최상부 부분들이 의도하지 않게 이온(I3)에 의해 도핑될 수 있다. 일부 다른 실시예에서, 게이트 구조체(170)는 패터닝된 마스크(M2)에 의해 덮이므로, 이온(I3)에 의해 도핑되지 않게 된다.
도 6a 및 도 6b와 관련하여 위에서 논의된 바와 같이, 지향성 이온(I1 및 I2)은 경사 각도로 에피택시 층(104)에 입사된다. 일부 실시예에서, 도 12의 이온(I3)의 입사 방향은 도 6a 및 도 6b에 설명된 이온(I1 및 I2)의 입사 방향보다 에피택시 층(104)의 상부 표면에 대해 더 수직이다. 달리 말하면, 도 12의 이온(I3)의 입사 방향과 에피택시 층(104)의 상부 표면의 법선 사이의 각도는 도 6a 및 도 6b의 지향성 이온(I1 및 I2)의 입사 방향과 에피택시 층(104)의 상부 표면의 법선 사이의 각도보다 작다.
도 13을 참조한다. 패터닝된 마스크(M2)를 제거하고, 에피택셜 층(104) 위에 패터닝된 마스크(M3)를 형성한다. 일부 실시예에서, 패터닝된 마스크(M3)는 에피택시 층(104)의 일부 부분들을 노출시키는 개구부(O3)를 갖는다. 한편, N+소스 영역(180) 및 게이트 구조체(170)는 패터닝된 마스크(M3)에 의해 덮인다. 그 다음, 주입 프로세스를 수행하여 개구부(O3)를 통해 에피택시 층(104)의 노출된 부분에 복수의 P+바디 영역(104; body region)을 형성한다. 일부 실시예에서, P+바디 영역(190)의 도펀트 농도는 P 웰 영역(142)의 도펀트 농도보다 높다.
일부 실시예에서, 도 13의 주입 프로세스는 이온(I4)을 에피택시 층(104)으로 지향시키는 단계를 포함한다. 일부 실시예에서, 이온(I4)의 입사 방향은 에피택시 층(104)의 상부 표면과 실질적으로 수직이다. 즉, 이온(I4)의 입사 방향은 에피택시 층(104)의 상부 표면의 법선과 실질적으로 정렬된다. 일부 다른 실시예에서, 이온(I4)의 입사 방향과 에피택시 층(104)의 상부 표면의 법선 사이의 각도의 범위는 약 0° 내지 약 7°이다.
도 6a 및 도 6b와 관련하여 위에서 논의된 바와 같이, 지향성 이온(I1 및 I2)은 경사 각도로 에피택시 층(104)에 입사된다. 일부 실시예에서, 도 13의 이온(I4)의 입사 방향은 도 6a 및 도 6b에 설명된 이온(I1 및 I2)의 입사 방향보다 에피택시 층(104)의 상부 표면에 더 수직이다. 달리 말하면, 도 13의 이온(I4)의 입사 방향과 에피택시 층(104)의 상부 표면의 법선 사이의 각도는 도 6a 및 도 6b의 이온(I1 및 I2)의 입사 방향과 에피택시 층(104)의 상부 표면의 법선 사이의 각도보다 작다.
도 14를 참조한다. 패터닝된 마스크(M3)를 이동시킨다. 따라서 반도체 디바이스(10)가 형성된다. 일부 실시예에서, 반도체 디바이스(10)는 금속 산화물 실리콘 전계 효과 트랜지스터(MOSFET) 디바이스이다. 게이트 구조체(170)가 에피택시 층(104)의 트렌치(T1) 내에 형성되기 때문에, 반도체 디바이스(10)는 또한 트렌치 MOSFET으로도 지칭될 수 있다. 일부 다른 실시예에서, 반도체 디바이스(10)는 또한 UMOS(U자형 트렌치 MOSFET: U-shaped trench MOSFET)로 지칭될 수 있다.
P 웰 영역(142)은 부분(142T)을 가지며, 여기서 P 웰 영역(142)의 부분(142T)은 도 12 및 도 13의 프로세스 중에 패터닝된 마스크(M2 및 M3)에 의해 보호된다는 점에 유의해야 한다. 일부 실시예에서, P 웰 영역(142)의 부분(142T)은 반도체 디바이스(10)의 단자 영역(10T) 내에 있다. 그 단자 영역(10T)은 반도체 디바이스(10)의 경계에 있는 영역으로 간주될 수 있다. 전형적으로, 반도체 디바이스(10)의 이 영역은 회로 기능을 갖지 않으므로, 이 영역 내의 P 웰 영역(142)의 부분(142T)은 도 12 및 도 13의 주입 프로세스를 거치지 않는다. 한편, 반도체 디바이스(10)의 셀 영역(10C) 내의 다른 부분들은 도 12 및 도 13의 주입 프로세스를 거칠 수 있다. 셀 영역(10C)은 특정 기능 동작을 수행하는 반도체 디바이스(10)의 영역으로 간주될 수 있다.
도 15a 및 15b는 본 개시의 일부 실시예에 따른 제조 방법(1000)을 예시하고 있다. 방법(1000)이 일련의 동작 또는 이벤트로서 예시 및/또는 설명되지만, 그 방법이 예시된 순서 또는 동작으로 한정되지 않는다는 것을 이해할 것이다. 그러므로, 일부 실시예에서, 동작은 예시된 것과 다른 순서로 수행될 수 있고/있거나 동시에 수행될 수 있다. 게다가, 일부 실시예에서, 예시된 동작 또는 이벤트는, 별도의 시간에 또는 다른 동작이나 서브 동작과 동시에 수행될 수 있는 다수의 동작 또는 이벤트로 세분될 수 있다. 일부 실시예에서, 일부 예시된 동작 또는 이벤트는 생략될 수 있고, 다른 예시되지 않은 동작 또는 이벤트가 포함될 수 있다.
블록(S101)에서, 패드 산화물 층, 하드 마스크, 및 제 1 패터닝된 마스크를 기판의 에피택시 층 위에 형성한다. 도 1은 블록(S101)의 동작에 대응하는 일부 실시예의 개략도를 예시하고 있다.
블록(S102)에서, 패드 산화물 층, 하드 마스크 및 에피택시 층을 에칭하여 에피택시 층에 트렌치를 형성한다. 도 2은 블록(S102)의 동작에 대응하는 일부 실시예의 개략도를 예시하고 있다.
블록(S103)에서, 제 1 패터닝된 마스크를 제거하고, 제 1 산화물 층을 하드 마스크 위에 퇴적하여 에피택시 층의 트렌치를 충전한다. 도 3은 블록(S103)의 동작에 대응하는 일부 실시예의 개략도를 예시하고 있다.
블록(S104)에서, 제 1 산화물 층을 에칭한다. 도 4은 블록(S104)의 동작에 대응하는 일부 실시예의 개략도를 예시하고 있다.
블록(S105)에서, 에피택시 층의 트렌치의 측벽 위에 제 2 산화물 층을 퇴적한다. 도 5a 및 도b는 블록(S105)의 동작에 대응하는 일부 실시예의 개략도를 예시하고 있다.
블록(S106)에서, 에피택시 층에 복수의 P 웰 영역을 형성하기 위해서 지향성 주입 프로세스를 수행한다. 도 6a 및 도 6b는 블록(S106)의 동작에 대응하는 일부 실시예의 개략도를 예시하고 있다.
블록(S107)에서, 하드 마스크, 패드 산화물 층, 제 1 산화물 층 및 제 2 산화물 층을 제거한다. 도 7은 블록(S107)의 동작에 대응하는 일부 실시예의 개략도를 예시하고 있다.
블록(S108)에서, 어닐링 프로세스를 수행하여 P 웰 영역을 재분포시킨다. 도 8은 블록(S108)의 동작에 대응하는 일부 실시예의 개략도를 예시하고 있다.
블록(S109)에서, 게이트 유전체층을 에피택시 층의 트렌치 내에 퇴적시킨다. 도 9은 블록(S109)의 동작에 대응하는 일부 실시예의 개략도를 예시하고 있다.
블록(S110)에서, 유전체층 위에 게이트 전극층을 퇴적하여 게이트 에피택시 층의 트랜치를 충전한다. 도 10은 블록(S110)의 동작에 대응하는 일부 실시예의 개략도를 예시하고 있다.
블록(S111)에서, 과잉 게이트 전극층 및 게이트 유전체층을 제거하여 게이트 구조체를 형성하기 위해서, 화학적 기계적 폴리싱(CMP) 프로세스를 수행한다. 도 11은 블록(S111)의 동작에 대응하는 일부 실시예의 개략도를 예시하고 있다.
블록(S112)에서, 에피택시 층 위에 제 2 패터닝된 마스크를 형성하고, 제 1 주입 프로세스를 수행하여 에피택시 층에 N+소스 영역을 형성한다. 도 12은 블록(S112)의 동작에 대응하는 일부 실시예의 개략도를 예시하고 있다.
블록(S113)에서, 제 2 패터닝된 마스크를 제거하고, 제 3 패터닝된 마스크를 에피택시 층 위에 형성하며, 제 2 주입 프로세스를 수행하여 에피택시 층에 P+바디 영역을 형성한다. 도 13은 블록(S113)의 동작에 대응하는 일부 실시예의 개략도를 예시하고 있다.
블록(S114)에서, 제 3 패터닝된 마스크를 제거한다. 도 14은 블록(S114)의 동작에 대응하는 일부 실시예의 개략도를 예시하고 있다.
도 16을 참조한다. 도 16는 본 개시의 일부 실시예에 따른 반도체 디바이스이다. 도 16의 반도체 디바이스는 도 16의 반도체 영역(202)이 p형 영역이라는 점에서 도 14의 반도체 디바이스와 상이하다. 일부 실시예에서, 반도체 영역(202)은 붕소(B), 갈륨(Ga), 인듐(In), 알루미늄(Al)과 같은 p형 불순물이, 예를 들어, 약 1019/cm3 내지 약 1021/cm3의 불순물 농도로 도핑된 고농도 도핑 층이다. 설명된 실시예에서, 용어 "고농도 도핑"은 약 1019/cm3 보다 높은 불순물 농도를 의미한다. 도 16의 반도체 디바이스는 절연 게이트 바이폴라 트랜지스터(IGBT: Insulated Gate Bipolar Transistor)로 간주될 수 있다. 일부 실시예에서, 도 16의 일부 요소는 도 1 내지 도 14에 설명된 것과 유사하거나 동일하므로, 이러한 요소는 동일한 도면 부호로 표시되며, 간결화를 위해 구조적인 세부 사항은 반복하지 않을 것이다.
도 17 내지 도 23는 본 개시의 일부 실시예에 따른 다양한 제조 단계에서의 반도체 디바이스의 단면도이다.
도 17을 참조한다. 도 17의 구조는 도 8a 및 도 8b에서 설명된 구조와 유사하다. 도 17의 일부 요소는 도 8a의 요소와 유사하거나 동일하므로, 이들 요소는 동일한 도면 부호로 표시되며, 간결화를 위해 구조적인 세부사항은 반복하지 않을 것이다. 도 17은, 에피택시 층(104)의 트렌치(T2)가 도 8a의 트렌치(T1)보다 깊다는 점에서, 도 8a와 다르다. 일부 실시예에서, 도 17의 P 웰 영역(142)은 도 3 내지 도 8b와 관련하여 설명된 것과 유사하거나 동일한 방법에 의해 형성되므로, 관련 세부사항은 반복되지 않는다.
도 18을 참조한다. 게이트 유전체층(104) 위 및 트렌치(T2) 내에 게이트 유전체층(300)을 퇴적한다. 게이트 유전체층(300)은 트렌치(T2)를 라이닝한다. 게이트 유전체층(300)은 실리콘 산화물, 실리콘 이산화물(SiO2)과 같은 산화물 층일 수 있다. 일부 실시예에서, 게이트 유전체층(300)은 CVD, ALD, 또는 열 산화 프로세스와 같은 적합한 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 게이트 유전체층(300)은, 낮은 Rds 및 높은 항복 전압을 위한 디바이스 최적화를 기초로 원하는 두께를 갖도록 성장된다. 여기에서, 두꺼운 게이트 유전체층(300)은 실리콘 표면의 전기장을 감소시켜, 동일한 항복 등급에 대해, 더 높은 도핑을 사용할 수 있게 하고, 더 낮은 Rds를 유도한다.
도 19를 참조한다. 트렌치(T2) 내와 게이트 유전층(300) 위에, 복수의 게이트 전극(310)을 형성한다. 일부 실시예에서, 게이트 전극(310)은 폴리실리콘일 수 있다. 일부 실시예에서, 게이트 전극(310)은, 예를 들어, 에피택시 층(104) 위에 블랭킷 게이트 전극층(blanket gate electrode)을 퇴적하여 트렌치(T2)를 충전하고, 이어서 게이트 전극 재료(예를 들어, 폴리실리콘)를 에칭 게이트 유전체 재료(예를 들어, 산화 규소)의 에칭보다 더 빠른 에칭 속도로 에칭하는 에칭제(etchant)를 사용하여 게이트 전극층의 상부 표면을 낮추는 에칭백 프로세스(etching back process)를 수행함으로써 형성될 수 있다. 일부 실시예에서, 게이트 전극(310)의 상부 표면이 에피택시 층(104)의 최상단 표면보다 낮도록, 게이트 전극층에 대해서 에칭백 프로세스를 수행된다. 일부 다른 실시예에서, 게이트 전극(310)의 상부 표면이 P 웰 영역(142)의 최하단 단부보다 낮도록, 게이트 전극층에 대해 에칭백 프로세스를 수행한다.
도 20을 참조한다. 에피택시 층(104)의 상부 표면 및 측벽이 게이트 전극(310)에 의해 캡슐화되지 않은 영역이 없어질 때까지, 예를 들어, 습식 에칭을 사용하여, 게이트 유전체층(300)의 부분들을 제거한다. 일부 실시예에서, 에칭 프로세스는 트렌치(T2)의 하부 부분 내의 게이트 유전체층(300)의 부분들이 에칭되지 않도록 수행된다. 즉, 게이트 유전층(300)의 적어도 일부는 에칭 프로세스 이후에 게이트 전극(310)과 에피택시 층(104) 사이에 남아 있다. 에칭 프로세스는, 예를 들어, 게이트 유전체 재료(예를 들어, 실리콘 산화물)를 층(104) 내의 에피택시 재료 (예를 들어, 단결정 실리콘) 및 게이트 전극 재료(예를 들어, 폴리실리콘)보다 더 에칭하는 에칭제(예를 들어, 희석된 HF)를 사용하는 선택적 에칭 프로세스일 수 있다.
도 21을 참조한다. 게이트 전극(310) 위에, 그리고 에피택시 층(104)의 노출된 표면을 따라, 게이트 유전체층(320)을 형성한다. 일부 실시예에서, 게이트 유전체층(320)은 게이트 전극(310)을 덮고 밀봉하도록 형성된다. 일부 실시예에서, 게이트 전극(310)은 하부 차폐 전극(310)라고도 지칭될 수 있다. 일부 실시예에서, 게이트 유전체층(320)은 도 18에 형성된 게이트 유전체층(300)보다 얇다. 게이트 트렌치 측벽 상의 얇은 게이트 유전체층(320)은 게이트 문턱 전압을 감소시키는 이점을 제공한다.
도 22를 참조한다. 복수의 게이트 전극(330)을 에피택시 층(104)의 트렌치(T2) 내에 형성한다. 일부 실시예에서, 게이트 전극(330)은 폴리실리콘일 수 있다. 일부 실시예에서, 게이트 전극(330)은, 예를 들어, 에피택시 층(104) 위에 블랭킷 게이트 전극층을 퇴적하여 트렌치(T2)를 충전하고, 이어서 에피택시 층(104)의 상부 표면이 노출될 때까지 과잉 게이트 전극층을 제거하기 위한 CMP 프로세스를 수행함으로써, 형성된다. 일부 실시예에서, 각각의 트렌치(T2)에서, 잔여 게이트 유전체층(300), 게이트 전극(310), 잔여 게이트 유전체층(320), 및 게이트 전극(330)은 게이트 구조체(340)로 총칭될 수 있다.
도 23을 참조한다. 에피택시 층(104)에는 N+소스 영역(180) 및 P+바디 영역(190)이 형성되고, 반도체 디바이스(20)가 형성된다. 일부 실시예에서, 도 23의 반도체 디바이스(20)는 차폐 게이트 트렌치(SGT: Shielded-Gate Trench) FET로 지칭될 수 있다. 전형적으로, SGT FET는 게이트 전극(예를 들어, 게이트 전극(330)) 아래에 차폐 전극(예를 들어, 게이트 전극(320))을 포함한다. 차폐 게이트(예를 들어, 게이트 전극(320))와 게이트 전극(예를 들어, 게이트 전극(330))은 전극 간 유전체로서 기능하는 유전체층(예를 들어, 게이트 유전체층(320))에 의해 서로 절연된다.
일부 실시예에서, 반도체 디바이스(20)는 도 14에서 설명된 반도체 디바이스(10)의 셀 영역(10C) 및 단자 영역(10T)과 유사한 셀 영역(20C) 및 단자 영역(20T)을 포함한다. N+소스 영역(180) 및 P+바디 영역(190)은 도 12 내지 도 14에서 논의된 바와 유사하거나 동일한 방법으로 형성되며, 따라서 관련 세부 사항은 간결성을 위해 반복하지 않는다.
도 24는 본 개시의 일부 실시예에 따른 반도체 디바이스를 형성하기 위한 방법이다. 방법(2000)이 일련의 동작 또는 이벤트로서 예시 및/또는 설명되지만, 그 방법이 예시된 순서 또는 동작으로 제한되지 않는다는 것을 이해할 것이다. 그러므로, 일부 실시예에서, 동작은 예시된 것과 다른 순서로 수행될 수 있고/있거나 동시에 수행될 수 있다. 또한, 일부 실시예에서, 예시된 동작 또는 이벤트는, 별도의 시간에 또는 다른 동작이나 서브 동작과 동시에 수행될 수 있는 다수의 동작 또는 이벤트로 세분될 수 있다. 일부 실시예에서, 일부 예시된 동작 또는 이벤트가 생략될 수 있고, 다른 예시되지 않은 동작 또는 이벤트가 포함될 수 있다.
일부 실시예에서, 일부 동작은 도 1 내지 도 8b와 관련하여 블록(S101) 내지 블록(S108)에 설명된 동작과 같이, 방법(2000)의 블록(201) 이전에 수행될 수 있다. 따라서, 도 17은 방법(2000)의 블록(S201)의 초기 구조를 예시하고 있다.
블록(S201)에서, 에피택시 층 위와 에피택시 층의 트렌치 내에 제 1 게이트 유전체층을 형성한다. 도 18은 블록(S201)의 동작에 대응하는 일부 실시예의 개략도를 예시하고 있다.
블록(S202)에서, 트렌치 내와 제 1 게이트 유전체층 위에 복수의 제 1 게이트 전극을 형성한다. 도 19는 블록(S202)의 동작에 대응하는 일부 실시예의 개략도를 예시하고 있다.
블록(S203)에서, 유전체층(300)의 일부 부분들을 제거하여 에피택시 층의 표면을 노출시킨다. 도 20은 블록(S203)의 동작에 대응하는 일부 실시예의 개략도를 예시하고 있다.
블록(S204)에서, 제 1 게이트 전극 위와 에피택시 층의 노출된 표면을 따라, 제 2 게이트 유전체층을 형성한다. 도 21은 블록(S204)의 동작에 대응하는 일부 실시예의 개략도를 예시하고 있다.
블록(S205)에서, 에피택시 층의 트렌치 내에 복수의 제 2 게이트 전극을 형성한다. 도 22는 블록(S205)의 동작에 대응하는 일부 실시예의 개략도를 예시하고 있다.
블록(S206)에서, N+소스 영역 및 P+바디 영역을 에피택시 층에 형성한다. 도 23은 블록(S206)의 동작에 대응하는 일부 실시예의 개략도를 예시하고 있다.
전술된 논의에 기초하여, 본 개시가 장점을 제공한다는 것을 알 수 있다. 그러나, 다른 실시예가 부가적인 이점을 제공할 수 있으며, 모든 장점이 본 명세서에 반드시 개시되는 것은 아니며, 모든 실시예에 대해 특별한 이점이 요구되는 것은 아니라는 것이 이해된다. 한 가지 장점은 에피택시 층에 트렌치를 형성하기 위해 에피택시 층을 패터닝하는데 하드 마스크 층을 사용한다는 것이다. 그러면, 동일한 하드 마스크 층을 사용하여 지향성 주입 프로세스를 통해 에피택시 층 내에 P 웰 영역을 형성할 수 있다. P 웰 영역은 하드 마스크 층 아래에 있는 에피택시 층의 영역에 형성되므로, P 웰 영역은 하드 마스크 층과 실질적으로 자기정렬된 것으로 간주될 수 있고, 따라서 P 웰 영역의 위치를 획정하는데 사용되는 부가적인 마스크를 생략할 수 있으며, 이는 프로세스 비용 및 프로세스 시간을 감소시키게 된다.
본 개시의 일부 실시예에서, 방법은 기판의 에피택시 층 위에 하드 마스크를 형성하는 단계로서, 에피택시 층은 n형 불순물을 갖는 것인 단계; 하드 마스크 위에 패터닝된 마스크를 형성하는 단계; 패터닝된 마스크를 에칭 마스크로 사용하여 하드 마스크 및 에피택시 층을 에칭하여 에피택시 층에 트렌치를 형성하는 단계로서, 하드 마스크의 나머지 부분은 에피택시 층의 최상단 표면을 덮고, 트렌치는 에피택시 층의 측벽을 노출시키는 것인 단계; 에피택시 층의 최상단 표면의 법선에 평행하지 않는 경사 방향을 따라 트렌치 내에 p형 이온 빔을 지향시킴으로써 P 웰 영역을 형성하는 단계로서, p형 이온 빔을 트렌치 내로 지향시키는 동안 에피택시 층의 최상단 표면이 하드 마스크의 나머지 부분에 의해 p형 이온 빔으로부터 보호되는 것인 단계; 및 p형 이온 빔을 트렌치 내로 지향시킨 후, 트렌치 내에 게이트 구조체를 형성하는 단계를 포함한다.
본 개시의 일부 실시예에서, 방법은 기판의 에피택시 층 위에 하드 마스크를 형성하고, 에피택시 층은 n형 불순물을 갖는 단계; 하드 마스크 및 에피택시 층을 개구부를 통해 에칭하여 에피택시 층에 트렌치를 형성하는 단계로서, 하드 마스크의 나머지 부분이 에피택시 층의 최상단 표면을 덮고, 트렌치는 에피택시 층의 측벽을 노출시키는 것인 단계; 에피택시 층 위에 제 1 산화물 층을 퇴적하여 트렌치를 과충전하는 단계; 에피택시 층의 측벽이 트렌치에 의해 노출될 때까지 제 1 산화물 층을 에칭백하는 단계; 트렌치에 의해 노출된 에피택시 층의 측벽을 덮는 제 2 산화물 층을 형성하는 단계; 제 2 산화물 층을 형성한 후, 에피택시 층에 P 웰 영역을 형성하는 단계; 하드 마스크의 나머지 부분, 제 1 산화물 층, 및 제 2 산화물 층을 제거하는 단계; 및 트렌치 내에 게이트 구조체를 형성하는 단계를 포함한다.
본 개시의 일부 실시예에서, 반도체 디바이스는 반도체 영역 및 반도체 영역 위의 에피택시 층을 갖는 기판; 및 에피택시 층에 배치된 제 1 게이트 구조체 및 제 2 구조체로서, 라운딩된 바닥 표면을 갖는 제 1 게이트 구조체 및 제 2 게이트 구조체를 포함하며, 에피택시 층은 제 1 게이트 구조체와 제 2 게이트 구조체 사이에 P 웰을 측방향으로 가지며, P 웰 영역 내의 도펀트 농도는 제 1 게이트 구조체로부터 제 2 게이트 구조체까지의 방향을 따라 변한다.
전술한 내용은 당업자가 본 개시의 양태를 보다 잘 이해할 수 있도록 몇몇 실시예의 특징을 개략적으로 설명한 것이다. 당업자라면 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고/하거나 동일한 장점을 달성하기 위한 다른 프로세스 및 구조체를 설계하거나 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 인식할 것이다. 또한, 당업자라면 그러한 동등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변경, 치환, 및 수정을 행할 수 있다는 것을 이해할 것이다.
<부 기>
1. 방법으로서,
기판의 에피택시 층 위에 하드 마스크를 형성하는 단계 - 상기 에피택시 층은 N형 불순물을 가짐 -;
상기 하드 마스크 위에 패터닝된 마스크를 형성하는 단계;
상기 에피택시 층에 트렌치를 형성하도록 상기 패터닝된 마스크를 에칭 마스크로서 사용하여 상기 하드 마스크 및 상기 에피택시 층을 에칭하는 단계 - 상기 하드 마스크의 나머지 부분은 상기 에피택시 층의 최상단(topmost) 표면을 덮고, 상기 트렌치는 상기 에피택시 층의 측벽을 노출시킴 -;
상기 에피택시 층의 상기 최상단 표면의 법선에 평행하지 않는 경사(oblique) 방향을 따라 상기 트렌치 내에 p형 이온 빔을 지향시킴으로써 P 웰 영역을 형성하는 단계 - 상기 p형 이온 빔을 상기 트렌치 내로 지향시키는 동안 상기 에피택시 층의 상기 최상단 표면이 상기 하드 마스크의 상기 나머지 부분에 의해 상기 p형 이온 빔으로부터 보호됨 -; 및
상기 p형 이온 빔을 상기 트렌치 내로 지향시킨 후, 상기 트렌치 내에 게이트 구조체를 형성하는 단계를 포함하는, 방법.
2. 제 1 항에 있어서,
상기 트렌치 내에 상기 게이트 구조체를 형성하기 전에 상기 에피택시 층의 상기 최상단 표면을 노출시키도록 상기 하드 마스크의 상기 나머지 부분을 제거하는 단계를 더 포함하는, 방법.
3. 제 1 항에 있어서,
상기 P 웰 영역은 상기 하드 마스크의 상기 나머지 부분 바로 아래에 있는 것인, 방법.
4. 제 1 항에 있어서,
상기 p형 이온 빔을 지향시키기 전에 상기 트렌치의 하부에 제 1 산화물 층을 형성하는 단계를 더 포함하며,
상기 에피택시 층의 상기 측벽의 상부 부분이 상기 제 1 산화물 층을 형성한 후에 노출된 상태로 유지되는 것인, 방법.
5. 제 4 항에 있어서,
상기 제 1 산화물 층을 형성한 후 그리고 상기 p형 이온 빔을 지향시키기 전에 상기 에피택시 층의 상기 측벽의 상기 상부 부분을 덮는 제 2 산화물 층을 형성하는 단계를 더 포함하는, 방법.
6. 제 5 항에 있어서,
상기 p형 이온 빔을 지향시킨 후에 상기 제 1 산화물 층 및 상기 제 2 산화물 층을 제거하는 단계를 더 포함하는, 방법.
7. 제 1 항에 있어서,
상기 게이트 구조체를 형성한 후에 상기 에피택시 층에 n형 소스 영역을 형성하도록 n형 이온 빔을 상기 에피택시 층의 상기 최상단 표면으로부터 상기 에피택시 층으로 지향시키는 단계를 더 포함하는, 방법.
8. 제 7 항에 있어서,
상기 p형 이온 빔의 상기 경사 방향과 상기 에피택시 층의 상기 최상단 표면의 상기 법선 사이의 제 1 각도가 상기 n형 이온 빔의 입사 각도와 상기 에피택시 층의 상기 최상단 표면의 법선 사이의 제 2 각도보다 큰 것인, 방법.
9. 제 1 항에 있어서,
상기 게이트 구조체를 형성하기 전에 상기 P 웰 영역에 어닐링 프로세스를 수행하는 단계를 더 포함하는, 방법.
10. 방법으로서,
기판의 에피택시 층 위에 하드 마스크를 형성하는 단계 - 상기 에피택시 층은 n형 불순물을 가짐 -;
상기 에피택시 층에 트렌치를 형성하도록 상기 하드 마스크 및 상기 에피택시 층을 개구부를 통해 에칭하는 단계 - 상기 하드 마스크의 나머지 부분이 상기 에피택시 층의 최상단 표면을 덮고, 상기 트렌치는 상기 에피택시 층의 측벽을 노출시킴 -;
상기 에피택시 층 위에 제 1 산화물 층을 퇴적하여 트렌치를 과충전(overfilling)하는 단계;
상기 에피택시 층의 측벽이 상기 트렌치에 의해 노출될 때까지 상기 제 1 산화물 층을 에칭백하는 단계;
상기 트렌치에 의해 노출된 상기 에피택시 층의 측벽을 덮는 제 2 산화물 층을 형성하는 단계;
상기 제 2 산화물 층을 형성한 후, 상기 에피택시 층 내에 P 웰 영역을 형성하는 단계;
상기 하드 마스크의 상기 나머지 부분, 상기 제 1 산화물 층, 및 상기 제 2 산화물 층을 제거하는 단계; 및
상기 트렌치 내에 게이트 구조체를 형성하는 단계를 포함하는, 방법.
11. 제 10 항에 있어서,
상기 제 1 산화물 층을 퇴적하는 단계는 상기 제 1 산화물 층이 제 1 두께를 갖도록 수행되고, 상기 제 2 산화물 층을 형성하는 단계는 상기 제 2 산화물 층이 제 2 두께를 갖도록 수행되며, 상기 제 1 두께는 상기 제 2 두께보다 두꺼운 것인, 방법.
12. 제 10 항에 있어서,
상기 제 2 산화물 층을 형성하는 단계는 상기 제 2 산화물 층이 상기 하드 마스크의 상기 나머지 부분의 상부 표면으로부터 상기 에피택시 층의 상기 측벽까지 연장되도록 수행되는, 방법.
13. 제 10 항에 있어서,
상기 제 2 산화물 층은 상기 에피택시 층의 상기 측벽을 산화시킴으로써 형성되는, 방법.
14. 제 10 항에 있어서,
상기 에피택시 층 내에 상기 P 웰 영역을 형성하는 단계는, 상기 에피택시 층의 상기 최상단 표면의 법선에 대한 경사 각도로 p형 이온 빔을 상기 에피택시 층으로 지향시키는 단계를 포함하며, 상기 P 웰 영역은 상기 하드 마스크의 상기 나머지 부분 아래에 형성되는 것인, 방법.
15. 제 14 항에 있어서,
상기 하드 마스크의 상기 나머지 부분은 상기 이온 빔이 상기 에피택시 층의 상기 최상단 표면에 도달하는 것을 방지하는 것인, 방법.
16. 제 14 항에 있어서, 상기 경사 각도는 약 30° 내지 약 60°의 범위 내에 있는 것인, 방법.
17. 제 10 항에 있어서, 상기 게이트 구조체를 형성하는 단계는,
상기 트렌치 내에 게이트 유전체를 형성하는 단계 - 상기 게이트 유전체는 열 산화 프로세스에 의해 형성되며, 상기 열 산화 프로세스 후의 상기 P 웰 영역의 프로파일은 상기 열 산화 프로세스 전의 P 웰 영역의 프로파일과 상이함 -; 및
상기 게이트 유전체 위에 게이트 전극을 형성하는 단계를 포함하는 것인, 방법.
18. 반도체 디바이스로서,
반도체 영역 및 상기 반도체 영역 위의 에피택시 층을 갖는 기판; 및
상기 에피택시 층에 배치된 제 1 게이트 구조체 및 제 2 게이트 구조체 - 상기 제 1 게이트 구조체 및 상기 제 2 게이트 구조체는 라운딩된(rounded) 바닥 표면을 가짐 -
를 포함하며,
상기 에피택시 층은 상기 제 1 게이트 구조체와 상기 제 2 게이트 구조체 사이에 측방향으로 P 웰을 가지며, 상기 P 웰 영역 내의 도펀트 농도는 상기 제 1 게이트 구조체로부터 상기 제 2 게이트 구조체까지의 방향을 따라 변하는 것인, 반도체 디바이스.
19. 제 18 항에 있어서,
상기 제 1 게이트 구조체로부터 상기 제 2 게이트 구조체까지의 상기 방향을 따라, 상기 P 웰 영역은,
상기 제 1 게이트 구조체 근처의 상기 P 웰 영역의 제 1 측면에서의 제 1 도펀트 농도,
상기 제 2 게이트 구조체 근처의 상기 P 웰 영역의 제 2 측면에서의 제 2 도펀트 농도, 및
상기 P 웰 영역의 중간에서의 제 3 도펀트 농도를 가지며, 상기 제 1 및 제 2 도펀트 농도는 상기 제 3 도펀트 농도보다 높은 것인, 반도체 디바이스.
20. 제 19 항에 있어서,
상기 P 웰 영역의 상기 제 1 및 제 2 측면 위의 복수의 고농도 도핑 n형 영역; 및
상기 P 웰 영역의 중간 위의 고농도 도핑 p형 영역을 더 포함하는, 반도체 디바이스.

Claims (10)

  1. 방법으로서,
    기판의 에피택시 층 위에 하드 마스크를 형성하는 단계 - 상기 에피택시 층은 N형 불순물을 가짐 -;
    상기 하드 마스크 위에 패터닝된 마스크를 형성하는 단계;
    상기 에피택시 층에 트렌치를 형성하도록 상기 패터닝된 마스크를 에칭 마스크로서 사용하여 상기 하드 마스크 및 상기 에피택시 층을 에칭하는 단계 - 상기 하드 마스크의 나머지 부분은 상기 에피택시 층의 최상단(topmost) 표면을 덮고, 상기 트렌치는 상기 에피택시 층의 측벽을 노출시킴 -;
    상기 에피택시 층의 상기 최상단 표면의 법선에 평행하지 않는 경사(oblique) 방향을 따라 상기 트렌치 내에 p형 이온 빔을 지향시킴으로써 P 웰 영역을 형성하는 단계 - 상기 p형 이온 빔을 상기 트렌치 내로 지향시키는 동안 상기 에피택시 층의 상기 최상단 표면이 상기 하드 마스크의 상기 나머지 부분에 의해 상기 p형 이온 빔으로부터 보호됨 -; 및
    상기 p형 이온 빔을 상기 트렌치 내로 지향시킨 후, 상기 트렌치 내에 게이트 구조체를 형성하는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서,
    상기 트렌치 내에 상기 게이트 구조체를 형성하기 전에 상기 에피택시 층의 상기 최상단 표면을 노출시키도록 상기 하드 마스크의 상기 나머지 부분을 제거하는 단계를 더 포함하는, 방법.
  3. 제 1 항에 있어서,
    상기 P 웰 영역은 상기 하드 마스크의 상기 나머지 부분 바로 아래에 있는 것인, 방법.
  4. 제 1 항에 있어서,
    상기 p형 이온 빔을 지향시키기 전에 상기 트렌치의 하부에 제 1 산화물 층을 형성하는 단계를 더 포함하며,
    상기 에피택시 층의 상기 측벽의 상부 부분이 상기 제 1 산화물 층을 형성한 후에 노출된 상태로 유지되는 것인, 방법.
  5. 제 4 항에 있어서,
    상기 제 1 산화물 층을 형성한 후 그리고 상기 p형 이온 빔을 지향시키기 전에 상기 에피택시 층의 상기 측벽의 상기 상부 부분을 덮는 제 2 산화물 층을 형성하는 단계를 더 포함하는, 방법.
  6. 제 5 항에 있어서,
    상기 p형 이온 빔을 지향시킨 후에 상기 제 1 산화물 층 및 상기 제 2 산화물 층을 제거하는 단계를 더 포함하는, 방법.
  7. 제 1 항에 있어서,
    상기 게이트 구조체를 형성한 후에 상기 에피택시 층에 n형 소스 영역을 형성하도록 n형 이온 빔을 상기 에피택시 층의 상기 최상단 표면으로부터 상기 에피택시 층으로 지향시키는 단계를 더 포함하는, 방법.
  8. 제 1 항에 있어서,
    상기 게이트 구조체를 형성하기 전에 상기 P 웰 영역에 어닐링 프로세스를 수행하는 단계를 더 포함하는, 방법.
  9. 방법으로서,
    기판의 에피택시 층 위에 하드 마스크를 형성하는 단계 - 상기 에피택시 층은 N형 불순물을 가짐 -;
    상기 에피택시 층에 트렌치를 형성하도록 상기 하드 마스크 및 상기 에피택시 층을 개구부를 통해 에칭하는 단계 - 상기 하드 마스크의 나머지 부분이 상기 에피택시 층의 최상단 표면을 덮고, 상기 트렌치는 상기 에피택시 층의 측벽을 노출시킴 -;
    상기 에피택시 층 위에 제 1 산화물 층을 퇴적하여 트렌치를 과충전(overfilling)하는 단계;
    상기 에피택시 층의 측벽이 상기 트렌치에 의해 노출될 때까지 상기 제 1 산화물 층을 에칭백하는 단계;
    상기 트렌치에 의해 노출된 상기 에피택시 층의 측벽을 덮는 제 2 산화물 층을 형성하는 단계;
    상기 제 2 산화물 층을 형성한 후, 상기 에피택시 층 내에 P 웰 영역을 형성하는 단계;
    상기 하드 마스크의 상기 나머지 부분, 상기 제 1 산화물 층, 및 상기 제 2 산화물 층을 제거하는 단계; 및
    상기 트렌치 내에 게이트 구조체를 형성하는 단계를 포함하는, 방법.
  10. 반도체 디바이스로서,
    반도체 영역 및 상기 반도체 영역 위의 에피택시 층을 갖는 기판; 및
    상기 에피택시 층에 배치된 제 1 게이트 구조체 및 제 2 게이트 구조체 - 상기 제 1 게이트 구조체 및 상기 제 2 게이트 구조체는 라운딩된(rounded) 바닥 표면을 가짐 -
    를 포함하며,
    상기 에피택시 층은 상기 제 1 게이트 구조체와 상기 제 2 게이트 구조체 사이에 측방향으로 P 웰 영역을 가지며, 상기 P 웰 영역 내의 도펀트 농도는 상기 제 1 게이트 구조체로부터 상기 제 2 게이트 구조체까지의 방향을 따라 변하고,
    상기 제 1 게이트 구조체로부터 상기 제 2 게이트 구조체까지의 상기 방향을 따라, 상기 P 웰 영역의 최상단 표면은,
    상기 제 1 게이트 구조체 근처의 상기 P 웰 영역의 제 1 측면에서의 제 1 도펀트 농도,
    상기 제 2 게이트 구조체 근처의 상기 P 웰 영역의 제 2 측면에서의 제 2 도펀트 농도, 및
    상기 P 웰 영역의 중간에서의 제 3 도펀트 농도를 포함하고, 상기 제 1 및 제 2 도펀트 농도는 상기 제 3 도펀트 농도보다 높은 것인, 반도체 디바이스.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230094943A1 (en) * 2021-09-29 2023-03-30 Shenzhen GOODIX Technology Co., Ltd. Trench-gate source follower for low-noise scaled pixel
TWI788100B (zh) * 2021-11-16 2022-12-21 新唐科技股份有限公司 半導體結構及其形成方法
CN116705596B (zh) * 2023-08-01 2023-11-10 通威微电子有限公司 一种半导体器件及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005229066A (ja) * 2004-02-16 2005-08-25 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US20110001187A1 (en) 2008-08-20 2011-01-06 Alpha And Omega Semiconductor Incorporated Configurations and methods for manufacturing charge balanced devices
JP2012238834A (ja) * 2011-04-12 2012-12-06 Denso Corp 半導体装置の製造方法及び半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW543146B (en) * 2001-03-09 2003-07-21 Fairchild Semiconductor Ultra dense trench-gated power device with the reduced drain-source feedback capacitance and miller charge
US6551881B1 (en) * 2001-10-01 2003-04-22 Koninklijke Philips Electronics N.V. Self-aligned dual-oxide umosfet device and a method of fabricating same
TWI302355B (en) * 2006-04-20 2008-10-21 Promos Technologies Inc Method of fabricating a recess channel array transistor
TWI396240B (zh) 2009-05-08 2013-05-11 Anpec Electronics Corp 製造功率半導體元件的方法
US8962425B2 (en) 2012-05-23 2015-02-24 Great Wall Semiconductor Corporation Semiconductor device and method of forming junction enhanced trench power MOSFET having gate structure embedded within trench
JP6967352B2 (ja) * 2017-02-07 2021-11-17 ローム株式会社 半導体装置および半導体装置の製造方法、ならびに、半導体ウエハ構造物

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005229066A (ja) * 2004-02-16 2005-08-25 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US20110001187A1 (en) 2008-08-20 2011-01-06 Alpha And Omega Semiconductor Incorporated Configurations and methods for manufacturing charge balanced devices
JP2012238834A (ja) * 2011-04-12 2012-12-06 Denso Corp 半導体装置の製造方法及び半導体装置

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