KR102385571B1 - 반도체 발광 소자 - Google Patents

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Abstract

본 발명의 일 실시예는, 제1 및 제2 도전형 반도체층과 그 사이에 배치된 활성층을 포함하는 복수의 발광셀과, 상기 복수의 발광셀의 일 면에 배치되며 상기 제1 도전형 반도체층의 제1 콘택 영역과 상기 제2 도전형 반도체층의 제2 콘택 영역을 각각 정의하는 제1 및 제2 개구를 갖는 절연막과, 상기 절연막을 따라 배치되며 상기 복수의 발광셀 중 이웃하는 발광셀들의 제1 및 제2 콘택 영역을 연결하는 연결 전극과, 상기 절연막 및 상기 연결 전극에 배치되는 투광성 지지 기판과, 상기 절연막 및 상기 연결 전극과, 상기 투광성 지지 기판 사이에 배치되는 투광성 접합층;을 포함하는 반도체 발광소자를 제공한다.

Description

반도체 발광 소자{SEMICONDUCTOR LIGHT EMITTING DEVICE}
본 발명은 반도체 발광 소자에 관한 것이다.
일반적으로, 반도체 발광 다이오드(Light Emitting Diode, LED)는 낮은 소비전력, 고휘도 등의 여러 장점 때문에 광원으로서 널리 사용된다. 특히, 반도체 발광소자는 디스플레이 장치뿐만 아니라 다양한 형태의 조명 장치에 유익하게 채용되고 있다.
최근에, 반도체 발광 소자는 높은 정격전류에 사용하기 위해서 멀티셀(multi-cell) 구조로 구현될 수 있다. 예를 들어, 상기 반도체 발광 소자는 단일 기판 상이 전기적으로 연결된 다수의 LED 칩(즉, LED 셀)을 제공된 구조를 가질 수 있다. 이러한 전기적인 연결(예, 와이어 또는 메탈 배선)은 그 제조공정이 복잡할 뿐만 아니라, 쉽게 단락되는 문제도 있을 수 있다.
본 발명의 해결하고자 하는 과제 중 하나는, 양면 또는 전면(全面)에서 발광이 가능한 멀티 셀을 구비한 반도체 발광소자를 제공하는데 있다.
본 발명의 일 실시예는, 제1 및 제2 도전형 반도체층과 그 사이에 배치된 활성층을 포함하는 복수의 발광셀과, 상기 복수의 발광셀의 일 면에 배치되며 상기 제1 도전형 반도체층의 제1 콘택 영역과 상기 제2 도전형 반도체층의 제2 콘택 영역을 각각 정의하는 제1 및 제2 개구를 갖는 절연막과, 상기 절연막을 따라 배치되며 상기 복수의 발광셀 중 이웃하는 발광셀들의 제1 및 제2 콘택 영역을 연결하는 연결 전극과, 상기 절연막 및 상기 연결 전극에 배치되는 투광성 지지 기판과, 상기 절연막 및 상기 연결 전극과, 상기 투광성 지지 기판 사이에 배치되는 투광성 접합층;을 포함하는 반도체 발광소자를 제공한다.
본 발명의 일 실시예는, 서로 반대에 위치한 제1 및 제2 면을 가지며, 제1 및 제2 도전형 반도체층과 그 사이에 배치된 활성층을 포함하고, 아이솔레이션 영역에 의해 복수의 발광셀로 분할된 반도체 적층체 - 상기 제1 및 제2 면은 각각 상기 제1 및 제2 도전형 반도체층에 의해 제공됨 -와, 상기 반도체 적층체의 제2 면에 배치되며 상기 제1 도전형 반도체층의 제1 콘택 영역과 상기 제2 도전형 반도체층의 제2 콘택 영역을 각각 정의하는 제1 및 제2 개구를 갖는 절연막과, 상기 절연막을 따라 배치되며 상기 복수의 발광셀이 전기적으로 연결되도록 서로 다른 발광셀의 제1 및 제2 콘택 영역을 연결하는 연결 전극과, 상기 절연막과 상기 연결 전극이 배치된 상기 복수의 발광셀의 제2 면을 덮도록 배치된 투광성 접합층과, 상기 투광성 접합층에 의해 상기 반도체 적층체의 제2 면에 접합된 제1 면과 상기 제1 면에 반대에 위치한 제2 면을 갖는 투광성 지지 기판;을 포함하는 반도체 발광소자를 제공한다.
본 발명의 일 실시예는, 제1 및 제2 단부와, 상기 제1 및 제2 단부 사이의 발광 영역을 갖는 투광성 지지 기판과, 제1 및 제2 도전형 반도체층과 그 사이에 배치된 활성층을 포함하고, 상기 투광성 지지 기판의 발광 영역과 상기 제2 도전형 반도체층이 마주하도록 서로 이격되어 배열된 복수의 발광셀과, 상기 투광성 지지 기판에 배치된 상기 복수의 발광셀의 일 면을 따라 형성되며, 각 발광셀에서 상기 제1 도전형 반도체층의 제1 콘택 영역과 상기 제2 도전형 반도체층의 제2 콘택 영역을 각각 정의하는 제1 및 제2 개구를 갖는 절연막과, 상기 절연막을 따라 배치되며 인접한 다른 발광셀의 제1 및 제2 콘택 영역을 연결하고, 상기 투광성 지지 기판의 제1 및 제2 단부에 연장된 제1 및 제2 패드 영역을 갖는 연결 전극과, 상기 투광성 지지 기판과 상기 복수의 발광셀 사이에 배치된 투광성 접합층과, 상기 복수의 발광셀을 덮도록 상기 투광성 지지 기판을 둘러싸는 파장 변환부를 포함하는 반도체 발광소자를 제공한다.
상술된 실시예에 따르면, 양면 또는 전면(全面)에서 발광이 가능한 멀티셀 구조의 반도체 발광소자를 제공할 수 있다. 상기 반도체 발광소자는 멀티셀간 배선, 즉 LED 셀의 연결 전극을 안정적으로 구현할 수 있다.
도1은 본 발명의 일 실시예에 따른 반도체 발광소자를 나타내는 측단면도이다.
도2는 도1에 도시된 반도체 발광소자를 나타내는 상부 평면도이다.
도3은 도1에 도시된 반도체 발광소자의 "A"부분을 확대하여 나타낸 부분 확대도이다.
도4 및 도5는 각각 본 발명의 다양한 실시예에 따른 반도체 발광소자를 나타내는 상부 평면도이다.
도6 내지 도14는 도1에 도시된 반도체 발광소자의 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도15 내지 도18은 도1에 도시된 반도체 발광소자의 제조방법을 설명하기 위한 주요 공정별 평면도이다.
도19a 내지 도19d는 각각 본 발명의 일 실시예에 채용가능한 복합 버퍼층의 다양한 예를 나타내는 측단면도이다.
도20은 본 실시예에 따른 LED 모듈을 나타내는 측단면도이며, 도21은 도20에 도시된 LED 모듈을 나타내는 정단면도이다.
도22는 본 실시예에 따른 LED 모듈을 나타내는 정단면도이다.
도23은 본 발명의 일 실시예에 따른 LED 램프를 나타내는 사시도이며, 도24는 도23에 도시된 LED 램프를 나타내는 상부 평면도이다.
도25a 및 도25b는 각각 본 발명의 다양한 실시예에 따른 LED 램프를 나타내는 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예를 상세히 설명한다.
도1은 본 발명의 일 실시예에 따른 반도체 발광소자를 나타내는 측단면도이며, 도2는 도1에 도시된 반도체 발광소자를 나타내는 상부 평면도이다.
도1과 도2를 참조하면, 본 실시예에 따른 반도체 발광소자(100)는, 반도체 적층체(130)와, 상기 반도체 적층체(130)를 지지하기 위한 투광성 지지 기판(170)과, 상기 반도체 적층체(130)와 상기 투광성 지지 기판(170)을 접합시키는 투광성 접합층(160)을 포함한다. 상기 반도체 발광소자(100)는 상기 반도체 적층체(130)가 위치한 상부 방향(L1)은 물론, 상기 투광성 지지 기판(170)이 위치한 하부 방향(L2)으로도 광을 방출할 수 있도록 구성될 수 있다.
상기 반도체 적층체(130)는, 제1 도전형 반도체층(132) 및 제2 도전형 반도체층(137)과, 그 사이에 위치하는 활성층(135)을 포함한다. 예를 들어, 상기 제1 및 상기 제2 도전형 반도체층(132,137)과 상기 활성층(135)은 질화물 반도체일 수 있다. 상기 제1 도전형 반도체층(132)은 n형 AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 만족하는 질화물 반도체일 수 있으며, n형 불순물은 Si일 수 있다. 예를 들어, 상기 제1 도전형 반도체층(132)은 n형 GaN일 수 있다. 상기 제2 도전형 반도체층(137)은 p형 AlxInyGa1-x-yN을 만족하는 질화물 반도체층일 수 있으며, p형 불순물은 Mg일 수 있다. 예를 들어, 상기 제2 도전형 반도체층(137)은 p형 AlGaN/GaN일 수 있다. 상기 활성층(135)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조일 수 있다. 예를 들어, 질화물 반도체를 사용할 경우, 상기 활성층(135)은 GaN/InGaN MQW 구조일 수 있다.
상기 반도체 적층체(130)는 상기 제1 및 제2 도전형 반도체층(132,137)에 의해 각각 제공되는 제1 및 제2 면(130A,130B)을 갖는다.
상기 반도체 적층체(130)의 제1 면에는 광추출효율을 향상시키기 위한 요철(C)이 형성될 수 있다. 본 실시예에서, 상기 요철(C)은 단면이 삼각형상인 돌출부(예, 육각뿔)일 수 있으나, 필요에 따라 다른 다양한 형상을 가질 수 있다. 상기 요철(C)은 제1 도전형 반도체층(132)의 표면을 가공하여 형성될 수 있다. 본 실시예와 달리, 상기 반도체 적층체(130)를 성장할 때에 사용되는 버퍼층이 잔류하여 상기 요철(C)의 적어도 일부를 구성할 수 있다.
도1 및 도2에 도시된 바와 같이, 상기 반도체 적층체(130)는 아이솔레이션 영역(IS)에 의해 복수의 발광셀(LC)로 분할될 수 있다. 본 실시예와 같이, 아이솔레이션 영역(IS)은 발광셀(LC) 사이의 영역뿐만 아니라 발광셀(LC)의 둘레를 따라 형성될 수 있다. 상기 발광셀(LC)의 분할된 측면(130S)은 상부를 향해 경사진 면일 수 있다. 즉, 상기 아이솔레이션 영역(IS)은 상기 제1 면(130A)에서 상기 제2 면(130B)으로 갈수록 좁아질 수 있다. 이러한 형상은 아이솔레이션 영역(IS)을 형성하기 위한 식각 공정과 관련될 수 있다(도13 및 도14 참조).
본 실시예에서는, 복수의 발광셀(LC)이 하나의 행으로 배열된 형태를 예시하였으나, 이에 한정되지 않으며 복수의 행 또는 다른 다양한 배열을 가질 수 있다.
각 발광셀(LC)에서, 상기 제2 도전형 반도체층(137)의 일부 영역은 물론, 상기 제1 도전형 반도체층(132)의 일부 영역도 상기 제2 면(130B)을 향해 노출될 수 있다. 도1에 도시된 바와 같이, 상기 제2 도전형 반도체층(137) 및 상기 활성층(135)의 일부 영역(ME)이 메사 에칭되어 상기 제1 도전형 반도체층(132)의 일부 영역(ME)이 노출될 수 있다.
상기 반도체 적층체(130)의 제2 면(130B)에는 상기 복수의 발광셀(LC)을 서로 전기적으로 연결하기 위한 배선 구조가 제공될 수 있다. 본 실시예에 채용된 배선 구조는, 상기 반도체 적층체(130)의 제2 면(130B)을 따라 형성된 절연막(141)과, 상기 복수의 발광셀(LC)의 제1 및 제2 콘택 영역(CA,CB)을 서로 연결하는 연결 전극(150)을 포함할 수 있다.
도1에 도시된 바와 같이, 본 실시예에 채용된 절연막(141)은, 상기 발광셀(LC)의 제2 면(130B)에 위치한 부분과, 상기 발광셀(LC) 사이에 위치한 부분을 가질 수 있다. 상기 발광셀(LC) 사이에 위치한 절연막(141) 부분은 아이솔레이션 영역(IS)의 바닥면으로 제공될 수 있다.
도3은 도1에 도시된 반도체 발광소자의 "A"부분을 확대하여 나타낸다.
도3을 참조하면, 상기 절연막(141) 중 상기 아이솔레이션 영역(IS)에 위치한 부분의 레벨(H1)은 상기 메사 에칭된 제1 콘택 영역(CA)의 레벨(H2)과 실질적으로 동일할 수 있다. 상기 절연막(141)은 각각의 발광셀(LC)에 제1 및 제2 개구(O1,O2)가 형성되어 상기 제1 및 제2 도전형 반도체층(132,137)의 메사 에칭된 영역(ME)의 일부를 노출시킬 수 있다. 상기 제1 및 제2 도전형 반도체층(132,137)의 노출 영역은 제1 및 제2 콘택 영역(CA,CB)으로 제공될 수 있다. 이와 같이, 상기 절연막(141)의 제1 및 제2 개구(O1,O2)는 각각 제1 및 제2 콘택 영역(CA,CB)을 정의할 수 있다. 상기 절연막(141)은 예를 들어 SiO2, Si3N4, HfO2, SiON, TiO2, Ta2O3 또는 SnO2일 수 있다.
본 실시예와 같이, 상기 제2 도전형 반도체층(137)의 표면에 오믹 콘택층(151)을 추가로 형성할 수 있다. 이 경우에, 상기 제2 콘택 영역(CB)은 상기 오믹 콘택층(151)의 노출 영역으로 제공될 수 있다. 예를 들어, 오믹 콘택층(151)은 인듐 주석 산화물(indium Tin oxide(ITO))과 같은 투광성 도전 물질을 포함할 수 있다. ITO인 경우에는 상기 오믹 콘택층(151)은 전류분산 기능을 가질 수 있다.
도1을 참조하면, 상기 연결 전극(150)은 상기 복수의 발광셀(LC)의 제1 및 제2 콘택 영역(CA,CB)이 연결되도록 상기 절연막(141)을 따라 형성될 수 있다. 본 실시예에서는, 도2에 도시된 바와 같이, 상기 연결 전극(150)은 인접한 발광셀(LC)들의 다른 콘택 영역(CA,CB)을 서로 연결하여 복수의 발광셀(LC)이 직렬로 구동되도록 구성할 수 있다. 예를 들어, 상기 연결 전극(150)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있으며, 단일층 또는 2층 이상의 구조로 채용될 수 있다. 일부 실시예에서, 상기 연결 전극(150)은 Ag 또는 Ag/Ni을 포함할 수 있다.
본 실시예에서는, 추가적으로 페시베이션막(146)이 상기 연결 전극(150)을 덮도록 상기 절연막(141) 상에 배치될 수 있다. 메탈과 같은 연결 전극(150)은 투광성 접합층(160)과 접합강도가 낮다는 문제가 있으므로, 이를 해결하기 위해서 상기 페시베이션막(146)이 선택적으로 도입될 수 있다. 따라서, 충분한 접합 강도이 보장되는 경우에, 상기 페시베이션막(146)은 생략될 수 있다. 이러한 페시베이션막(146)은 상기 절연막(141)과 유사한 물질로 이루어질 수 있다. 예를 들어, 상기 페시베이션막(146)은 SiO2, Si3N4, HfO2, SiON, TiO2, Ta2O3 또는 SnO2일 수 있다.
상기 반도체 적층체(130)의 제2 면(130B)에 투광성 지지 기판(170)이 배치될 수 있다. 상기 투광성 지지 기판(170)은 지지 기판으로서 상기 반도체 적층체(130)를 성장하는데 사용된 성장용 기판을 대체할 수 있다. 상기 투광성 지지 기판(170)은 투광성 접합층(160)을 이용하여 배선 구조가 형성된 상기 반도체 적층체(130)의 제2 면(130B)에 접합될 수 있다.
상기 투광성 지지 기판(170)은 활성층(135)에서 생성된 광을 투과할 수 있는 물질이면 적절히 사용할 수 있다. 예를 들어, 상기 투광성 지지 기판(170)은 이에 한정되지는 않으나 사파이어 기판 또는 글래스 기판일 수 있다. 상기 투광성 접합층(160)은, 접착성 폴리머 물질 외에도, 스핀온 글래스(spin on glass)가 사용될 수 있다. 예를 들어, 상기 접착성 폴리머는 실리콘(silicone) 수지, 에폭시 수지, 폴리아크릴레이트(polyacrylate), 폴리이미드(polyimide), 폴리 아마이드(polyamide) 또는 벤조사이클로부텐(benzocyclobutene, BCB)을 포함할 수 있다.
도1에 도시된 바와 같이, 상기 투광성 지지 기판(170)은 상기 복수의 발광셀(LC)의 제2 면(130B)과 마주하는 면과 반대되는 면에 배치된 굴절률 매칭층(175)을 포함할 수 있다. 상기 굴절률 매칭층(175)은 투광성 지지 기판(170)으로부터 광("L2"로 표시됨)이 더욱 효율적으로 방출되도록 도입되는 층이며, 상기 투광성 지지 기판(170)의 굴절률보다 낮은 굴절률을 갖는 물질로 형성될 수 있다.
본 실시예에서, 상기 투광성 지지 기판(170)은 발광셀(LC)이 배치된 영역(또는 '발광 영역'이라고도 함)의 양측에 발광셀(LC)이 배치되지 않은 제1 및 제2 단부(E1,E2)를 가질 수 있다. 도1 및 도2에 도시된 바와 같이, 상기 연결 전극(150)의 일부는 상기 제1 및 제2 단부(E1,E2)로 연장된 제1 및 제2 패드 영역(150N,150P)을 가질 수 있다. 상기 제1 및 제2 패드 영역(150N,150P)에는 제1 및 제2 본딩 패드(180N,180P)가 형성될 수 있다. 상기 제1 및 제2 본딩 패드(180N,180P)에 전압을 인가하여 직렬로 연결된 발광셀(LC)을 구동시킬 수 있다. 상기 제1 및 제2 패드 영역(150N,150P)은 상기 복수의 발광셀(LC)의 이격된 영역의 바닥면에 위치한 절연막의 레벨(H1)과 실질적으로 동일한 레벨에 위치할 수 있다.
이와 같이, 본 실시예에서는, 상기 반도체 적층체(130)의 제1 면(130A)이 메인 광방출면으로 제공되면서도, 반대면인 제2 면(130B)에 광투과성을 갖는 구조체((예, 투광성 지지 기판(170)과 투광성 접합층(160)을 제공함으로써 광을 상부 방향(L1)뿐만 아니라 하부 방향(L2)으로 방출시킬 수 있다. 이러한 양면 또는 전면 발광 소자(100)는 다양한 조명 장치 등에 유익하게 응용될 수 있다(도23, 도25a 및 도25b 참조).
상술된 실시예에서는, 발광셀의 일변의 중앙영역을 메사 에칭하여 상호 연결하면서 모든 셀이 직렬로 연결된 배열을 예시하였으나, 이에 한정되지 않으며, 다양한 다른 연결 구조와 배열을 가질 수 있다. 도4 및 도5는 각각 본 발명의 다양한 실시예에 따른 반도체 발광소자를 나타내는 상부 평면도이다.
도4를 참조하면, 본 실시예에 따른 반도체 발광소자(100A)는, 제1 및 제2 연결 전극(150a,150b)이 복수의 발광셀(LC)의 코너를 상호 연결하는 점과 본딩 패드 구성을 제외하고는 도1 내지 도3에 도시된 실시예와 유사한 것으로 이해할 수 있다.
복수의 발광셀(LC)은 각각 일 코너가 메사 에칭된 영역(ME)을 가지며, 메사 에칭된 영역들(ME)이 발광셀(LC)의 배열 방향에 따라 지그재그로 배치될 수 있다. 이러한 배치에서, 제1 연결 전극(150a)과 제2 연결 전극(150b)도 각각 마주하는 양변에 인접하도록 지그재그로 배열될 수 있다. 이러한 배열에서, 단일 발광셀(LC)은 대각선 방향으로 전류 흐름이 형성되므로, 전체 면적에서 더욱 균일한 발광을 도모할 수 있다.
또한, 패드 구성에서도, 양 단부에 위치한 제1 및 제2 패드용 연결 전극(150N',150P')과 동일한 패턴으로 형성하고, 제1 및 제2 패드용 연결 전극(150N',150P')에 각각 연결된 제1 및 제2 본딩 패드(180N',180P')를 이용하여 충분한 접속 면적을 확보할 수 있다.
도5a 및 도5b를 참조하면, 본 실시예에 따른 반도체 발광소자(100B)는, 발광셀(LC1,LC2,LC3,LC4)이 직렬 및 병렬로 연결된 점과 이러한 연결을 위하여 구성된 제1 및 제2 연결 전극(250a,250b)을 구비한 점을 제외하고는 앞선 실시예들과 유사한 것으로 이해할 수 있다.
제1 내지 제4 그룹의 발광셀(LC1,LC2,LC3,LC4)은 각각 직렬로 연결된 4개의 발광셀을 포함하며, 각 그룹의 발광셀(LC1,LC2,LC3,LC4)은 앞선 실시예(도1 내지 도3)와 유사한 타입의 제1 연결 전극(250a)을 가질 수 있다. 제1 및 제3 그룹의 발광셀(LC1,LC3) 사이의 제1 연결 전극(250a)과 제2 및 제4 그룹의 발광셀(LC2,LC4)사이의 제1 연결 전극(250a)은 제2 연결 전극(250b)을 연결하여 그룹간의 원하는 병렬 연결을 구성할 수 있다. 구체적으로, 도5b에 도시된 등가 회로와 같이, 제1 및 제2 그룹의 발광셀(LC1,LC2)은 서로 병렬 연결되며, 이와 유사하게 제3 및 제4 그룹의 발광셀(LC3,LC4)도 서로 병렬 연결될 수 있다.
또한, 패드 구성에서도, 양 단부에 위치한 제1 및 제2 패드용 연결 전극(250N,250P)은 각각 2개로 구성되며, 하나의 제1 및 제2 본딩 패드(280N,280P)에 연결될 수 있다.
도6 내지 도14은 도1에 도시된 반도체 발광소자의 제조방법을 설명하기 위한 주요 공정별 단면도이며, 도15 내지 도18은 각각 도7, 도8, 도9 및 도13의 단면도에 관련된 평면도이다.
도6을 참조하면, 성장용 기판(101) 상에 버퍼층(110)을 형성하고, 상기 버퍼층(110) 상에 복수의 발광셀을 위한 반도체 적층체(130)를 형성한다. 상기 반도체 적층체(130)는 제1 도전형 반도체층(132), 활성층(135) 및 제2 도전형 반도체층(137)을 포함할 수 있다.
상기 버퍼층(110)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1)일수 있다. 예를 들어, 상기 버퍼층(110)는 AlN, AlGaN, InGaN일 수 있다. 필요에 따라, 복수의 층을 조합하거나, 조성을 점진적으로 변화시켜 사용할 수도 있다. 상기 성장용 기판이 실리콘(Si) 기판이며 반도체 적층체(130)로서 질화물 반도체를 성장시키는 경우에, 버퍼층(110)은 다양한 형태의 복합 버퍼구조를 가질 수 있다. 이에 대해서 도19a 내지 도19d를 참조하여 설명하기로 한다.
상기 반도체 적층체(130)의 각 층은 앞선 실시예에서 설명된 질화물 반도체일 수 있다. 상기 MOCVD, MBE, HVPE과 같은 공정을 이용하여 상기 성장용 기판(101) 상에 성장될 수 있다. 상기 제2 도전형 반도체층(137) 상에 오믹 콘택층(151)을 추가로 형성할 수 있다. 예를 들어, 오믹 콘택층(151)은 ITO일 수 있다.
이어, 도7 및 도15를 참조하면, 상기 반도체 적층체(130)에서 제1 도전형 반도체층(132)의 일부 영역(e)을 노출시킬 수 있다.
본 공정은 적어도 상기 제2 도전형 반도체층(137)과 상기 활성층(135)의 일부 영역을 제거하는 에칭 과정에 의해 구현될 수 있다. 제1 도전형 반도체층(132)의 일부 영역(e)에 의해, 도15에 도시된 바와 같이, 메사 구조(M)가 제공되며, 이러한 메사 구조(M)에 의해 발광셀을 위한 영역이 정의될 수 있다.
이러한 메사 구조(M)의 평면은 대체로 사각형상을 가질 수 있다. 상기 메사 구조의 평면형상은 이에 한정되는 것은 아니며, 다양한 다른 형상을 가질 수 있다. 상기 메사 구조는, 콘택 영역(즉, 도16의 제1 콘택 영역(CA))을 제공하기 위해서 메사 구조(M)의 일 변의 중앙으로부터 안쪽으로 추가 에칭된 영역을 포함할 수 있다. 콘택 영역을 위한 추가 에칭된 영역은 이에 한정되지 않으며, 라인 형상을 갖거나 메사 영역(M)의 내부에 위치한 홀 구조를 가질 수 있다.
본 실시예에서, 제1 도전형 반도체층(132)의 노출 영역(e)은 발광셀을 위한 메사 구조(M)를 둘러싸는 영역 외에도, 양 단부에 패드를 위한 영역을 포함할 수 있다.
다음으로, 도8 및 도16을 참조하면, 상기 반도체 적층체(130) 상에 제1 및 제2 개구(O1,O2)를 갖는 절연막(141)을 형성한다.
본 공정은 반도체 적층체(130)의 전체 상면에 절연막(141)을 형성한 후에, 마스크를 이용하여 제1 및 제2 개구(O1,O2)를 형성하는 과정으로 수행될 수 있다. 상기 제1 및 제2 개구(O1,O2)는 제1 및 제2 콘택 영역(CA,CB)을 정의한다. 예를 들어, 상기 절연막(141)은 SiO2, Si3N4, HfO2, SiON, TiO2, Ta2O3 또는 SnO2일 수 있다. 추가적으로, 상기 반도체 적층체(130)의 양 단부에 패드 영역을 위한 제1 및 제2 패드용 개구(ON,OP)를 형성할 수 있다.
다음으로, 도9 및 도17을 참조하면, 상기 복수의 발광셀(LC)의 제1 및 제2 콘택 영역(CA,CB)을 연결하는 연결 전극(150)을 형성할 수 있다.
상기 연결 전극(150)은 상기 절연막(141)을 따라 형성되므로, 반도체 적층체(130)와 원하지 않는 접속을 방지할 수 있다. 본 공정에서, 상기 연결 전극(150)은 복수의 발광셀(LC)이 직렬로 구동되도록 인접한 발광셀(LC)들의 다른 콘택 영역(CA,CB)을 서로 연결할 수 있다. 예를 들어, 상기 연결 전극(150)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt 또는 Au을 포함할 수 있다.
상기 연결 전극(150)과 함게, 반도체 적층체(130)의 양 단부(E1,E2)에 위치한 패드 전극(150N,150P)이 형성될 수 있다. 이러한 제1 및 제2 패드 전극(150N,150P)은 본딩 패드가 형성될 영역을 제공한다.
이어, 도10을 참조하면, 상기 연결 전극(150)을 덮도록 상기 절연막(141) 상에 페시베이션막(146)을 형성할 수 있다.
앞서 설명한 바와 같이, 페시베이션막(146)이 도입함으로써 후속 형성될 투광성 접합층(160)과의 접합강도를 강화시킬 수 있다. 이러한 페시베이션막(146)은 상기 절연막(141)과 유사하며, 증착공정에 의해 형성될 수 있다. 예를 들어, 상기 페시베이션막(146)은 SiO2, Si3N4, HfO2, SiON, TiO2, Ta2O3 또는 SnO2일 수 있다.
다음으로, 도11을 참조하면, 상기 반도체 적층체(130)의 제2 면(130B)에 투광성 접합층(160)을 도포할 수 있다.
후속 공정에서 사용될 투명 기판(도12의 170)의 접합면이 거의 평면일 경우에 상기 투과성 접합층(160)은 상기 반도체 적층체(130)의 메사 구조(M)를 덮도록 도포될 수 있다. 상기 투광성 접합층(160)은, 실리콘 수지, 에폭시 수지, 폴리아크릴레이트, 폴리이미드, 폴리 아마이드 또는 벤조사이클로부텐을 포함할 수 있다. 이러한 폴리머 외에도, 스핀온 글래스를 이용하여 투광성 지지 기판(170)을 접할 수 있다.
추가적으로, 상기 투광성 접합층(160)은 광추출효율을 향상시키기 위한 굴절률 매칭 효과를 위해서 상기 투광성 지지 기판(170)과 상기 반도체 적층체(130) 사이의 굴절률을 갖는 물질을 포함할 수 있다.
이어, 도12을 참조하면, 투광성 접합층(160)을 이용하여 상기 반도체 적층체(130)의 제2 면(130B)에 투광성 지지 기판(170)을 접합시킬 수 있다.
상기 투광성 지지 기판(170)은 활성층(135)에서 생성된 광을 투과할 수 있는 물질이면 적절히 사용될 수 있다. 예를 들어, 상기 투광성 지지 기판(170)은 이에 한정되지는 않으나 사파이어 기판 또는 글래스 기판일 수 있다. 필요에 따라, 투광성 지지 기판(170)을 원하는 두께로 감소시키기 위해서 그라인딩(grinding) 공정을 수행할 수 있다.
특정 실시예에서는, 상기 투광성 접합층(160) 및 상기 투광성 지지 기판(170) 중 적어도 하나는 방출광의 파장을 변환하기 위한 파장변환물질을 함유시켜 파장 변환부로 제공될 수 있다.
다음으로, 도13 및 도18을 참조하면, 상기 반도체 적층체(130)의 제1 면(130A)으로부터 성장용 기판(101)을 제거할 수 있다. 여기서, 도13은 도6 내지 도13의 단면을 상하 반전시킨 단면으로 이해할 수 있다.
상기 성장용 기판(101)의 제거는 레이저 리프트 오프, 기계적 연마 또는 기계적 화학적 연마, 화학적 에칭과 같은 다양한 공정에 의해 수행될 수 있다. 상기 성장용 기판(101)으로 실리콘 기판을 사용하는 경우에는 기계적 강도가 비교적 낮으므로, 기계적 또는 기계적 화학적 연마 공정을 이용하여 제거될 수 있다. 본 실시예에서는, 버퍼층(110)이 함께 제거된 것으로 예시하였으나, 이에 한정되지 않고, 다른 실시예에서는 버퍼층(110)의 적어도 일부가 잔류될 수 있다.
이어, 성장용 기판(101)을 제거한 후에, 발광셀(LC)을 형성하기 위한 아이솔레이션 공정을 수행할 수 있다. 아이솔레이션 공정은 반도체 적층체(130)의 제1 면(130A)에 대한 드라이 에칭 또는 웨트 에칭을 통하여 수행될 수 있다. 예를 들어, 반도체 적층체(130)의 제1 면(130A)에 포토레지스트 패턴을 이용한 드라이 에칭으로 점선 부분(도13의 'IS','ISN','ISP')을 제거하여, 도18에 도시된 바와 같이, M'로 표시된 영역이 잔류하도록 수행될 수 있다.
아이솔레이션 공정으로 반도체 적층체(130)에서 점선으로 표시된 부분을 제거함으로써, 도14에 도시된 바와 같이, 상기 반도체 적층체(130)를 복수의 발광셀(LC)로 완전히 분리시킬 수 있다. 추가적으로, 발광셀(LC)을 형성하기 위한 아이솔레이션 공정과 함께 상기 반도체 적층체(130) 중 성장용 기판(101)이 제거된 면에 요철(C)을 형성하는 표면 처리 공정을 수행할 수 있다.
아이솔레이션을 위한 에칭 공정에서, 상기 절연막(141)은 에칭 스톱층의 역할을 하여 연결 전극(150)을 보호할 수 있다. 그 결과, 발광셀(LC) 사이에 위치한 절연막(141) 부분이 노출될 수 있다. 또한, 본 에칭 공정은 반도체 적층체(130)의 제1 면(130B)으로부터 수행되므로, 도14에 도시된 바와 같이, 반도체 적층체(130)의 측면(130S)은 상부를 향해 경사진 면을 가질 수 있다. 즉, 아이솔레이션 영역(IS)은 제1 면(130A)으로부터 제2 면(130B)으로 갈수록 좁아질 수 있다.
또한, 본 아이솔레이션 공정에서, 양 단부에 위치한 반도체 적층체 부분(ISN,ISP)도 제거함으로써 패드용 연결 전극(150N,150P)을 위한 패드 영역(E1,E2)을 제공할 수 있다.
앞서 설명한 바와 같이, 추가적인 요철 형성 공정을 수행할 수 있다. 본 공정에서 형성되는 요철(C)은 상기 반도체 적층체(130)의 제1 면(130A)(특히, 제1 도전형 반도체층(132) 또는 버퍼층(110)의 표면)으로부터의 광추출 효율을 향상시킬 수 있다. 이러한 요철 형성 공정도 드라이 에칭 또는 웨트 에칭을 통하여 수행될 수 있다. 필요에 따라, 이러한 요철 형성 공정은 아이솔레이션 공정에 앞서 수행될 수 있다.
상기 투광성 지지 기판(170)은 기판 방향으로 방출되는 광추출효율을 향상시키기 위해서 굴절률 매칭층(175)을 추가적으로 형성할 수 있다. 이러한 굴절률 매칭층(175)은 도14에 도시된 공정에서 형성될 수도 있으나, 이에 한정되지 않으며, 예를 들어, 접합 공정(도12 참조) 전에 투광성 지지 기판(170)에 미리 형성할 수 있다.
도19a 내지 도19d는 각각 본 발명의 일 실시예에 채용가능한 버퍼층의 다양한 예를 나타내는 측단면도이다. 본 실시예에 따른 반도체 발광소자는 도6에 도시된 버퍼층(110) 외에도 응력 보상층을 이용하여 제조될 수 있다.
도19a에 도시된 바와 같이, 실리콘 기판(201) 상에는 버퍼층(210), 응력 보상층(220) 및 질화물 적층체(230)가 순차적으로 배치될 수 있다.
상기 실리콘 기판(201)은 실리콘 물질로만 이루어진 기판뿐만 아니라, 부분적으로 실리콘 물질을 포함한 기판을 포함할 수 있다. 예를 들어, 실리콘 온 절연체(SOI) 기판도 사용될 수 있다. 상기 실리콘 기판(201)의 상면은 (111)면일 수 있다. 상기 버퍼층(210)은 상기 실리콘 기판(201) 상에 배치된 핵성장층(212)과 상기 핵성장층(212) 상에 배치된 격자 완충층(214)을 포함할 수 있다.
상기 핵성장층(212)은 AlN일 수 있다. 상기 격자 완충층(214)은 관통 전위를 벤딩(bending)시켜 결함을 감소시킬 수 있다. 상기 격자 완충층(214)의 두께가 클수록 후속 성장될 제1 질화물 반도체층(221)에서의 압축응력 완화(compressive stree relaxation)가 감소되고 결함도 감소될 수 있다. 상기 격자 완충층(214)의 두께는 수백 ㎚ 내지 수 ㎛ 두께를 가질 수 있다.
상기 격자 완충층(214)은 단일 조성을 가질 수도 있으나, 격자 완충층(214)은 AlxInyGa1 -x- yN (0≤x,y≤1,x+y≤1)인 그레이드층일 수 있다. 본 실시예에 채용된 그레이드 구조는 복수의 층(214-1,214-2,...214-n)을 포함하며, 상기 복수의 층(214-1,214-2,...214-n)은 Al 조성이 순차적으로 감소된 스텝 그레이드(step-graded) 구조를 가질 수 있다. 구체적인 예에서, 그레이드 구조인 격자 완충층(214)은 Al 조성을 조절하는 3성분계 AlGaN로 구현될 수 있다. 다른 예에서, 상기 격자 완충층은 스텝 그레이드 구조가 아니라 선형적으로 그레이드된 구조를 취할 수 있다.
이러한 격자 완충층(214)은 상기 AlN 핵성장층(212)과 제1 질화물 반도체층(221) 사이의 격자 부정합을 단계적으로 줄일 수 있다. 특히, 상기 격자 완충층(214)은 결정성장시 압축응력을 효과적으로 발생시킬 수 있으므로 냉각시 발생되는 인장응력을 감소시킬 수 있다.
상기 응력 보상층(220)은 상기 격자 완충층(214) 상에 순차적으로 배치된 제1 질화물 반도체층(221), 중간층(222) 및 제2 질화물 반도체층(223)을 포함할 수 있다.
상기 제1 질화물 반도체층(221)은 상기 격자 완충층(223)보다 격자상수가 큰 질화물 결정일 수 있다. 상기 제1 질화물 반도체층(221)은 AlxInyGa1 -x- yN (0≤x,y≤1, x+y<1)을 포함할 수 있으며, 예를 들어, GaN일 수 있다. 상기 제1 질화물 반도체층(221)은 상기 격자 완충층(214)과의 계면에서 압축응력을 받을 수 있다.
이러한 압축응력은 제1 질화물 반도체층(221)의 두께가 클수록 완화될 수 있다. 상기 제1 질화물 반도체층(221)의 두께(약 2㎛ 이상)가 커지면, 성장공정 완료 후 상온으로 냉각시킬 때, 상기 기판(201)과 제1 질화물 반도체층(221)의 열팽창 계수의 차이로 인해 발생하는 인장 응력을 제어하기 어려우며, 심지어 크랙이 발생될 수 있다.
상기 중간층(222)은 냉각시 발생하는 인장 응력을 보상하기 위해서 상기 제1 질화물 반도체층(221) 상에 배치될 수 있다. 상기 중간층(222)은 제1 질화물 반도체층(221)보다 격자상수가 작은 질화물 결정일 수 있다. 예를 들어, 상기 중간층(222)은 AlxGa1 -xN(0.4<x<1)일 수 있다.
제2 질화물 반도체층(223)은 상기 중간층(222) 상에 배치될 수 있다. 상기 제2 질화물 반도체층(223)은 압축응력을 가질 수 있다. 상기 제2 질화물 반도체층(223)의 압축응력은 제1 질화물 반도체층(221)이 받는 상대적으로 약한 압축응력 내지는 인장응력을 보상함으로써 크랙 발생을 억제할 수 있다. 상기 제2 질화물 반도체층(223)은 상기 제1 질화물 반도체층(221)과 유사하게 AlxInyGa1 -x- yN (0≤x,y≤1, x+y<1)을 포함할 수 있다. 예를 들어, 상기 제2 질화물 반도체층(223)은 GaN일 수 있다. 상기 제1 및 제2 질화물 반도체층(221,223) 중 적어도 하나는 이에 한정되지는 않으나, 언도프된 질화물층일 수 있다. 질화물 적층체(230)는 상술된 실시예에서 반도체 적층체(130)에 해당될 수 있다.
도19b를 참조하면, 도19a와 유사하게 실리콘 기판(201) 상에 순차적으로 배치된 버퍼층(210), 응력 보상층(220) 및 질화물 적층체(230)가 도시되어 있다. 도19a와 동일한 번호로 지시된 구성요소는 특별히 다른 설명이 없어도 도19a의 설명이 참조될 수 있다.
상기 버퍼층(210)은 도19a에 도시된 버퍼층(210)과 유사하게, AlN 핵성장층(212)과 격자 완충층(214')을 포함하되, 본 실시예에 채용된 격자 완충층(214')은 도19a에 도시된 격자 완충충(214)과 다른 구조를 취하고 있다.
상기 격자 완충층(214')은 2개 이상의 서로 다른 조성을 갖는 층(214a,214b)을 교대로 적층한 초격자 구조를 가질 수 있다. 예를 들어,상기 격자 완충층(214')은 Alx1Iny1Ga1 -x1- y1N/Alx2Iny2Ga1 -x2-y2N(0≤x1,x2,y1,y2≤1, x1≠x2 또는 y1≠y2, x1+y1≤1, x2+y2≤1) 초격자층일 수 있다. 본 실시예와 같이, 초격자 구조를 채택한 격자 완충층(214')도 역시 상기 실리콘 기판(201)과 상기 제1 질화물 반도체층(221) 사이의 응력을 효과적으로 완화시킬 수 있다.
본 실시예에 채용된 응력 보상층(220)은 도19a에서 설명된 제1 및 제2 질화물 반도체층(221,223)과, 그 사이에 배치된 제1 중간층(222) 외에, 추가적으로 제2 중간층(224) 및 제3 질화물 반도체층(225)을 포함할 수 있다.
상기 제2 중간층(224)과 상기 제3 질화물 반도체층(225)은 상기 제1 중간층(222)과 상기 제2 질화물 반도체층(223)과 유사한 기능을 수행하는 것으로 이해할 수 있다. 즉, 상기 제2 중간층(224)은 냉각시 발생하는 인장 응력을 보상하기 위해서 상기 제2 질화물 반도체층(223) 상에 배치될 수 있다. 상기 제2 중간층(224)은 제2 질화물 반도체층(224)보다 격자상수가 작은 질화물 결정일 수 있다. 예를 들어, 상기 제2 중간층(224)은 상기 제1 중간층(222)과 유사하게 AlxGa1 -xN(0.4<x<1)일 수 있다.
상기 제3 질화물 반도체층(225)은 상기 제2 중간층(224) 상에 배치될 수 있다. 상기 제3 질화물 반도체층(225)은 압축응력을 가지며, 이러한 제3 질화물 반도체층(225)의 압축응력은 하부에 위치한 제1 및 제2 질화물 반도체층(221,223, 특히 223)이 받는 상대적으로 약한 압축응력 내지는 인장응력을 보상함으로써 크랙 발생을 억제할 수 있다.
상기 제3 질화물 반도체층(225)은 상기 제2 질화물 반도체층(223)과 유사하게 AlxInyGa1 -x- yN (0≤x,y≤1, x+y<1)을 포함할 수 있다. 예를 들어, 상기 제3 질화물 반도체층(225)은 GaN일 수 있다.
도19c를 참조하면, 도19a와 유사하게 실리콘 기판(201) 상에 순차적으로 배치된 버퍼층(210), 응력 보상층(220) 및 질화물 적층체(230)가 도시되어 있다. 다만, 도19a에 도시된 예와 달리, 마스크층(226)과 상기 마스크층(226)에 형성된 합체(coalescenced) 질화물층(227)을 포함한다. 상기 마스크층(226)은 상기 제1 질화물 반도체층(221) 상에 배치될 수 있다.
상기 제1 질화물 반도체층(221)으로부터의 관통전위(threading dislocation)대부분은 상기 마스크층(226)에 의해 차단되고, 나머지 일부의 관통 전위도 후속 성장되는 합체 질화물층(227)에 의해 벤딩(bending)될 수 있다. 그 결과, 후속 성장되는 질화물 결정의 결함밀도를 크게 개선할 수 있다. 상기 합체 질화물층(227)의 두께 및 결함 밀도는 성장조건, 예를 들어 온도, 압력, Ⅴ/Ⅲ 소스의 몰 조성비와 같은 변수에 의해 달라질 수 있다.
상기 마스크층(226)은 실리콘 질화물(SiNx) 또는 티타늄질화물(TiN)로 형성될 수 있다. 예를 들어, 실란(SiH4)과 암모니아 가스를 이용하여 SiNx 마스크층(226)을 형성할 수 있다. 상기 마스크층(226)은 상기 제1 질화물 반도체층(221)의 표면을 완전히 덮는 형태가 아닐 수 있다. 따라서, 상기 마스크층(226)은 상기 제1 질화물 반도체층(221)을 덮는 정도에 따라 상기 제1 질화물 반도체층(221)의 노출영역이 결정되고, 그 위에서 성장되는 질화물 결정의 초기 아일랜드 성장 형태가 달라질 수 있다. 예를 들어, SiNx의 마스크 영역을 증가시켜 노출되는 상기 질화물 반도체층의 면적을 감소시킬 경우, 상기 마스크층(226) 상에 성장될 합체 질화물층(227)의 초기 아일랜드의 밀도는 감소하는 반면에, 상대적으로 합체되는 아일랜드의 크기는 커질 수 있다. 따라서, 합체 질화물층(227)의 두께 또한 증가될 수 있다.
상기 마스크층(226)이 추가되는 경우에, 상기 마스크층에 의해 질화물 반도체층 사이의 응력이 디커플(decouple)되어 합체 질화물층(227)에 전달되는 압축 응력이 부분적으로 차단될 수 있다. 또한, 상기 합체 질화물층(227)은 성장되는 아일랜드들이 합체lescence)되는 과정에서 상대적인 인장응력이 발생될 수 있다. 그 결과, 상기 제1 질화물 반도체층(221)이 버퍼층(210)에 의해 강한 압축응력을 받는 반면에, 상기 마스크층(226) 상의 합체 질화물층(227)은 응력 디커플과 아일랜드 합체(coalescence)에 의해 보다 약한 압축응력 내지는 인장응력을 받을 수 있다. 이러한 상대적으로 적은 압축응력을 가지는 층의 두께가 임계점을 넘어서게 되면 냉각시 박막에 크랙이 발생하게 되므로 상기 합체 질화물층(227)의 두께는 크랙이 발생되지 않으면서 결함밀도도 감소시킬 수 있는 조건에서 선택될 수 있다.
도19d를 참조하면, 실리콘 기판(201) 상에 순차적으로 배치된 버퍼층(210), 응력 보상층(220) 및 질화물 적층체(230)가 도시되어 있다.
본 실시예에 채용된 응력 보상층(220)은, 서로 다른 성장조건으로 형성되는 제1 및 제2 질화물 반도체층(220a.220b)을 포함할 수 있다. 상기 제1 질화물 반도체층(220a)은 표면조도의 증가율이 제어되도록 2차원 모드로 성장됨으로써 상기 제2 질화물 반도체층(220b)과의 계면에서 트위스트 그레인 바운더리(twist grain boundary)의 발생을 감소시킬 수 있다
상기 제1 질화물 반도체층(220a)은 상기 버퍼층(210)의 표면 조도에 대한 조도 비율이 3 이하인 표면 조도를 갖도록 제1 성장조건으로 형성되며, 상기 제2 질화물 반도체층(220b)은 상기 제1 질화물 반도체층(220a) 상에 제2 성장조건으로 형성될 수 있다. 여기서, 상기 제2 성장 조건은 상기 제1 성장 조건보다 3차원 성장모드가 증가되도록 온도, 압력 및 Ⅴ/Ⅲ족 몰비 중 적어도 하나가 상기 제1 성장 조건과 상이할 수 있다. 상기 제1 질화물 반도체층(220a)은 2∼1000㎚ 범위의 두께를 가질 수 있다. 상기 제1 질화물 반도체층(220a)의 두께를 크게 할수록 제1 질화물 반도체층(220a)과 제2 질화물 반도체층(220b)과의 계면에서 트위스트 그레인 바운더리의 발생이 감소될 수 있다. 하지만, 제1 질화물 반도체층(220a)의 두께를 크게 하면 전체 박막의 결정성이 나빠질 수 있는데 이는 제1 질화물 반도체층이 질화물층에 비해 상대적으로 낮은 온도에서 성장되기 때문에 오히려 결함이 증가할 수 있기 때문이다. 그러므로, 제1 질화물 반도체층(220a)의 두께를 얇게 하면서 트위스트 그레인 바운더리 발생을 감소시킬 수 있다.
트위스트 그레인 바운더리가 감소되면 제1 질화물 반도체층(220a) 위에 적층되는 제2 질화물 반도체층(220b)의 결함이 감소될 수 있다. 즉, 상기 제1 질화물 반도체층(220a)은 2∼1000㎚ 범위의 두께를 가지면서 버퍼층의 조도 대비 비율로서 3 이하 범위의 조도를 가짐으로써 그 위에 적층되는 제2 질화물 반도체층(220b)의 결함을 감소시킬 수 있다. 따라서, 동등한 결정성을 낮은 두께에서 얻을 수 있어 전체구조의 박막화가 가능하며, 예를 들어, 마스크층을 사용하지 않더라도 버퍼층(210) 및 응력 보상층(220)의 전체 두께를 6㎛ 이하로 제조할 수 있다. 따라서, 결정 성장 단계의 공정 시간과 원가를 감소시킬 수 있다.
상기 제2 질화물 반도체층(220b)는 AlxInyGa1 -x-yN(0≤x,y≤1, x+y<1)로 형성될 수 있다. 상기 제2 질화물 반도체층(220b)은 상기 제1 질화물 반도체층(220a) 상에 다른 조성의 층 추가 성장 없이 연속적으로 성장될 수 있다. 상기 제2 질화물 반도체층(220b)은 상기 제1 질화물 반도체층(220a)과 동일한 조성일 수 있다. 예를 들어, 상기 제1 및 제2 질화물 반도체층(220a,220b)은 GaN일 수 있다. 특정 예에서, 상기 제1 질화물 반도체층(220a)은 언도프 GaN이며, 상기 제2 질화물 반도체층(220b)은 n형 GaN일 수 있다.
상술된 실시예들에 따른 반도체 발광 소자는 양면 또는 전면 발광이 가능한 구조를 가지며, 다양한 LED 모듈과 조명 장치로 유익하게 활용될 수 있다.
도20은 본 실시예에 따른 LED 모듈을 나타내는 측단면도이며, 도21은 도20에 도시된 LED 모듈을 나타내는 정단면도이다.
도20 및 도21을 참조하면, LED 모듈(200)은, 도1 내지 도3에 도시된 반도체 발광소자(100)와, 상기 반도체 발광소자(100)를 둘러싸는 파장 변환부(190)와, 상기 반도체 발광 소자(100)에 연결되며 전원을 인가하기 위한 제1 및 제2 접속 단자(270a,270b)를 포함한다.
상기 제1 및 제2 접속 단자(270a,270b)는 별도의 외부 장치(예, 도24의 400)에 고정하기 위한 걸림홈(271)을 구비할 수 있다.
상기 파장 변환부(190)는 복수의 발광셀(LC)이 위치한 상면뿐만 아니라 반도체 발광 소자(100)의 하면까지 덮도록 형성될 수 있다. 구체적으로, 도1 내지 도3을 참조하면, 상기 파장 변환부(190)는 상기 투광성 지지 기판(170)의 상면에 위치한 복수의 발광셀(LC)을 덮으면서 상기 투광성 지지 기판(170)을 둘러싸도록 형성될 수 있다. 따라서, 양 방향으로 방출되는 광(L1,L2) 모두가 파장 변환부(190)에 의해 원하는 광으로 변환될 수 있다.
도20에는 LED 모듈(200)의 측단면으로 도시되어 있으나, 파장 변환부(190)가 상하에 위치한 것으로 나타나 있으나, 도21에 도시된 바와 같이, 상기 파장 변환부(190)는 반도체 발광 소자(100)의 측면까지 둘러싸도록 제공될 수 있다.
도21을 참조하면, 투광성 지지 기판(110)의 상면을 연장한 실장면(P-P')이 파장 변환부(190)의 중심(C0)을 지나는 면(CP-CP')보다 하부에 배치되어, 파장 변환부(190)의 전방부(190A)의 표면적이 후방부(190B)의 표면적보다 넓게 배치될 수 있다. 이러한 배치를 활용하여 상하면으로 배출되는 광량이 조절할 수 있다.
상기 파장 변환부(190)는 형광체 또는 양자점과 같은 파장변환 물질(190P)과 이를 함유한 투명 수지(190S)를 포함할 수 있다. 예를 들어, 상기 파장변환 물질(190P)은 상기 활성층(135)으로부터 생성된 광의 일부를 변환된 파장의 광으로 변환할 수 있다. 이러한 파장변환 물질(190P)은 최종 방출광이 백색광으로 얻어지도록 구성될 수 있다. 일 예에서, 이러한 파장변환 물질(190P)은 2 이상의 파장변환 물질을 포함할 수 있으며, 예를 들면, 녹색 형광체, 황색 형광체 및 적색 형광체 중 적어도 하나를 포함할 수 있다.
도22에는 상술된 실시예와 다른 구조의 파장 변환부를 갖는 LED 모듈이 도시되어 있다.
도22를 참조하면, 본 실시예에 따른 LED 모듈(200')은 상술된 실시예에 따른 반도체 발광소자(100)와 이를 둘러싸는 파장 변환부(190')를 포함할 수 있다.
본 실시예에 따른 파장 변환부(190')는 반도체 발광 소자(100)를 둘러싸는 투명수지층(191)과 상기 투명수지층(191)을 둘러싸는 파장 변환층(192)을 포함할 수 있다. 상기 파장 변환층(192)은 도21에 도시된 파장 변환부(190)와 유사하게 구성될 수 있다.
앞선 실시예(도22 참조)와 비교하여, 투명수지층(191) 상에 형성되는 파장 변환층(192)은 더욱 균일한 두께로 제공될 수 있으므로, 전방위에서 균일한 파장 변환을 도모할 수 있다. 또한, 본 실시예에서는 반도체 발광소자(100)의 위치를 가능한 기준면(P-P') 상에 배치함으로써 전방위에서 파장 변환층(192)까지의 거리를 비교적 일정하게 유지할 수 있다.
도23은 본 발명의 일 실시예에 따른 LED 램프를 나타내는 사시도이며, 도24는 도23에 도시된 LED 램프를 나타내는 상부 평면도로서, 도23의 Ⅲ 방향에서 본 도면이다.
도23 및 도24를 참조하면, 본 실시예에 따른 LED 램프(1000)는 램프 커버(800), 상기 램프 커버(800)의 일 단에 결합된 소켓(600) 및 상기 램프 커버(800)의 내부 공간에 장착된 복수(예, 4개)의 LED 모듈(200)을 포함할 수 있다.
상기 연결 프레임(420) 또는 상기 제1 및 전극 프레임(410a, 410b)은 서로 걸림 고정하면, 자연스럽게 상기 LED 모듈(200)의 주 방출면(즉, 상면)이 램프커버(800) 방향을 향하도록 배치되고, 반대 면(110b)은 중심부(C1)를 향하도록 배치될 수 있다.
상기 램프 커버(800)는 유리, 경질 유리, 석영 유리 또는 광투과성 수지로 이루어진, 투명하거나 혹은 유백, 무광택, 유색의 벌브 커버일 수 있다. 상기 램프커버(800)은 다양한 타입일 수 있다. 예를 들어, A-형, G-형, R-형, PAR-형, T-형, S-형, 초(candle)형, P형, PS형, BR형, ER형, BRL형과 같은 기존의 벌브형 커버 중의 하나일 수 있다.
상기 소켓(600)은 상기 램프 커버(800)와 결합하여 상기 LED 램프(1000)의 외형을 이루며, 기존의 조명 장치와 대체 가능하도록, E40, E27, E26, E14, GU, B22, BX, BA, EP, EX, GY, GX, GR, GZ, G형 등의 소켓으로 구성될 수 있다. 상기 LED 램프(1000)에 인가되는 전력은 상기 소켓(600)을 통하여 인가될 수 있다. 상기 소켓(600)의 내부 공간에는 전원부(700)가 배치되어 상기 소켓(600)을 통해 인가되는 전력을 AC-DC 변환하거나 전압을 변경하여 상기 LED 모듈(200)에 제공될 수 있다.
상기 소켓(600)의 중심부(C1)에는 지주(300)의 일 단이 고정되도록 설치되며, 상기 지주(300)에는 상기 LED 모듈(200)을 고정시키기 위한 프레임(400)이 배치될 수 있다. 상기 지주(300)는 상기 램프 커버(800)의 개방된 영역을 덮어 고온 가열 처리를 통해 용접되어 밀봉된 내부공간을 형성할 수 있다. 따라서, 램프 커버(800)의 내부 공간에 배치된 LED 모듈(200)을 외부의 수분 등으로부터 차단할 수 있다.
상기 프레임(400)은 상기 LED 모듈(200)을 고정시키며 전력을 공급할 수 있도록 금속 재질로 이루어질 수 있으며, 복수의 LED 모듈(200)을 연결하는 연결 프레임(420)과, 전력을 공급하기 위한 제1 및 제2 전극 프레임(410a,410b)을 포함할 수 있다. 상기 지주(300)의 타 단에는 상기 연결 프레임(420)을 고정하기 위한 안착부(310)가 형성될 수 있다. 상기 지주(300)의 중단에는 제1 및 제2 전극 프레임(410a,410b)이 고정되도록 설치되어, 상기 제1 및 제2 전극 프레임(410a,410b)에 용접되는 복수의 LED 모듈(200)을 지지할 수 있다. 상기 제1 및 제2 전극 프레임(410a, 410b)은 각각 지주(300)에 매립된 제1 및 제2 전선(500a, 500b)와 연결되어 상기 전원부(700)로부터 공급되는 전력이 인가될 수 있다.
상기 LED 모듈(200)은 상기 램프 커버(800)의 내부 공간에 복수개가 수용될 수 있다. 상기 LED 모듈(200)은 종래의 백열 전구의 필라멘트와 유사한 형상으로 제조되어 전원이 인가되면 필라멘트와 같이 선형의 광을 방출하므로, LED 필라멘트(filament)라고도 불린다.
도24를 참조하면, 상기 LED 모듈(200)은 상기 LED 램프(1000)의 상부(Ⅲ 방향)에서 보았을 때, 소켓(600)의 중심부(C1)를 기준으로 회전 대칭형으로 배치될 수 있다. 구체적으로, 상기 램프 커버(800)의 내부 공간에 각각의 LED 모듈(200)의 주된 광방출 방향(L1)이 램프 커버(800)를 향하도록 상기 지주(300)의 주위에 회전 대칭적으로 배치될 수 있다. 이러한 배열에서, 상기 LED 모듈(200)의 전면 발광이 직접 램프 커버(800)를 통해 방출될 뿐만 아니라, 상기 LED 모듈(200)의 후면 발광도 전체 광출력에 기여할 수 있다.
본 실시예에 채용된 LED 모듈(200)는 도1 및 도2에 도시된 예와 같이 발광셀이 직렬로만 연결된 형태가 아니라, 병렬 또는 직병렬로 연결된 형태(예, 도5a 참조)일 수도 있다.
도25a 및 도25b는 각각 본 발명의 다양한 실시예에 따른 LED 램프를 나타내는 사시도이다.
도25a를 참조하면, 본 실시예에 따른 LED 램프(2000)는, 일 방향으로 긴 바의 형상을 갖는 램프 커버(2420)와, 상기 램프 커버(2420) 내에 배치된 복수의 LED 모듈(200)과, 램프 커버(2420)의 양단에 배치된 한 쌍의 소켓(2470a, 2470b)를 포함할 수 있다.
본 실시예에서, 복수의 LED 모듈(200)은 4개의 LED 모듈로 예시되어 있다. 상기 4개의 LED 모듈(200)은 2개씩 직렬로 배열되면서, 이러한 2개의 열이 병렬로 배열된다. 병렬로 연결된 2열의 LED 모듈(200)은 대향하는 양 면을 통해 광방출량이 큰 전면광(L1)이 방출되도록 배열될 수 있다. 4개의 LED 모듈(200)의 양단에 각각 연결된 제1 및 제2 배선(2450a,2450b)은 한 쌍의 소켓(2470a, 2470b)에 각각 연결될 수 있다.
도25b을 참조하면, 본 실시예에 따른 LED 램프(2000')는, 앞선 실시예와 유사하게 램프 커버(2420)를 포함하지만, 하나의 소켓(2700)을 포함한다. 또한, 본 실시예에 따른 LED 램프(2000')는 직렬로 연결된 3개의 LED 모듈(200)을 구비한다.
본 실시예에 채용된 소켓(2700)은 앞선 실시예에 다른 램프와 다른 규격으로서, 두 극성의 접속 단자를 포함하며, 상기 두 접속 단자에 제1 및 제2 배선(2450a',2450b')에 각각 연결되도록 구성될 수 있다.
지금까지의 설명은 본 발명의 기술적 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 제1 및 제2 도전형 반도체층과 그 사이에 배치된 활성층을 포함하는 복수의 발광셀;
    상기 복수의 발광셀의 일 면에 배치되며 상기 제1 도전형 반도체층의 제1 콘택 영역과 상기 제2 도전형 반도체층의 제2 콘택 영역을 각각 정의하는 제1 개구와 제2 개구를 갖는 절연막;
    상기 절연막을 따라 배치되며 상기 복수의 발광셀 중 이웃하는 발광셀들의 제1 및 제2 콘택 영역을 연결하는 연결 전극;
    상기 절연막 및 상기 연결 전극과 마주하는 제1 면과 상기 제1 면과 반대에 위치한 제2 면을 갖는 투광성 지지 기판;
    상기 절연막과, 상기 투광성 지지 기판 사이에 배치되며, 상기 절연막을 상기 투광성 지지 기판의 제1 면에 접합하는 투광성 접합층; 및
    상기 복수의 발광셀과 상기 투광성 지지 기판의 제1 면 및 제2 면을 덮도록 상기 투광성 지지 기판을 둘러싸는 파장 변환부;를 포함하는 반도체 발광소자.
  2. 제1항에 있어서,
    상기 복수의 발광셀은 서로 이격되도록 배열되며, 상기 절연막은 상기 복수의 발광셀 사이의 이격된 영역의 바닥면에 위치한 부분을 갖는 것을 특징으로 하는 반도체 발광소자.
  3. 제2항에 있어서,
    상기 제1 도전형 반도체층의 제1 콘택 영역은, 상기 복수의 발광셀에서 상기 제2 도전형 반도체층 및 상기 활성층의 일부 영역이 제거된 영역에 위치하는 것을 특징으로 하는 반도체 발광소자.
  4. 제2항에 있어서,
    상기 복수의 발광셀 사이의 이격된 영역은 상기 절연막에 가까울수록 좁아지는 것을 특징으로 하는 반도체 발광소자.
  5. 제1항에 있어서,
    상기 연결 전극을 덮도록 상기 절연막 상에 배치된 페시베이션막을 더 포함하며, 상기 투광성 접합층은 상기 페시베이션막과 상기 투광성 지지 기판의 제1 면을 접합하는 것을 특징으로 하는 반도체 발광소자.
  6. 제1항에 있어서,
    상기 복수의 발광셀은 상기 일 면의 반대에 위치한 타 면에 형성된 요철을 갖는 것을 특징으로 하는 반도체 발광소자.
  7. 제1항에 있어서,
    상기 투광성 지지 기판의 상면에 배치되며 상기 투광성 지지 기판의 굴절률보다 낮은 굴절률을 갖는 굴절률 매칭층을 더 포함하는 반도체 발광소자.
  8. 제1항에 있어서,
    상기 투광성 접합층은, 실리콘(silicone) 수지, 에폭시 수지, 폴리아크릴레이트(polyacrylate), 폴리이미드(polyimide), 폴리 아마이드(polyamide) 및 벤조사이클로부텐(benzocyclobutene, BCB)으로 구성된 그룹으로부터 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 반도체 발광소자.
  9. 제1항에 있어서,
    상기 투광성 접합층은, 스핀 온 글래스(spin on glass)를 포함하는 것을 특징으로 하는 반도체 발광소자.
  10. 제1항에 있어서,
    상기 투광성 지지 기판은 글래스 기판 또는 사파이어 기판인 것을 특징으로 하는 반도체 발광소자.
  11. 서로 반대에 위치한 제1 및 제2 면을 가지며, 제1 및 제2 도전형 반도체층과 그 사이에 배치된 활성층을 포함하고, 아이솔레이션 영역에 의해 복수의 발광셀로 분할된 반도체 적층체 - 상기 제1 및 제2 면은 각각 상기 제1 및 제2 도전형 반도체층에 의해 제공됨 - ;
    상기 반도체 적층체의 제2 면에 배치되며 상기 제1 도전형 반도체층의 제1 콘택 영역과 상기 제2 도전형 반도체층의 제2 콘택 영역을 각각 정의하는 제1 개구와 제2 개구를 갖는 절연막;
    상기 절연막을 따라 배치되며 상기 복수의 발광셀이 전기적으로 연결되도록 서로 다른 발광셀의 제1 및 제2 콘택 영역을 연결하는 연결 전극;
    상기 절연막과 상기 연결 전극이 배치된 상기 복수의 발광셀의 제2 면을 덮도록 배치된 투광성 접합층;
    상기 투광성 접합층에 의해 상기 반도체 적층체의 제2 면에 접합된 제1 면과 상기 제1 면에 반대에 위치한 제2 면을 갖는 투광성 지지 기판; 및
    상기 복수의 발광셀과 상기 투광성 지지 기판의 제1 면과 제2 면을 덮도록 상기 투광성 지지 기판을 둘러싸는 파장 변환부;를 포함하는 반도체 발광소자.
  12. 제11항에 있어서,
    상기 제1 도전형 반도체층의 제1 콘택 영역은 상기 반도체 적층체의 제2 면을 향하도록 위치하는 것을 특징으로 하는 반도체 발광소자.
  13. 제12항에 있어서,
    상기 절연막 중 상기 아이솔레이션 영역에 위치한 부분은 상기 제1 콘택 영역과 동일한 레벨에 위치하는 것을 특징으로 하는 반도체 발광소자.
  14. 제11항에 있어서,
    상기 투광성 지지 기판의 제1 면은, 상기 반도체 적층체가 배치되는 제1 영역과, 상기 반도체 적층체가 배치되지 않은 제2 영역을 갖는 것을 특징으로 하는 반도체 발광소자.
  15. 제14항에 있어서,
    상기 연결 전극은 상기 제2 영역으로 연장되는 패드 영역을 갖는 것을 특징으로 하는 반도체 발광소자.
  16. 제15항에 있어서,
    상기 연결 전극의 패드 영역은 상기 절연막 중 상기 아이솔레이션 영역에 위치한 부분과 동일한 레벨에 위치하는 것을 특징으로 하는 반도체 발광소자.
  17. 삭제
  18. 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 상기 제1 면은 제1 및 제2 단부와 상기 제1 및 제2 단부 사이의 발광 영역을 갖는 투광성 지지 기판;
    제1 및 제2 도전형 반도체층과 그 사이에 배치된 활성층을 포함하고, 상기 투광성 지지 기판의 발광 영역과 상기 제2 도전형 반도체층이 마주하도록 서로 이격되어 배열된 복수의 발광셀;
    상기 투광성 지지 기판의 제1 면 및 상기 복수의 발광셀 사이에서 상기 복수의 발광셀의 일 면을 따라 배치되며, 각 발광셀에서 상기 제1 도전형 반도체층의 제1 콘택 영역과 상기 제2 도전형 반도체층의 제2 콘택 영역을 각각 정의하는 제1 개구와 제2 개구를 갖는 절연막;
    상기 절연막을 따라 배치되며 인접한 다른 발광셀의 제1 및 제2 콘택 영역을 연결하고, 상기 투광성 지지 기판의 제1 및 제2 단부에 연장된 제1 및 제2 패드 영역을 갖는 연결 전극;
    상기 투광성 지지 기판과 상기 복수의 발광셀 사이에 배치되며, 상기 투광성 지지 기판의 제1 면에 상기 절연막을 접합하는 투광성 접합층; 및
    상기 복수의 발광셀과 상기 투광성 지지 기판의 제1 면 및 제2 면을 덮도록 상기 투광성 지지 기판을 둘러싸는 파장 변환부를 포함하는 반도체 발광소자.
  19. 제18항에 있어서,
    상기 연결 전극은 상기 복수의 발광셀을 직렬로 연결하도록 구성되는 것을 특징으로 하는 반도체 발광소자.
  20. 제18항에 있어서,
    상기 복수의 발광셀의 이격된 영역의 바닥면은 상기 절연막에 의해 제공되며, 상기 제1 및 제2 패드 영역과 동일한 레벨에 위치하는 것을 특징으로 하는 반도체 발광소자.
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