KR102381104B1 - 기판 상에 금속을 전기도금하는 방법 및 장치 - Google Patents

Abstract

기판 표면들 상에 그리고 구멍들 내에 금속을 침전시킴에 있어서 균일성을 개선하기 위해 편평한 기판 (P) 상에 금속을 전기도금하는 방법이 제공된다. 상기 방법은 다음의 방법 단계들을 포함한다: (a) 대향하는 제 1 및 제 2 기판 표면 (P₁, P₂) 을 갖는 기판 (P), 적어도 하나의 대향 전극 (120, 130; 220, 230) 을 포함하는 전기도금 장치 (100, 200), 및 전기도금 액 (L) 을 제공하는 단계; (b) 기판 (P) 및 적어도 하나의 대향 전극 (120, 130; 220, 230) 의 각각을 전기도금 액 (L) 과 접촉하게 하는 단계; (c) 기판 표면 (P₁, P₂) 에 대해, 각각의 제 1 순방향-역방향 펄스 전류 시퀀스가 연속하는 제 1 순방향-역방향 펄스 기간들로 이루어진 적어도 하나의 제 1 순방향-역방향 펄스 전류 시퀀스를 상기 제 1 기판 표면 (P₁) 에 그리고 각각의 제 2 순방향-역방향 펄스 전류 시퀀스가 연속하는 제 2 순방향-역방향 펄스 기간들로 이루어진 적어도 하나의 제 2 순방향-역방향 펄스 전류 시퀀스를 상기 제 2 기판 표면 (P₂) 에 피드함으로써, 제 1 및 제 2 기판 표면들 (P₁, P₂) 상에 금속 퇴적을 행하기 위해 상기 기판 (P) 의 제 1 및 제 2 기판 표면들 (P₁, P₂) 을 전기적으로 분극화하는 단계; (d) 상기 적어도 하나의 제 1 순방향-역방향 펄스 전류 시퀀스 중 각각의 제 1 순방향-역방향 펄스 전류 시퀀스는, 연속적인 제 1 순방향-역방향 펄스 기간들 중 각각의 제 1 순방향-역방향 펄스 기간에, 제 1 순방향 펄스 지속기간 (t_f1) 동안 제 1 기판 표면 (P₁) 에서 제 1 캐소드성 전류를 생성하는 제 1 순방향 펄스와, 제 1 역방향 펄스 지속기간 (t_r1) 동안 제 1 기판 표면 (P₁) 에서 제 1 애노드성 전류를 생성하는 제 1 역방향 펄스를 적어도 포함하며, 상기 제 1 순방향 펄스는 제 1 순방향 펄스 피크 전류 (i_f1) 를 갖고, 상기 제 1 역방향 펄스는 제 1 역방향 펄스 피크 전류 (i_r1) 를 가지며, 상기 적어도 하나의 제 2 순방향-역방향 펄스 전류 시퀀스 중 각각의 제 2 순방향-역방향 펄스 전류 시퀀스는, 연속적인 제 2 순방향-역방향 펄스 기간들 중 각각의 제 2 순방향-역방향 펄스 기간에, 제 2 순방향 펄스 지속기간 (t_f2) 동안 제 2 기판 표면 (P₂) 에서 제 2 캐소드성 전류를 생성하는 제 2 순방향 펄스와, 제 2 역방향 펄스 지속기간 (t_r2) 동안 제 2 기판 표면에서 제 2 애노드성 전류를 생성하는 제 2 역방향 펄스를 적어도 포함하며, 상기 제 2 순방향 펄스는 제 2 순방향 펄스 피크 전류 (i_f2) 를 갖고, 상기 제 2 역방향 펄스는 제 2 역방향 펄스 피크 전류 (i_r2) 를 가지며; 상기 제 1 및 제 2 순방향 펄스들은 추가로, 각각의 제 1 또는 제 2 순방향 펄스 지속기간 (t_f1, t_f2) 보다 더 짧은 각각의 제 1 또는 제 2 중첩 캐소드성 펄스 지속기간 (t_c1, t_c2) 을 갖는 각각의 제 1 또는 제 2 중첩 캐소드성 펄스와 중첩된다.

Description

기판 상에 금속을 전기도금하는 방법 및 장치{METHOD AND APPARATUS FOR ELECTROPLATING A METAL ONTO A SUBSTRATE}

본 발명은 금속, 예를 들어 구리를, 기판 상에 전기도금하기 위한 방법에 그리고 장치에 관한 것이다. 이러한 방법 및 장치는 전기 디바이스, 이를테면 인쇄 회로 보드, 멀티칩 캐리어를 포함하는 칩 캐리어, 또는 회로를 그것 상에 갖는 임의의 다른 캐리어로서 사용될 물품을 전기도금하는 분야에서 이용될 수도 있다.

이러한 전기 디바이스들의 제조는 널리 알려져 있다. 그것들의 제조를 위한 프로세스들은 회로를 그것들 상에 생성하는 금속 퇴적 단계를 포함하는 복수의 단계들을 포함한다. 이들 프로세스 단계들은 디바이스의 외부 표면 상의 뿐만 아니라 전기 디바이스에서의 구멍들 또는 다른 함요부들 내의 금속화를 요구한다. 예를 들어, 복수의 회로 층들을 갖는 그리고 복수의 구멍들, 즉 관통 구멍 (through hole) 들 및 막힌 구멍 (blind hole) 들을 또한 갖는 인쇄 회로 보드들이, 두께가 가능한 한 균일하게 될 것이 요구되고 있는 구리 퇴적물을 생성하기 위하여, 구리로 전기도금된다. 더욱이, 구멍들에서의 구리 퇴적물이 또한 균일해야 한다. 특히, 구리 퇴적은, 전기 디바이스의 외측들 상의 구리도금이 요구된 퇴적 두께를 이미 달성하고 있으면서도 그 디바이스의 구멍들에는 충분한 구리 두께가 제공되지 않는 것을 피하기 위해 전기 디바이스의 외측들 상과 그것의 구멍들 내 양쪽 모두에서 일관되어야 한다.

펄스 도금이 위의 목적들을 충족시키는데 적합한 것으로 주로 판명되고 있다. 더 구체적으로는, 역 펄스 도금 (reverse pulse plating) 이 특히 적절한 것으로 확인되어 왔다. 역 펄스 도금이 캐소드성 (cathodic) 및 애노드성 (anodic) 전류 펄스들을 전기 디바이스에 번갈아 인가하는 것을 포함하는 공정을 지칭한다.

US 6,524,461 B2는 예를 들어 작은 함요부들을 그 표면에 갖는 기판 상에 금속의 연속 층을 퇴적하는 방법을 교시한다. 이 방법은 상기 기판에 대한 캐소드성 펄스들과 상기 기판에 대한 애노드성 펄스들을 포함하는 변조된 역 전류를 인가하는 단계를 포함하는데, 상기 캐소드성 펄스들의 온-시간은 약 0.83 ㎲부터 약 50 ms까지이고 상기 애노드성 펄스들의 온-시간은 상기 캐소드성 펄스들의 온-시간보다 더 크고 약 42 ㎲부터 약 99 ms까지의 범위이다. 변조된 역방향 전류 시퀀스의 전형적인 예에서, 애노드성 (역방향) 펄스가 뒤따르는 캐소드성 (순방향) 펄스를 포함하는 파형이 사용된다. 이완 기간의 오프 기간이 캐소드성 및 애노드성 펄스들 중 어느 하나 또는 양쪽 모두에 뒤따를 수도 있다.

게다가, US 2006/0151328 A1은 높은 애스펙트 비 구멍들, 즉, 길이가 그것의 직경에 비하여 큰 구멍들을 갖는 작업편들에 펄스 역 전류 흐름을 인가하는 방법을 교시한다. 10:1까지의 애스펙트 비와 3 mm 또는 심지어 더 큰 구멍 길이를 갖는 구멍들이 효율적으로 가공될 것이다. 캐소드성 및 애노드성 펄스들을 포함하는 그리고 많아도 약 6 헤르츠의 주파수에서 사용되는 작업편들에 가해질 펄스 도금 시퀀스가 교시되었다. 순방향 전류 펄스들 및 역방향 전류 펄스들의 지속기간들이 각각 적어도 100 ms (순방향) 또는 적어도 0.5 ms (역방향) 인 것으로 표시된다. 순방향 전류 펄스들의 피크 전류 밀도는 더욱이, 적어도 3 A/dm²이고 많아도 15 A/dm²인 것으로 표시되고 역방향 전류 펄스들의 피크 전류 밀도는 적어도 10 A/dm²이고 많아도 60 A/dm²인 것으로 표시된다. 이 문서에서 설명되는 공정의 바람직한 실시형태에서 작업편들은 판 형상, 이를테면 인쇄 회로 보드들이거나 또는 임의의 다른 판 형상 전기 회로 캐리어들이다. 이 바람직한 실시형태에서, 그 방법은, (a) 제 1 펄스 역 전류 흐름이 작업편의 제 1 측에 제공된다는 취지로, 작업편의 제 1 측과 적어도 하나의 제 1 애노드 사이에 전압을 인가하는 단계로서, 상기 제 1 펄스 역 전류 흐름은 각각의 사이클 시간에 흐르는 적어도 하나의 제 1 순방향 전류 펄스 및 적어도 하나의 제 1 역방향 전류 펄스를 갖는, 상기 전압을 인가하는 단계와, (b) 제 2 펄스 역 전류 흐름이 작업편의 제 2 측에 제공된다는 취지로, 작업편의 제 2 측과 적어도 하나의 제 2 애노드 사이에 제 2 전압을 인가하는 단계로서, 상기 제 2 펄스 역 전류 흐름은 각각의 사이클 시간에 흐르는 적어도 하나의 제 2 순방향 전류 펄스 및 적어도 하나의 제 2 역방향 전류 펄스를 갖는, 상기 제 2 전압을 인가하는 단계를 포함한다. 특히 바람직한 실시형태에서 하나의 사이클의 제 1 순방향 및 역방향 전류 펄스들은 각각 하나의 사이클의 제 2 순방향 및 역방향 전류 펄스들을 기준으로 오프셋된다. 이 오프셋은 유리하게는 대략 180°일 수도 있다. 더욱이, 스로잉 파워 (throwing power) 를 추가로 개선하기 위해, 전류 흐름은, 각각의 사이클 시간에, 하나의 순방향 전류 펄스와 그것을 뒤따르는 하나의 역방향 전류 펄스와 그 후의 하나의 영 전류 중단 (zero current break) 을 포함할 수도 있다는 것이 나타내어져 있다.

위의 방법은 구리 퇴적의 양호한 스로잉 파워를 성취함, 즉, 작업편의 외측에 그리고 작업편 속에 포함되는 구멍들의 벽들 상에 균일한 구리 층 형성에 있어서 특히 유용한 것이 판명되어 있다.

이러한 목적은, 그러나, 도금될 기판이 한편으로는 단위넓이당 많은 구멍들이 있는 지역들과 다른 한편으로는 단위넓이당 구멍들이 전혀 없거나 또는 단지 몇 개만 있는 지역들 양쪽 모두에 제공된다면, 설명된 도금 조건들로 성취 가능하지 않다. US 2006/0151328 A1에서 설명된 방법을 사용하면 이들 지역들을 일관되게 금속화하지 못할 것이며: 구멍들이 전혀 없거나 또는 단지 몇 개만 제공되는 그들 지역들에서, 구리 두께는 단위넓이당 많은 구멍들을 갖는 그들 지역들에 비하여 클 것이다.

더욱이, 구멍 벽 도금의 이 알려진 방법은 보드의 상이한 지역들에서의 구멍들 내의 상이한 구리도금 결과들로 이어진다는 것은 불리한 것으로 판명되었다.

관통 구멍들이 처음에 X- (브릿지-) 도금되며, 즉, 퇴적이 그 구멍의 중간에서의 향상된 구리 퇴적으로 이어짐으로써 구리 플러그를 거기에 형성하는 것에 의해 그 관통 구멍을 닫고, 그래서 보드의 양 측들 중 한 측으로부터 각각이 액세스 가능한 두 개의 막힌 구멍들을 형성할 것이라는 것은 필연적인 것으로 판명되었다. 그러면 두 개의 구멍 부분들은 완전히 채워지며 이는 구멍의 총 볼륨이 금속으로 채워진다는 것을 의미한다. 공지된 방법이 이 절차를 수행하는데 사용되는 경우, 보드의 가장자리 영역에 위치되어 있는 구멍들은 그 보드의 중간에 위치되어 있는 구멍들만큼 효율적으로 도금되지 않을 것이다. 결과적으로, 가장자리 구멍들은 중간 구멍들이 이미 채워져 있는 경우 그 구멍들의 중앙 지역은 닫히지 않을 것이다. 이는 구멍-채움이 보드의 상이한 지역들에서 가변한다는 원치 않는 상황으로 이어진다.

더욱이, 관통 구멍들 및 막힌 구멍들의 등각 도금 (conformal plating), 즉, 그 구멍들을 채우는 일이 없는 그 구멍들의 벽들 상의 구리의 얇은 층의 도금은, US 2006/0151328 A1의 방법이 사용되는 경우 균일하지 않다.

그러므로, 본 발명의 제 1 목적은 작업편들 또는 다른 기판들 상에, 더 상세하게는 판 형상 기판들, 이를테면 보드들, 포일들 등 상에 균일한 금속 전기도금을 제공하는, 편평한 기판 상에 금속을 전기도금하는 방법을 제공하는 것이다. 더 구체적으로는, 본 발명의 방법은 적어도 하나의 외측 및 구멍들, 즉, 관통 구멍들, 막힌 구멍들, 또는 임의의 다른 형상을 갖는 구멍들 양쪽 모두를 갖는 기판을, 이들 외측들의 및 구멍들 내부의 모든 표면 지역들에서 균일하게, 즉, 가능한 한 균일하고 기판 표면 상의 로케이션에 의존하지 않거나 또는 그러한 로케이션에 사소한 정도로만 의존하는 퇴적 두께를 나타내게 전기도금하는데 적합할 것이다. 좀 더 구체적으로, 본 발명의 방법은 구멍들이 위치되는 영역에서 금속이 도금되는지 또는 구멍들이 위치되지 않는 영역에서 금속이 도금되는지에 무관하게 보드의 외측들 상에 금속을 가능한 한 균일하게 퇴적하는데 적합할 것이다. 훨씬 더 구체적으로는, 본 발명의 방법은, 구멍 벽들 상에 금속 층을 균일하게 퇴적하기 위해 (등각 도금) 또는 구멍들 내부에 금속 플러그를 균일하게 생성하고 (X- (브릿지-) 도금) 그 뒤에 금속으로 그 구멍들을 채우기 위해 중 어느 하나를 위해 구멍들 속에 금속을 퇴적하는데 적합할 것이다. 이 후자의 경우, 본 발명의 방법은 구멍들이 보드의 에지 근처에 위치되는지 또는 보드의 중심에 위치되는지에 무관하게 구멍들을 균일하게 채우는데 적합할 것이다. 심지어 더 구체적으로는, 본 발명의 방법은, 두 측들을 갖는 보드들에 대해 일측 상에만 또는 양 측들 상에, 등각 도금 또는 구멍 채움 중 어느 하나가 수행되게, 금속을 퇴적하는데 적합할 것이다.

본 발명의 제 2 목적이 본 발명에 따라 기판 상에 금속을 전기도금하는 방법을 수행하는데 적합한 장치를 제공하는 것이다. 이러한 장치의 구성, 설치, 유지보수, 및 동작은 가능한 한 쉬울 것이다.

본 발명은 위의 목적들을 성취하는데 적합하다.

본 발명의 방법은 다음의 방법 단계들을 포함하고 추가의 방법 단계들을 포함할 수도 있다:

(a) 다음을 제공하는 단계:

i. 두 개의 대향하는 제 1 및 제 2 기판 표면들을 갖는 편평한 기판,

ii. 적어도 하나의 대향 전극 (애노드) 을 포함하는 전기도금 장치; 및

iii. 전기도금 액;

(b) 상기 대향하는 제 1 및 제 2 기판 표면들을 갖는 편평한 기판 및 적어도 하나의 대향 전극의 각각을 전기도금 액과 접촉하게 하는 단계; 및

(c) 각각의 제 1 순방향-역방향 펄스 전류 시퀀스가 연속하는 제 1 순방향-역방향 펄스 기간들로 이루어진 적어도 하나의 제 1 순방향-역방향 펄스 전류 시퀀스를 제 1 기판 표면에 그리고 각각의 제 2 순방향-역방향 펄스 전류 시퀀스가 연속하는 제 2 순방향-역방향 펄스 기간들로 이루어진 적어도 하나의 제 2 순방향-역방향 펄스 전류 시퀀스를 제 2 기판 표면에 피드함으로써 제 1 및 제 2 기판 표면들 상에 금속 퇴적을 행하기 위해 기판의 제 1 및 제 2 기판 표면들을 전기적으로 분극화하는 단계; 제 1 및 제 2 순방향-역방향 펄스 전류 시퀀스들은 각각의 기판 표면들에 동시에 인가되며;

(d) 상기 적어도 하나의 제 1 순방향-역방향 펄스 전류 시퀀스 중 각각의 제 1 순방향-역방향 펄스 전류 시퀀스는, 연속적인 제 1 순방향-역방향 펄스 기간들 중 각각의 제 1 순방향-역방향 펄스 기간에, 제 1 순방향 펄스 지속기간 (t_f1) 동안 제 1 기판 표면에서 제 1 캐소드성 전류를 생성하는 제 1 순방향 펄스와, 제 1 역방향 펄스 지속기간 (t_r1) 동안 제 1 기판 표면에서 제 1 애노드성 전류를 생성하는 제 1 역방향 펄스를 적어도 포함하며, 상기 제 1 순방향 펄스는 제 1 순방향 펄스 피크 전류 (i_f1) 를 갖고, 상기 제 1 역방향 펄스는 제 1 역방향 펄스 피크 전류 (i_r1) 를 가지며; 그리고

상기 적어도 하나의 제 2 순방향-역방향 펄스 전류 시퀀스 중 각각의 제 2 순방향-역방향 펄스 전류 시퀀스는, 연속적인 제 2 순방향-역방향 펄스 기간들 중 각각의 제 2 순방향-역방향 펄스 기간에, 제 2 순방향 펄스 지속기간 (t_f2) 동안 제 2 기판 표면에서 제 2 캐소드성 전류를 생성하는 제 2 순방향 펄스와, 제 2 역방향 펄스 지속기간 (t_r2) 동안 제 2 기판 표면에서 제 2 애노드성 전류를 생성하는 제 2 역방향 펄스를 적어도 포함하며, 제 2 순방향 펄스는 제 2 순방향 펄스 피크 전류 (i_f2) 를 갖고, 제 2 역방향 펄스는 제 2 역방향 펄스 피크 전류 (i_r2) 를 가지며;

제 1 및 제 2 순방향 및 역방향 펄스 피크 전류들은 둘 다가 본원에서는, 이들 제 1 및 제 2 펄스 전류들이 인가되는 제 1 및 제 2 기판 표면들의 표면 영역에 무관한 전류들로서 이해되며, 전류 밀도가 기판 표면들 상에서 미리 결정된 단위넓이에 인가되고 있는 전류이며;

(e) 상기 제 1 및 제 2 순방향 펄스들은 각각이 추가로, 각각의 제 1 또는 제 2 중첩 캐소드성 펄스와, 바람직하게는 하나의 중첩 캐소드성 펄스, 대안적으로 하나를 초과하는 중첩 캐소드성 펄스들과 중첩되며, 상기 제 1 및 제 2 중첩 캐소드성 펄스(들)는 각각의 제 1 또는 제 2 순방향 펄스 지속기간 (t_f1, t_f2) 보다 더 짧은 각각의 제 1 또는 제 2 중첩 캐소드성 펄스 지속기간 (t_c1, t_c2) 을 가지며; 그리고

상기 적어도 하나의 제 1 순방향-역방향 전류 시퀀스의 상기 제 1 역방향 펄스와 상기 적어도 하나의 제 2 순방향-역방향 전류 시퀀스의 상기 제 2 중첩 캐소드성 펄스 사이의 위상 변이 (φ_r) 는 0° ± 30°로 설정된다.

본 발명의 장치는 다음의 아이템들을 포함하고 추가의 아이템들을 포함할 수도 있다:

(a) 기판이 대향하는 제 1 및 제 2 기판 표면들을 갖는, 상기 기판을 유지하는 수단;

(b) 적어도 하나의 대향 전극 (애노드);

(c) 전기도금 액을 수용하는 수단;

(d) 제 1 및 제 2 기판 표면들 상에 금속 퇴적을 행하기 위해 기판을 전기적으로 분극화하는 수단;

제 1 및 제 2 기판 표면들을 상기 전기적으로 분극화하는 수단은, 각각의 제 1 순방향-역방향 펄스 전류 시퀀스가 연속하는 제 1 순방향-역방향 펄스 기간들로 이루어진 적어도 하나의 제 1 순방향-역방향 펄스 전류 시퀀스를 제 1 기판 표면에 그리고 각각의 제 2 순방향-역방향 펄스 전류 시퀀스가 연속하는 제 2 순방향-역방향 펄스 기간들로 이루어진 적어도 하나의 제 2 순방향-역방향 펄스 전류 시퀀스를 제 2 기판 표면에 피드하도록 설계되며;

상기 적어도 하나의 제 1 순방향-역방향 펄스 전류 시퀀스 중 각각의 제 1 순방향-역방향 펄스 전류 시퀀스는, 연속적인 제 1 순방향-역방향 펄스 기간들 중 각각의 제 1 순방향-역방향 펄스 기간에, 제 1 순방향 펄스 지속기간 (t_f1) (펄스 폭) 동안 제 1 기판 표면에서 제 1 캐소드성 전류를 생성하는 제 1 순방향 펄스와, 제 1 역방향 펄스 지속기간 (t_r1) (펄스 폭) 동안 제 1 기판 표면에서 제 1 애노드성 전류를 생성하는 제 1 역방향 펄스를 적어도 포함하며, 상기 제 1 순방향 펄스는 제 1 순방향 펄스 피크 전류 (i_f1) 를 갖고, 상기 제 1 역방향 펄스는 제 1 역방향 펄스 피크 전류 (i_r1) 를 가지며; 그리고

상기 적어도 하나의 제 2 순방향-역방향 펄스 전류 시퀀스 중 각각의 제 2 순방향-역방향 펄스 전류 시퀀스는, 연속적인 제 2 순방향-역방향 펄스 기간들 중 각각의 제 2 순방향-역방향 펄스 기간에, 제 2 순방향 펄스 지속기간 (t_f2) 동안 제 2 기판 표면에서 제 2 캐소드성 전류를 생성하는 제 2 순방향 펄스와, 제 2 역방향 펄스 지속기간 (t_r2) 동안 제 2 기판 표면에서 제 2 애노드성 전류를 생성하는 제 2 역방향 펄스를 적어도 포함하며, 상기 제 2 순방향 펄스는 제 2 순방향 펄스 피크 전류 (i_f2) 를 갖고, 상기 제 2 역방향 펄스는 제 2 역방향 펄스 피크 전류 (i_r2) 를 가지며; 그리고

상기 제 1 및 제 2 순방향 펄스들은 추가로, 각각의 제 1 또는 제 2 중첩 캐소드성 펄스와, 바람직하게는 하나의 중첩 캐소드성 펄스, 또는 대안적으로 하나를 초과하는 중첩 캐소드성 펄스들과 중첩되며, 상기 제 1 및 제 2 중첩 캐소드성 펄스(들)는 각각의 제 1 또는 제 2 순방향 펄스 지속기간 (t_f1, t_f2) 보다 더 짧은 각각의 제 1 또는 제 2 중첩 캐소드성 펄스 지속기간 (t_c1, t_c2) 을 가지며; 그리고

제 1 및 제 2 기판 표면들을 상기 전기적으로 분극화하는 수단은 추가로, 0° ± 30°로 설정되는, 상기 적어도 하나의 제 1 순방향-역방향 전류 시퀀스의 상기 제 1 역방향 펄스와 상기 적어도 하나의 제 2 순방향-역방향 전류 시퀀스의 상기 제 2 중첩 캐소드성 펄스 사이에 위상 변이 (φ_r) 를 제공하도록 설계된다.

두 펄스들 사이의 위상 변이, 예를 들어 φ_r이, 본원의 상세한 설명과 청구항들에서 언급되는 한, 그것은 360°의 전체 사이클의 부분인 각도로서 표현되는, 펄스들의 시작 시간들에서의 차이를 지칭한다.

본 발명의 방법 및 장치를 사용하는 것에 의해, 균일한 금속 도금이 편평한 기판들 상에서 성취된다는 것이 입증되었다. 더 구체적으로는, 판 형상 기판들, 이를테면 보드들 및 포일들 상의, 특히 구리 전기도금으로, 심지어 그 기판들에는 단위넓이당 많은 구멍들을 나타내는 제 1 지역들과 단위넓이당 전혀 없거나 또는 단지 몇 개의 구멍들을 나타내는 제 2 지역들이 제공되더라도, 그 기판들의 외측들 상의 (그것의 양 측들 상의) 금속 퇴적이 더욱 균일하게 행해진다. 양 지역들에서의 기판들의 외측들 상의 금속 퇴적은 본 발명의 방법으로 일관되게 이루어진다. 본 발명의 장치는 이 방법을 수행함에 있어서 적합하다.

본 발명의 방법을 수행하기 위해 기판은 제 1 및 제 2 대향 기판 표면들 상에 금속 퇴적을 행하기 위해 전기적으로 분극화된다. 이를 위해, 캐소드성 전류 펄스들과 애노드성 전류 펄스들이 생성된다. 이들 펄스들을 생성하는 것은 서로 인접하게 위치되는 적어도 하나의 대향 전극 및 기판을 가로질러 전압을 인가함으로써 수행된다. 그 전압은 전압 펄스들, 즉, 캐소드성 (순방향) 전류 펄스들을 생성하는 캐소드성 (순방향) 전압 펄스들과 애노드성 (역방향) 전류 펄스들을 생성하는 애노드성 (역방향) 전압 펄스들로서 비슷하게 생성된다. 본 기술분야의 통상의 기술자들은 전압 및 전류가 본 발명의 방법의 조건들 또는 전압이 증가하면 전류가 상승하고 그 반대로도 되도록 하는 적어도 단조적 의존성 하에서 서로 비례할 수도 있다는 점에서 전압 및 전류는 그러므로 상호의존성을 가질 것을 인식할 것이다. 용어들 '캐소드성' 및 '애노드성'은 기판의 분극 유형을 표시하는데 사용되며: 캐소드성 (순방향) 전류 펄스가 기판 상에 금속을 퇴적시키는 유형인 반면, 애노드성 (역방향) 전류 펄스가 기판으로부터 금속을 재용해시키는 유형이다. 기판 상에 전체 금속 퇴적을 완수하기 위해, 금속이 재용해되는 것보다 더 많은 금속이 퇴적되도록 캐소드성 및 애노드성 전류 펄스들을 형성하는 것이 필요할 것이다. 이는 순방향 펄스 지속기간 (t_f) 을 역방향 펄스 지속기간 (t_r) 보다 더 길게 설정함으로써 일반적으로 성취될 것이다. 순방향 전류 펄스의 전체 (시간에 걸친 피크 전류) 는 역방향 전류 펄스의 전체 (시간에 걸친 피크 전류) 보다 더 크다는 것이 어쨌든 요구된다. 역방향 펄스 피크 전류 (i_r) 가 순방향 펄스 피크 전류 (i_f) 보다 때때로 더 높으므로, 순방향 펄스 지속기간 (t_f) 은 순수 (전체) 금속 퇴적을 완수하기 위해 추가로 연장되어야만 한다.

일반적으로, 정류기가 기판을 분극화하는데 사용된다. 정류기는 각각의 전류 펄스들을 초래하기 위해 펄스식 음의 또는 양의 전위를 기판에 인가한다. 정류기는 그것의 부분이 정류기에서 펄스들을 생성하기 위해 적합한 펄스 생성기에 의해 제어될 수도 있다. 더욱이, 전압 및 전류 펄스들은 전류 펄스들로 전기도금될 기판을 피드하는 임의의 다른 널리 알려진 수단으로 생성될 수도 있다.

원칙적으로, 순방향 펄스들, 역방향 펄스들, 및 중첩 캐소드성 펄스들이 임의의 펄스 형상을 가질 수도 있다. 하지만, 순방향 펄스들, 역방향 펄스들, 및 중첩 캐소드성 펄스들 중 임의의 하나 또는 임의의 복수 또는 모두에 대해 직사각형 펄스 형상이 바람직하다. 이 점에 있어서, 원칙적으로, 이들 펄스들 중 어느 하나의 펄스를 위한 사다리꼴 펄스 형상 (이는, 근사에 의해, 거의 직사각형 펄스 형상일 수도 있음) 이 바람직하게 적용 가능할 수도 있도록 펄스들의 펄스 형상들은 제한된 펄스 상승 레이트 및 펄스 하강 (decaying) 레이트로 인해 왜곡될 수도 있다는 것이 고려되어야만 한다.

위의 원리는 본 발명에 따라 상기 제 1 및 제 2 순방향 펄스들과 각각의 제 1 및 제 2 중첩 캐소드성 펄스들을 중첩시키기 위해 또한 적용 가능하다. 중첩은 전압/전류 공급부 (정류기), 바람직하게는 전류 공급부의 적절한 제어에 의해 성취되어, 각각의 펄스 형상을 생성할 것이다.

중첩은 중첩 캐소드성 펄스가 동일한 순방향-역방향 펄스 전류 시퀀스의 순방향 전류 펄스보다 더 짧도록 수행된다. 이 조건 하에서, 중첩 캐소드성 펄스는 캐소드성 전류 펄스 동안 임의의 시간 간격으로 위치될 수 있다. 결과적으로, 중첩 캐소드성 펄스는 캐소드성 전류 펄스의 시작 시간에, 그것의 시간 중심에서, 또는 그것의 종료 시 또는 캐소드성 전류 펄스 동안의 임의의 다른 시간점에서 발생하도록 설정될 수도 있으며, 즉, 캐소드성 전류 펄스의 시작 시간에 관하여 그리고 역방향 전류 펄스의 시작 시간에 대하여 독립적으로 설정될 수도 있으며, 이는 ξ_c (동일한 순방향-역방향 펄스 전류 시퀀스 내의 역방향 펄스와 중첩 캐소드성 펄스 사이의 각도 오프셋) 는 0°부터 360°까지의 임의의 값으로 설정될 수도 있다는 것을 의미한다. 본 발명의 바람직한 실시형태에서, 중첩 캐소드성 펄스는 역방향 펄스를 기준으로 180°만큼 변위되며, 즉, 중첩 캐소드성 펄스의 시작 시간은 역방향 펄스의 시작 시간에 대하여 180° (순방향-역방향 펄스 전류 시퀀스의 완전한 사이클이 360°를 커버한다는 것을 고려한, ξ_c) 만큼 지연된다. 중첩 캐소드성 펄스는 캐소드성 전류 펄스 동안 일시적으로 상승된 캐소드성 전류로서 나타난다. '중첩'이란 용어는 두 전류들이 각각의 전류 파형을 성취하기 위해 중첩될 것임을 나타낸다는 것으로 이해될 것은 아니다. 중첩 캐소드성 펄스 지속기간 동안 캐소드성 피크 전류 (i_c) 를 중첩하는 것에 의한 전류의 증가는 임의의 방식으로 성취될 수도 있다. 순방향 펄스 피크 전류 (i_f) 와 중첩 캐소드성 펄스 피크 전류 (i_c) 는 전체 캐소드성 피크 전류 (i_c+f) 에 추가된다. i_c는 동일한 순방향-역방향 펄스 전류 시퀀스에서 또는 상이한 순방향-역방향 펄스 전류 시퀀스들에서 i_f (순방향 펄스 피크 전류) 및 i_r (역방향 펄스 피크 전류) 와는 독립적으로 설정될 수도 있다. 비슷하게, i_f는 i_c 및 i_r와는 독립적으로 설정될 수도 있고, 반대의 경우도 마찬가지이다.

본 발명의 장치는 기판을 유지하는 수단을 포함한다. 기판을 유지하는 수단은, 예를 들어 플라이트 바 (flight bar) 에 의해 결국 유지되는 프레임 같은 임의의 홀더일 수도 있거나 또는 컨베이어화된 장치를 통해 기판을 운반하는 롤러들일 수도 있다. 기판을 유지하는 수단은 그것이 전기도금 액을 포함하는 예를 들어 탱크 속으로 기판이 침지되게 하므로 기판과 전기도금 액을 접촉하게 하는데 더욱 적합할 수도 있다. 기판이 이른바 수직 시스템에서, 즉, 기판이 전기도금되기 위해 침지되는 전기도금 액을 유지하는 탱크들 또는 컨테이너들을 포함하는 공장에서 전기도금된다면, 이 유지하는 수단은 프레임일 수도 있다. 프레임은 탱크 또는 컨테이너에서 유지될 수도 있다. 기판이 이른바 수평 시스템에서, 즉, 기판이 전기도금되고 있으면서 가로 방향으로 운반되는 컨베이어화된 공장에서 처리된다면, 유지하는 수단은 컨베이어화된 클램프들 또는 롤러들 또는 기판을 클램핑하거나 또는 아니면 시징 (seizing) 하는 다른 가동 엘리먼트들일 수도 있다.

본 발명의 장치는 더욱이 전기도금 액을 수용하는 수단을 포함한다. 이 수용하는 수단은 탱크 또는 컨테이너 또는 액을 저장하는데 적합한 임의의 다른 수단일 수도 있다.

본 발명의 장치는 더욱이 기판 및 적어도 하나의 대향 전극의 각각을 전기도금 액과 접촉하게 하는 수단을 포함한다. 기판이 수직 시스템에서 처리된다면, 기판을 접촉하게 하게 수단은, 기판을 하나의 탱크 또는 컨테이너로부터 다른 탱크 또는 컨테이너로 운반하고 기판을 낮추어 관심 있는 탱크 또는 컨테이너 내의 전기도금 액 속에 침지되게 하는 운반 캐리지일 수도 있다. 기판이 수평 시스템에서 처리된다면, 이 접촉하게 하는 수단은 기판이 운반 수단에 의해 관심 있는 모듈에서 전기도금 액 속에 침지된다면 시스템의 하나의 컨베이어화된 모듈로부터 다른 컨베이어화된 모듈로 기판을 운반하는 전기도금 액 전달 수단, 이를테면 노즐들, 또는 이송 수단일 수도 있다. 대향 전극을 접촉하게 하는 수단은 대향 전극이 침지되는 전기도금 액을 유지하는 수직 또는 수평 시스템의 컨테이너일 수도 있다.

본 발명의 장치는 더욱이, 적어도 하나의 대향 전극을 포함하는데, 이 대향 전극은 기판에서 전기화학 반응을 일어나게 하기 위해 요구된다. 적어도 하나의 대향 전극은 기판의 부근에 바람직하게 위치되고, 기판과 적어도 하나의 대향 전극 사이에 전류 흐름을 초래하기 위해, 기판과 함께, 전기도금 액과 접촉하게 된다. 수평 컨베이어화된 시스템에서 복수의 대향 전극들이, 컨베이어 경로의 일측 또는 컨베이어 경로의 양측 중 어느 하나에, 기판에 대한 컨베이어 경로를 따라 연속하여 배치될 수도 있다.

장치는 더욱이, 제 1 및 제 2 기판 표면들 상에 금속 퇴적을 행하기 위해 기판을 전기적으로 분극화하는 수단을 포함한다. 이 분극화하는 수단은 전기 에너지를 기판에 공급하는 역할을 한다. 이 목적을 위해 그것은 전류/전압 소스/공급부, 이를테면 정류기일 수도 있다. 분극화하는 수단은 기판과 적어도 하나의 대향 전극에 전기적으로 접속된다.

분극화 수단은 더욱이, 적어도 하나의 제 1 및 제 2 순방향-역방향 펄스 전류 시퀀스들을 적어도 하나의 기판 표면에 피드하도록 설계된다. 이 목적을 위해 분극화하는 수단은 개별적으로 기판 표면들에 전기적으로 접속되고, 순방향-역방향 펄스 전류 시퀀스들의 생성을 제공하는 제어 수단이 갖추어질 수도 있다. 이러한 제어 수단은 결국 컴퓨터에 의해 프로그래밍될 수도 있는 마이크로제어기에 의해 구동될 수도 있는 전기 회로 배열체 (arrangement) 일 수도 있다.

기판은 대향하는 제 1 및 제 2 기판 표면들을 갖는 편평한 기판이다. 제 1 및 제 2 기판 표면들은 그것들 상에, 바람직하게는 서로 독립적으로 금속 퇴적을 행하기 위해 각각 전기적으로 분극화된다. 이는, 각각의 제 1 순방향-역방향 펄스 전류 시퀀스가 연속하는 제 1 순방향-역방향 펄스 기간들로 이루어지며, 제 1 순방향-역방향 펄스 전류 시퀀스들 중 각각의 제 1 순방향-역방향 펄스 전류 시퀀스는 제 1 순방향 펄스, 제 1 역방향 펄스, 및 제 1 중첩 캐소드성 펄스를 각각의 제 1 순방향-역방향 펄스 기간에 갖는 적어도 하나의 제 1 순방향-역방향 펄스 전류 시퀀스를 제 1 기판 표면에, 그리고 제 2 순방향-역방향 펄스 전류 시퀀스가 연속하는 제 2 순방향-역방향 펄스 기간들로 이루어지며, 제 2 순방향-역방향 펄스 전류 시퀀스들 중 각각의 제 2 순방향-역방향 펄스 전류 시퀀스는 제 2 순방향 펄스, 제 2 역방향 펄스, 및 제 2 중첩 캐소드성 펄스를 각각의 제 2 순방향-역방향 펄스 기간에 갖는 적어도 하나의 제 2 순방향-역방향 펄스 전류 시퀀스를 제 2 기판 표면에 피드함으로써 성취된다. 적어도 하나의 제 1 순방향-역방향 펄스 전류 시퀀스와 적어도 하나의 제 2 순방향-역방향 펄스 전류 시퀀스는 기판 표면들에 동시에 인가된다. 두 개의 펄스 전류 시퀀스들은 바람직하게는 동일한 주파수 및 동일한 펄스 트레인, 즉, 펄스들의 동일한 연속물들을 갖는다. 훨씬 더 바람직하게는, 적어도 하나의 제 1 및 제 2 순방향-역방향 펄스 전류 시퀀스들이 약 180° (± 30°) 의 또는 정확히 180°의 위상 변이 (φ_s) (즉, 완전한 사이클 (제 1 또는 제 2 순방향-역방향 펄스 기간) 이 360°를 커버하는, 각각 제 1 및 제 2 펄스 전류 시퀀스들의 역방향 펄스들의 시작 시간들 사이의 변이로서 정의된 제 1 및 제 2 순방향-역방향 펄스 전류 시퀀스들 사이의 위상 변이) 만큼 서로 오프셋될 수도 있다. 정확히 180°인 위상 변이 (φ_s) 가, 동일한 (제 1 또는 제 2) 순방향-역방향 펄스 전류 시퀀스 내의 중첩 캐소드성 펄스 및 역방향 펄스가 ξ_c = 180° (ξ_c: 동일한 순방향-역방향 펄스 전류 시퀀스 내의 역방향 펄스의 시작 시간 및 중첩 캐소드성 펄스의 시작 시간 사이의 각도 오프셋) 만큼 서로에 대해 오프셋된다면, 기판의 일측 상의 제 1 중첩 캐소드성 펄스의 시작 시간이 기판의 타측 상의 제 2 역방향 펄스의 시작 시간과 동일한 시간에 있다는 것을 의미한다. 또는 위상 변이 (φ_s) 는 φ_s = 5° 또는 10° 또는 15° 또는 20° 또는 45° 또는 90° 또는 135°와 같이 180°보다 실질적으로 더 낮을 수도 있거나 또는 그것은 임의의 다른 값, 예를 들어 180° ± 30°, 더 바람직하게는 180° ± 20° 그리고 가장 바람직하게는 180° ± 10°를 가질 수도 있다. 이 변화는 등각 도금 및 X- (브릿지-) 도금 둘 다에 적용할 수도 있다.

0°보다 더 큰 위상 변이 (φ_s) 는 관통 구멍들에서 최대 도금을 제공하는 180° 위상 변이 (φ_s) 로, 즉, 편평한 기판의 대향 측면들에 인가되고 있는 제 1 및 제 2 순방향-역방향 펄스 전류 시퀀스들을 이들 시퀀스들 중 하나의 시퀀스의 중첩 캐소드성 펄스가 이들 시퀀스들 중 다른 하나의 시퀀스의 역방향 펄스와 동일한 시간에 발생하도록 페이징 (phasing) 함으로써, 관통 구멍들에서의 X- (브릿지-) 도금의 균일성을 향상시키는 것을 가능하게 한다.

0°보다 더 큰 위상 변이 (φ_s) 는, 금속이 기판이 구멍들을 갖는 지역에서 도금되는지 또는 기판이 구멍들을 전혀 갖지 않거나 또는 단지 몇 개의 구멍들만을 갖는 지역에서 도금되는지에 무관하게, 기판의 외부 표면 상에 도금된 금속의 두께의 균일성을 또한 향상시킨다.

등각 도금이 대향하는 제 1 및 제 2 기판 표면들과 구멍들 (막힌 구멍들 및/또는 관통 구멍들) 을 갖는 편평한 기판에 적용되는 경우, 구리의 얇은 층이 기판 표면 상에 그리고 구멍들의 벽들 상에 (막힌 구멍들의 경우 또한 구멍들의 바닥 상에) 이것들을 채우는 일 없이 도금된다. 위에서 설명된 바와 같은 0°보다 더 큰 위상 변이 (φ_s) 는 등각 도금 동안 기판의 표면 상의 도금된 금속의 두께의 균일성을 또한 향상시킨다. 중첩 캐소드성 펄스를 인가함으로써, 너무 많은 금속이 구멍들 속으로 도금되어서, 구멍들의 벽들 상에 도금되는 금속 층들이 너무 두꺼워지는 일이 일어날 것이다. 이 경우 위상 변이 (φ_s) 를 180° ± 20°에서의 범위, 더 바람직하게는 180° ± 10°에서의 범위 내에 놓이도록 변경하는 것이 또한 유리하다. 180° 상이한 위상 변이 (φ_s) 를 인가함으로써, 구멍들의 벽들 상에 도금된 금속 층들의 두께가 약간 감소되고 따라서 원하는 두께 범위 내로 유지되면서도 기판의 외부 표면 상의 도금된 금속의 두께의 균일성은 여전히 향상된다. 동일한 효과는, 각도 오프셋 (ξ_c) 이 180° 상이하다면, 바람직하게는 ξ_c가 180° ± 20°에서의 범위 내에, 더 바람직하게는 180° ± 10°에서의 범위에 놓이는 경우, 또는 위상 변이 (φ_r) 가 0°와는 상이할 때, 즉 φ_r가 0° ± 30°에서의 범위 내에, 바람직하게는 0° ± 20°에서의 범위 내에, 훨씬 더 바람직하게는 0° ± 10°에서의 범위 내에 놓일 때 성취된다.

더욱이, 제 1 및 제 2 역방향 펄스들의 지속기간들 (t_r1, t_r2) 이 거의 동일하거나 (제 1 역방향 펄스 지속기간 (t_r1) 을 기준으로 ± 50 %) 또는 정확히 동일한 것이 바람직하다.

따라서, 적어도 하나의 제 1 및 제 2 순방향-역방향 펄스 전류 시퀀스들의 연대를 서로에 대해 정의하기 위해, 다음의 파라미터들 및 바람직한 실시형태들이 고려되어야 한다:

제 1 및 제 2 펄스 전류 시퀀스들 사이의 위상 변이 (φ_s) 는 두 개의 펄스 전류 시퀀스들의 역방향 펄스들의 시작 시간들의 서로에 대한 시프팅으로서 정의된다. 이 파라미터는 바람직하게는 180°인 것으로 설정된다.

동시에 인가된, 제 1 순방향-역방향 펄스 전류 시퀀스의 역방향 펄스와 제 2 순방향-역방향 펄스 전류 시퀀스의 중첩 캐소드성 펄스 사이의 위상 변이는, φ_r에 의해 표시된다. 이 파라미터는 바람직하게는 0° ± 30°, 0° ± 20°, 0° ± 10°인 것으로, 더 바람직하게는 거의 0°인 것으로, 훨씬 더 바람직하게는 정확히 0°인 것으로 설정된다. 이 파라미터는 바람직하게는 0° ± Δφ_r인 것으로 설정되는데, Δφ_r은 30°이며, 바람직하게는 20°이며, 더 바람직하게는 10°이고, φ_r은 훨씬 더 바람직하게는 거의 0°이고 가장 바람직하게는 정확히 0°이다.

동일한 (제 1 또는 제 2) 순방향-역방향 펄스 전류 시퀀스 내의 역방향 펄스 및 중첩 캐소드성 펄스 사이의 각도 오프셋은 ξ_c에 의해 표시된다. 이 파라미터는 바람직하게는 약 180° (± 30 %) 또는 정확히 180°인 것으로 설정된다.

이러한 추가의 실시형태는 관통 구멍들에서의 전기도금을 향상시키고 구멍 채움을 가능하게 한다. 제 1 및 제 2 측들을 접속시키는 관통 구멍들이 제공된다면, 관통 구멍 벽들 상의 금속 층의 형성은 심지어 관통 구멍들의 애스펙트 비가 높더라도 매우 균일하게 된다. X- (브릿지-) 도금은 금속 전기도금이 구멍들 속에서 발생하도록 강제하기 때문에 우수한 결과들을 산출하도록 동일하게 잘 수행된다. 특히 기판의 다양한 지역들에서 그것들의 중앙 영역들에서의 관통 구멍들을 닫음에 있어서의 차이들이 일어나지 않는다.

본 발명의 추가의 바람직한 실시형태에서는, 각각의 펄스 전류 시퀀스에서, 제 1 및 제 2 역방향 펄스들의 지속기간들/폭들 (t_r) 은 편평한 기판의 각각의 다른 측 상의 제 1 및 제 2 중첩 캐소드성 펄스들의 각각의 지속기간들/폭들 (t_c) 과 동일하며, 즉, 제 1 역방향 펄스의 지속기간/폭 (t_r1) 은 제 2 중첩 캐소드성 펄스의 지속기간/폭 (t_c2) 과 바람직하게 동일하고, 제 2 역방향 펄스의 지속기간/폭 (t_r2) 은 제 1 중첩 캐소드성 펄스의 지속기간/폭 (t_c1) 과 바람직하게 동일하다. 더욱 바람직하게는, 제 1 역방향 펄스 (t_r1), 제 1 중첩 캐소드성 펄스 (t_c1), 제 2 역방향 펄스 (t_r2), 및 제 2 중첩 캐소드성 펄스 (t_c2) 의 모든 지속기간들/폭들은 적어도 대략 동일하다 (역방향 펄스의 지속기간/폭 (t_r1, t_r2) 을 기준으로 ± 20%이다).

이들 추가의 바람직한 실시형태들은, 기판 상의 구멍들의 로케이션에 무관하게, 즉, 구멍들이 기판의 가장자리 부근에 위치되는지 또는 기판의 중심 지역에 위치되는지에 무관하게, 구멍 벽들 상의 전기도금을 가능한 한 균일하게 한다.

본 발명의 추가의 바람직한 실시형태에서, 상기 제 1 역방향 펄스 및 상기 제 2 중첩 캐소드성 펄스는 동시에 인가되고 상기 제 2 역방향 펄스 및 상기 제 1 중첩 캐소드성 펄스는 동시에 인가된다.

본 발명의 추가의 바람직한 실시형태에서, 적어도 하나의 제 1 및 제 2 순방향-역방향 펄스 전류 시퀀스들 중 어느 것도, 상기 제 1 및 제 2 방법 구역 기간들 중 오직 하나에서 또는 양 방법 구역 기간들에서, 전류가 영 (펄스 중단 (pulse break)) 으로 설정되는 임의의 순방향-역방향 펄스 기간을 포함하지 않는다. 이 실시형태에 대해, 적어도 하나의 순방향-역방향 펄스 전류 시퀀스는 구멍 채움 공정에서 금속 퇴적의 균일성에 관해 개선된 결과를 산출한다는 것이 입증되어 있다. 구멍 벽들 상의 금속 퇴적을 위한 US 2006/0151328 A1의 방법을 사용한 이전의 결과들과는 달리, 영의 전류를 갖는 펄스 중단은 X- (브릿지-) 도금 및 구멍 채움에 대해 유리하지 않은 것으로 발견되었다. 이 성취 대신, 기판의 각각의 대향 측에서의 역방향 펄스와 동시에 또는 적어도 거의 동시에 그리고 바람직하게는 또한 각각의 역방향 펄스들과는 동일한 지속기간에 대해 제 1 및 제 2 중첩 캐소드성 펄스들을 설정하는 것, 즉, 제 1 중첩 캐소드성 펄스를 제 2 역방향 펄스와 동시에 또는 거의 동시에 그리고 제 2 중첩 캐소드성 펄스를 제 1 역방향 펄스와 동시에 또는 거의 동시에 설정하는 것은, 각각의 역방향 펄스들과 동시에 펄스 중단들을 설정하는 것보다 유리한 것으로 입증되었다.

중첩 캐소드성 펄스들이 사용되지 않는 펄스 전류 시퀀스를 사용하여 구멍들을 채우는 것이 유리한 것으로 또한 확인되었다. 바람직하게는, 이 경우, 영의 전류 펄스들이 어느 쪽에도 사용되지 않는다. 제 1 및 제 2 역방향 펄스들 사이의 위상 변이 (φ_s) 가 0°보다 더 크고 바람직하게는 거의 또는 정확히 180°인 제 1 및 제 2 순방향-역방향 펄스 전류 시퀀스들을 사용하는 것이 이러한 경우들에서 또한 유리할 수도 있다.

본 발명의 추가의 바람직한 실시형태에서, 그 방법은, 제 1 방법 구역 기간에서의 방법 단계들 (d) 및 (e) 에 따라 제 1 및 제 2 기판 표면들에 대해 제 1 및 제 2 순방향-역방향 펄스 전류 시퀀스들을 수행하는 것에 후속하여, 각각의 추가의 제 1 및 제 2 순방향-역방향 펄스 전류 시퀀스가 복수의 연속적인 각각의 제 1 또는 제 2 순방향-역방향 펄스 기간들을 포함하며, 연속적인 각각의 제 1 또는 제 2 순방향-역방향 펄스 기간들 중 각각의 제 1 또는 제 2 순방향-역방향 펄스 기간이, 각각의 제 1 또는 제 2 순방향 펄스 지속기간 (t_f1, t_f2) 동안 각각의 제 1 또는 제 2 기판 표면에서 캐소드성 전류를 생성하는 각각의 제 1 또는 제 2 순방향 펄스와, 각각의 제 1 또는 제 2 역방향 펄스 지속기간 (t_r1, t_r2) 동안 각각의 제 1 또는 제 2 기판 표면에서 각각의 제 1 또는 제 2 애노드성 전류를 생성하는 각각의 제 1 또는 제 2 역방향 펄스를 포함하며, 상기 각각의 제 1 또는 제 2 순방향 펄스는 각각의 제 1 또는 제 2 순방향 펄스 피크 전류 (i_f1, i_f2) 를 갖고, 상기 제 1 및 제 2 역방향 펄스들은 각각의 제 1 또는 제 2 역방향 펄스 피크 전류 (i_r1, i_r2) 를 갖는, 적어도 하나의 추가의 제 1 및 제 2 순방향-역방향 펄스 전류 시퀀스들을, 각각의 제 1 또는 제 2 순방향 펄스들과 각각의 제 1 또는 제 2 중첩 캐소드성 펄스를 중첩하는 일 없이, 제 2 방법 구역 기간에 인가하는 단계를 더 포함한다.

제 1 방법 구역 기간에, 편평한 기판의 제 1 측 상에서, 제 1 순방향-역방향 펄스 전류 시퀀스가 인가되고 편평한 기판의 제 2 측 상에서, 제 2 순방향-역방향 펄스 전류 시퀀스가 인가된다. 제 1 및 제 2 순방향-역방향 펄스 전류 시퀀스들은, 이 제 1 방법 구역 기간에, 각각 제 1 또는 제 2 순방향 펄스들, 각각 제 1 또는 제 2 역방향 펄스들, 및 각각 제 1 또는 제 2 중첩 캐소드성 펄스들을 포함한다. 더욱이, 제 2 방법 구역 기간에, 기판의 제 1 측 상에서 제 1 추가의 순방향-역방향 펄스 전류 시퀀스가 인가되고 기판의 제 2 측 상에서, 제 2 추가의 순방향-역방향 펄스 전류 시퀀스가 인가된다. 이 제 2 방법 구역 기간에서의 제 1 및 제 2 추가의 순방향-역방향 펄스 전류 시퀀스들은 각각 제 1 또는 제 2 순방향 펄스들과, 각각 제 1 또는 제 2 역방향 펄스들을 포함하지만, 각각 제 1 또는 제 2 중첩 캐소드성 펄스들을 포함하지 않는다. 제 2 방법 구역 기간에 제 1 및 제 2 순방향-역방향 펄스 전류 시퀀스들은, 중첩 캐소드성 펄스들을 포함하는 제 1 및 제 2 순방향-역방향 펄스 전류 시퀀스들에 대해 위에서 정의된 바와 같이, 180°의 또는 180° 미만의 위상 변이 (φ_s) 만큼 서로 오프셋될 수도 있다.

이 추가의 바람직한 실시형태는 플러그가 X- (브릿지-) 도금 기법을 사용함으로써 구멍들 내에 형성된 후에 기판에서의 관통 구멍들을 채우는 역할을 한다. 제 1 방법 구역 기간은 금속이 구멍 직경을 막도록 구축되기까지 중앙에서 금속을 전기퇴적함으로써 관통 구멍의 중앙에 플러그를 생성하는 것을 서빙한다. 따라서, 두 개의 구멍 구역들이 생성되는데, 하나의 구멍 구역은 기판의 일측으로 열려 있고 다른 구멍 구역은 기판의 타측으로 열려 있다. 두 개의 구멍 구역들은 각각이 막힌 구멍을 형성한다. 제 2 방법 구역 기간에 이들 두 개의 구멍 구역들은 각각의 막힌 구멍의 바닥부터 기판의 각각의 외측까지 채워진다.

다음과 같이 표시되는 개개의 가공 조건들은 다음의 펄스 전류 시퀀스 조건들 중 각각의 펄스 전류 시퀀스 조건에 (해당된다면) 적용 가능할 것이다:

- 양 기판 표면들 중 각각의 기판 표면의 전기도금; 또는

- 둘 다에 적용되는 경우, 관통 구멍 채움을 위한 X- (브릿지-) 도금에 대한 하나의 단일 또는 두 개의 순방향-역방향 펄스 전류 시퀀스(들).

본 명세서에서 설명되는 바와 같이, 순방향 펄스인 것으로 표시되는 임의의 펄스가 기판에 대해 캐소드성 전류를 발휘하고, 역방향 펄스인 것으로 표시되는 임의의 펄스가 기판에 대해 애노드성 전류를 발휘한다.

본 발명의 추가의 바람직한 실시형태에서, 순방향 펄스 지속기간 (t_f) (제 1 및/또는 제 2 순방향 펄스 지속기간) 은 적어도 5 ms, 더 바람직하게는 적어도 20 ms, 그리고 가장 바람직하게는 적어도 70 ms이다. 순방향 펄스 지속기간은 바람직하게는 많아도 250 ms, 더 바람직하게는 많아도 150 ms, 그리고 가장 바람직하게는 많아도 80 ms이다.

순방향 펄스 (제 1 및/또는 제 2 순방향 펄스) 의 시작 시간 (t_sf) 은 순방향-역방향 펄스 전류 시퀀스의 펄스 기간의 사이클 시간 (T_p) 동안의 임의의 시간일 수도 있다.

본 발명의 추가의 바람직한 실시형태에서, 역방향 펄스 지속기간 (t_r) (제 1 및/또는 제 2 역방향 펄스 지속기간) 은 적어도 0.1 ms, 더 바람직하게는 적어도 0.2 ms, 그리고 가장 바람직하게는 적어도 1 ms이다. 역방향 펄스 지속기간 (t_r) 은 바람직하게는 많아도 100 ms, 더 바람직하게는 많아도 50 ms, 그리고 가장 바람직하게는 많아도 6 ms이다.

역방향 펄스 (제 1 및/또는 제 2 역방향 펄스) 의 시작 시간은 순방향-역방향 펄스 전류 시퀀스의 펄스 기간의 사이클 시간 (T_p) 동안의 임의의 시간일 수도 있다.

본 발명의 추가의 바람직한 실시형태에서, 중첩 캐소드성 펄스 지속기간 (t_c) (제 1 및/또는 제 2 중첩 캐소드성 펄스 지속기간) 은 적어도 0.1 ms, 더 바람직하게는 적어도 0.2 ms, 그리고 가장 바람직하게는 적어도 1 ms이다. 중첩 캐소드성 펄스 지속기간 (t_c) 은 바람직하게는 많아도 100 ms, 더 바람직하게는 많아도 50 ms, 그리고 가장 바람직하게는 많아도 6 ms이다.

중첩 캐소드성 펄스 (제 1 및/또는 제 2 중첩 캐소드성 펄스) 의 시작 시간 (t_sc) 은 순방향 펄스 동안의 임의의 시간일 수도 있다.

본 발명의 추가의 바람직한 실시형태에서, 순방향-역방향 펄스 전류 시퀀스의 역방향 펄스 및 중첩 캐소드성 펄스 사이의 각도 오프셋 (ξ_c) 은 0°부터 180°까지의 임의의 값일 수도 있다. 그것은 바람직하게는 약 180° 또는 정확히는 180°이다.

본 발명의 추가의 바람직한 실시형태에서, 도금될 기판의 표면 영역에 관련한, 순방향 펄스 피크 전류 밀도 (I_f [A/dm²]) 로서 표현되는 순방향 펄스 피크 전류 (i_f [A]) (제 1 및/또는 제 2 순방향 펄스 피크 전류) 는, 적어도 0.1 A/dm², 더 바람직하게는 적어도 0.2 A/dm², 그리고 가장 바람직하게는 적어도 0.5 A/dm²이다. 순방향 펄스 피크 전류 밀도 (I_f [A/dm²]) 는 바람직하게는 많아도 50 A/dm², 더 바람직하게는 많아도 25 A/dm², 그리고 가장 바람직하게는 많아도 15 A/dm²이다.

본 발명의 추가의 바람직한 실시형태에서, 도금될 기판의 표면 영역에 관련한, 역방향 펄스 피크 전류 밀도 (I_r [A/dm²]) 로서 표현되는 역방향 펄스 피크 전류 (i_r [A]) (제 1 및/또는 제 2 역방향 펄스 피크 전류) 는, 적어도 0.2 A/dm², 더 바람직하게는 적어도 0.5 A/dm², 그리고 가장 바람직하게는 적어도 1.0 A/dm²이다. 역방향 펄스 피크 전류 밀도 (I_r) 는 바람직하게는 많아도 120 A/dm², 더 바람직하게는 많아도 80 A/dm², 그리고 가장 바람직하게는 많아도 40 A/dm²이다.

도금될 기판의 표면 영역에 관련한, 중첩 캐소드성 펄스 피크 전류 밀도 (I_c [A/dm²]) 로서 표현되는 중첩 캐소드성 펄스 피크 전류 (i_c [A]) (제 1 및/또는 제 2 중첩 캐소드성 펄스 피크 전류) 는, 중첩 캐소드성 펄스 지속기간 (t_c) 동안 순방향 펄스 피크 전류 밀도 (I_f) 에 가산되어서, 중첩 캐소드성 펄스를 인가하는 기간 동안의 피크 전류 (밀도) 는 순방향 펄스 및 중첩 캐소드성 펄스 피크 전류들의 합 (전류 밀도들) 이다. 본 발명의 추가의 바람직한 실시형태에서, 순방향 펄스 피크 전류 밀도 (I_f) 더하기 중첩 캐소드성 펄스 피크 전류 밀도 (I_c) 를 (또는 순방향 펄스 피크 전류 i_f 더하기 중첩 캐소드성 펄스 피크 전류 (i_c) 를 각각) 포함하는 전체 캐소드성 피크 전류 밀도 (I_c+f) (또는 전체 피크 전류 (i_c+f)) 는 적어도 0.2 A/dm², 더 바람직하게는 적어도 0.5 A/dm², 그리고 가장 바람직하게는 적어도 1.0 A/dm²이다. 전체 캐소드성 펄스 피크 전류 밀도 (I_c+f) 는 바람직하게는 많아도 120 A/dm², 더 바람직하게는 많아도 80 A/dm², 그리고 가장 바람직하게는 많아도 40 A/dm²이다.

본 발명의 추가의 바람직한 실시형태에서, 동일한 순방향-역방향 펄스 전류 시퀀스의 순방향 펄스 지속기간 (t_f) (제 1 또는 제 2 순방향 펄스 지속기간) 대 역방향 펄스 지속기간 (t_r) (제 1 또는 제 2 역방향 펄스 지속기간 각각) 의 비율은 적어도 1이다. 순방향 펄스 지속기간 (t_f) 대 역방향 펄스 지속기간의 비율은 바람직하게는 많아도 20이고 더 바람직하게는 많아도 5이다.

본 발명의 추가의 바람직한 실시형태에서, 동일한 순방향-역방향 펄스 전류 시퀀스의 순방향 펄스 피크 전류 밀도 (I_f) (제 1 또는 제 2 순방향 펄스 피크 전류 밀도) 대 역방향 펄스 피크 전류 밀도 (I_r) (제 1 또는 제 2 역방향 펄스 피크 전류 밀도 각각) 의 비율은 적어도 0.0125, 더 바람직하게는 적어도 0.05, 그리고 가장 바람직하게는 적어도 0.125이다. 순방향 펄스 피크 전류 밀도 (I_f) 대 역방향 펄스 피크 전류 밀도 (I_r) 의 비율은 바람직하게는 많아도 10, 더 바람직하게는 많아도 1, 그리고 가장 바람직하게는 많아도 0.5이다.

본 발명의 추가의 바람직한 실시형태에서, 제 3 펄스가 적어도 하나의 제 1 및/또는 제 2 순방향-역방향 펄스 전류 시퀀스로 이루어진다. 이 제 3 펄스는 순방향 (캐소드성) 또는 역방향 (애노드성) 펄스일 수도 있다. 제 3 펄스 지속기간 (t_a) 은 바람직하게는 적어도 0.1 ms, 더 바람직하게는 적어도 0.5 ms, 그리고 가장 바람직하게는 적어도 1 ms이다. 제 3 펄스 지속기간 (t_a) 은 바람직하게는 많아도 100 ms, 더 바람직하게는 많아도 50 ms, 그리고 가장 바람직하게는 많아도 10 ms이다.

본 발명의 바람직한 실시형태에서, 역방향 펄스와 제 3 펄스 사이의 각도 오프셋 (ξ_a) 은 0°부터 180°까지의 임의의 값일 수도 있다.

제 3 펄스의 시작 시간 (t_sa) 은 순방향-역방향 펄스 전류 시퀀스의 펄스 기간의 사이클 시간 (T_p) 동안의 임의의 시간일 수도 있다.

본 발명의 추가의 바람직한 실시형태에서, 도금될 기판의 표면 영역에 관련한, 제 3 펄스 피크 전류 밀도 (I_a [A/dm²]) 로서 표현되는 제 3 펄스 피크 전류 (i_a [A]) 는 적어도 0.2 A/dm², 더 바람직하게는 적어도 0.5 A/dm², 그리고 가장 바람직하게는 적어도 1.0 A/dm²이다. 제 3 펄스 피크 전류 밀도 (I_a) 는 바람직하게는 많아도 120 A/dm², 더 바람직하게는 많아도 80 A/dm², 그리고 가장 바람직하게는 많아도 40 A/dm²이다.

본 발명의 추가의 바람직한 실시형태에서, 적어도 하나의 제 1 및/또는 제 2 순방향-역방향 펄스 전류 시퀀스는, 전류가 영으로 설정되는 펄스 중단 (제 1 및/또는 제 2 중단) 을 (각각의 펄스 기간에) 또한 포함할 수도 있다. 펄스 중단 지속기간 (t_b) (제 1 및/또는 제 2 펄스 중단 지속기간) 은 바람직하게는 적어도 0.1 ms, 더 바람직하게는 적어도 0.5 ms, 그리고 가장 바람직하게는 적어도 1 ms이다. 펄스 중단 지속기간 (t_b) 은 바람직하게는 많아도 100 ms, 더 바람직하게는 많아도 50 ms, 그리고 가장 바람직하게는 많아도 10 ms이다.

본 발명의 바람직한 실시형태에서, 역방향 펄스와 펄스 중단 사이의 각도 오프셋 (ξ_b) 은 0°부터 180°까지의 임의의 값일 수도 있다. 그것은 바람직하게는 약 180° 또는 정확히 180°이다. 펄스 중단 (제 1 및/또는 제 2 펄스 중단) 의 시작 시간 (t_sb) 은 순방향-역방향 펄스 전류 시퀀스의 펄스 기간의 사이클 시간 (T_p) 동안의 임의의 시간일 수도 있다.

실제 시스템들에서의 전기 제약조건들로 인해, 전류 또는 전압 변화들의 상승 및 하강은 순시적으로 발생하지 않고 특정한 시간을 필요로 한다. 이런 이유로, 각각의 전류 또는 전압 상승 또는 하강에는 상승 기울기 및 하강 기울기가 수반된다. 이 기울기는, 바람직하게는 가능한 한 낮고 적어도 0.05 ms, 더 바람직하게는 적어도 0.1 ms, 그리고 가장 바람직하게는 적어도 0.2 ms일 수도 있는 기울기 지속기간 (t_sl) 을 가질 수도 있다. 기울기 지속기간 (t_sl) 은 바람직하게는 많아도 5 ms, 더 바람직하게는 많아도 2 ms, 그리고 가장 바람직하게는 많아도 1 ms이다.

본 발명의 추가의 바람직한 실시형태에서, 적어도 하나의 제 1 및/또는 제 2 순방향-역방향 펄스 기간들의 반복의 주파수 (f) 는 적어도 0.5 Hz, 더 바람직하게는 적어도 1 Hz, 그리고 가장 바람직하게는 적어도 3 Hz이다. 적어도 하나의 순방향-역방향 펄스 기간의 반복의 주파수 (f) 는 바람직하게는 많아도 20 kHz, 더 바람직하게는 많아도 10 kHz, 그리고 가장 바람직하게는 많아도 5 kHz이다. 사이클 시간 (T_p) 은 주파수 (f) 의 역수이다.

본 발명의 추가의 바람직한 실시형태에서, 금속은 구리이다. 이러한 금속은 전기 디바이스들 상에 회로를 생성하기 위해 바람직하게 사용된다. 대체로, 니켈, 주석, 납, 또는 그것들의 합금들 같은 다른 금속이 본 발명의 방법 및 장치로 전기도금될 수도 있다.

본 발명의 추가의 바람직한 실시형태에서, 전기도금 액은, 용매, 예를 들어 물 외에도, 그 액의 전기 전도도를 향상시키는 적어도 하나의 성분뿐만 아니라 퇴적될 적어도 하나의 금속의 이온들을 포함한다. 그 액은 적어도 하나의 산/염기 조정체 (adjuster) 그리고/또는 금속 퇴적물의 기계적, 전기적, 및/또는 다른 속성들에 영향을 미치는 그리고/또는 금속 퇴적물의 두께 분포에 영향을 미치는 그리고/또는 산화 등과 같은 분해에 대한 자신의 안정성을 포함하는 전기도금 액의 도금 성능에 영향을 미치는 적어도 하나의 첨가물을 더 포함할 수도 있다. 적어도 하나의 금속의 이온들은 수화이온들 (hydrated ions) 또는 복합 (complexed) 이온들일 수도 있다. 산/염기 조정체는 단순히 산 또는 염기일 수도 있고 그/또는 완충제일 수도 있다. 액의 전기 전도도를 향상시키는 성분은 금속 염 또는 산 또는 염기일 수도 있다. 제 1 및 제 2 첨가물들이 광택제들, 레벨러들 (levelers), 산화방지제들, 캐리어들 등일 수도 있다.

전기도금 액이 구리 전기도금 액이면, 용매는, 대체로, 물일 것이다. 퇴적될 적어도 하나의 금속의 이온들은, 대체로, 황산염, 메탄술폰산염, 또는 피로인산염 같은 각각의 카운터 이온들을 갖는 2가 (divalent) 구리 이온들 (Cu²⁺) 일 수도 있거나 또는 복합체로서 바인딩될 수도 있다. 액의 전기 전도도를 향상시키는 성분과 산/염기 조정체는 황산 또는 메탄술폰산 같은 임의의 다른 산일 수도 있다. 금속 퇴적물의 기계적, 전기적, 및/또는 다른 속성들에 영향을 미치는 그리고/또는 금속 퇴적물의 두께 분포에 영향을 미치는 첨가물은 폴리에틸렌 글리콜, 및/또는 디술피드 화합물 같이 낮은 산화 상태에서 황 (sulfur) 을 갖는 유기 화합물일 수도 있다. 더욱이, 이 액은 나트륨 또는 칼륨 염화물을 포함할 수도 있다.

보드에서의 구멍들 내에 및/또는 보드의 외부 표면 상에 등각 도금을 수행하기 위하여, 구리 염, 바람직하게는 황산구리, 황산, 염화물 이온들, 산화환원쌍을 형성하는 철 (II) 및 철 (III) 이온들, 바람직하게는 철 (II) 및 철 (III) 염화물, 그리고 도금 첨가물들을 바람직하게 포함하는 도금 등각 조성물이 사용된다. 등각 도금 조성물에서의 구리 염의 농도는 바람직하게는 리터당 약 22 g부터 약 40 g까지의 구리 이온들의 범위에 있다. 그것의 최적 농도는 바람직하게는 리터당 25 g의 구리 이온들이다. 등각 도금 조성물에서의 황산의 농도는 바람직하게는 약 180부터 약 240 g/l까지의 범위에 있다. 그것의 최적 농도는 바람직하게는 200 g/l이다. 등각 도금 조성물에서의 염화물 이온들의 농도는 바람직하게는 약 80 mg/l부터 약 120 mg/l까지의 범위에 있다. 그것의 최적 농도는 바람직하게는 100 mg/l이다.

보드에서의 구멍들 내에 X- (브릿지-) 도금을 수행하기 위하여, 즉, 구멍들 내부에 플러그를 생성하기 위해, 그리고 그 구멍들을 그 후에 채우기 위해, 구리 염, 바람직하게는 황산구리, 황산, 염화물 이온들, 산화환원쌍을 형성하는 철(II) 및 철(III) 이온들, 바람직하게는 철(II) 및 철(III) 염화물, 그리고 도금 첨가물들을 바람직하게 포함하는 X- (브릿지-) 도금 조성물이 사용된다. X- (브릿지-) 도금 조성물에서의 구리 염의 농도는 바람직하게는 리터당 약 65 g부터 약 80 g까지의 구리 이온들의 범위에 있다. 그것의 최적 농도는 바람직하게는 리터당 75 g의 구리 이온들이다. X- (브릿지-) 도금 조성물에서의 황산의 농도는 바람직하게는 약 60 g/l부터 약 80 g/l까지의 범위에 있다. 그것의 최적 농도는 바람직하게는 70 g/l이다. X- (브릿지-) 도금 조성물에서의 염화물 이온들의 농도는 바람직하게는 약 80 mg/l부터 약 120 mg/l까지의 범위에 있다. 그것의 최적 농도는 바람직하게는 100 mg/l이다.

이들 도금 조성물들 중 어느 하나에서의 철 (II) 이온들의 농도는 바람직하게는 적어도 1 g/l일 것이고 더 바람직하게는 약 2 g/l부터 약 25 g/l까지의 범위에 있을 것이다. 이들 도금 조성물들 중 어느 하나에서의 철 (III) 이온들의 농도는 바람직하게는 약 0.5 g/l부터 약 30 g/l까지의 범위에 있을 것이고 더 바람직하게는 약 1 g/l부터 약 9 g/l까지의 범위에 있을 것이다. 대체로, 이들 농도들은 X- (브릿지-) 도금에 대해서보다 등각 도금에 대해 더 높게 설정될 수도 있다.

도금 첨가물들은 바람직하게는 유기 첨가물들일 수도 있는데, 유기 첨가물들은 광택제들, 레벨러들, 습윤제들 등일 수도 있다.

대체로, 황 함유 물질들이 광택제들로서 사용될 수도 있다. 광택제들은, 예를 들어, 3-(벤즈티아졸일-2-티오)-프로필황산의 나트륨염, 3-메르캅토프로페인-1-황산의 나트륨염, 에틸렌디티오디프로필 황산의 나트륨염, 비스-(p-술포페닐)디술피드의 이나트륨염, 비스-(ω-술포부틸)디술피드의 이나트륨염, 비스-(ω-술포하이드록시프로필)디술피드의 이나트륨염, 비스-(ω-술포프로필)디술피드의 이나트륨염, 비스-(ω-술포프로필)술피드의 이나트륨염, 메틸-(ω-술포프로필)디술피드의 이나트륨염, 메틸-(ω-술포프로필)트리술피드의 이나트륨염, O-에틸-디티오탄산-S- (ω-술포프로필)에스테르의 칼륨염, 티오글리콜산, 티오인산-O-에틸-비스-(ω-술포프로필)에스테르의 이나트륨염, 티오인산 트리스-(ω-술포프로필)에스테르의 삼나트륨염, 및 추가의 유사한 화합물들을 포함하는 그룹으로부터 선택될 수도 있다. 도금 조성물들 중 어느 하나의 도금 조성물에서의 이들 물질들의 농도는 약 0.1 mg/l부터 약 100 mg/l까지의 범위에 놓인다.

중합 질소 화합물들 (이를테면 폴리아민들 또는 폴리아미드들) 또는 티오우레아 유도체들과 같은 질소 함유 황 화합물들 또는 본 명세서에 참조로 포함되는 DE 38 36 521 C2에서 설명된 것들과 같은 락탐 알콕시레이트들이, 레벨링제들로서 사용될 수 있다. 도금 조성물들 중 어느 하나의 도금 조성물에서의 이들 물질들의 농도는 약 0.1 mg/l부터 약 100 mg/l까지의 범위에 놓인다.

습윤제들은 보통 산소- 함유, 고분자 화합물들, 예를 들어 카르복시메틸셀룰로오스, 노닐페놀 폴리글리콜 에테르, 옥탄디올 비스 (폴리알킬렌 글리콜 에테르), 옥탄올 폴리알킬렌 글리콜 에테르, 올레산 폴리글리콜 에스테르, 폴리에틸렌 글리콜 폴리프로필렌 글리콜 공중합체 (copolymerisate), 폴리에틸렌 글리콜, 폴리에틸렌 글리콜 디메틸 에테르, 폴리프로필렌 글리콜, 폴리비닐 알코올, β-나프톨 폴리글리콜 에테르, 스테아르산 폴리글리콜 에스테르, 스테아릴 알코올 폴리글리콜에테르, 및 유사한 화합물들이다. 습윤제들은 약 0.005 g/l부터 약 20 g/l까지의, 바람직하게는 약 0.01 g/l부터 약 5 g/l까지의 범위에 있는 농도로 조성물에 존재할 수도 있다.

대체로, 레벨러들, 광택제들, 및 습윤제들의 농도들은 등각 도금 조성물에서보다 X- (브릿지-) 도금 조성물에서 더 낮은 값으로 설정된다.

본 발명의 추가의 바람직한 실시형태에서, 기판은, 예를 들어, 회로 캐리어, 인쇄 회로 보드 또는 칩 캐리어이며, 회로 캐리어는 그 속에 구멍들을 갖는다. 인쇄 회로 보드는 양면 보드, 또는 전기 회로를 그 속에 포함하는 전기적 기능을 포함하는 복수의 내부 층들을 갖는 다층 보드일 수도 있다. 인쇄 회로 보드 또는 다른 회로 캐리어는 외측들 상에 그리고 구멍들의 벽들 상에 베이스 금속, 바람직하게는 구리, 층을 통상적으로 포함한다. 그 구멍들은 0.2 mm 정도로 작은 직경을 가질 수도 있거나 2 mm 정도로 큰 직경으로 될 수도 있거나, 또는 그 직경은 심지어 더 작거나 또는 더 클 수도 있다. 보드 두께와 따라서 구멍 길이 (관통 구멍들의 경우임) 는 0.5 mm 정도로 작고 5 mm 정도로 크고 또는 보드 두께는 심지어 더 작거나 또는 더 클 수도 있다. 구멍들의 서로에 대한 거리 (피치) 는 0.5 mm 정도로 작거나 또는 50 mm 정도로 크거나 또는 심지어 더 작거나 또는 더 클 수도 있다. 구멍들은 예를 들어 20 바이 20 mm²의 매트릭스 (클러스터) 로 배열될 수도 있다.

대체로, 예를 들어 위생품 (sanitary), 가구, 자동차, 또는 기계 공학 산업에서 사용되는 플라스틱 또는 금속 부분들 같은 복합 형상 (complex-shaped) 기판들을 포함하는 임의의 다른 기판들이 본 발명의 방법 및 장치로 전기도금될 수도 있다.

다음의 도면들 및 예들이 본 발명을 더 상세히 설명한다. 이들 도면들 및 예들은 이해하는 것에 독점적으로 역할을 하고 발명의 범위를 청구된 바와 같이 제한하지 않는다.
도 1은 제 1 실시형태에서의 본 발명의 장치를 개략적 사시도로 도시하며;
도 2는 제 2 실시형태에서의 본 발명의 장치를 개략적 사시도로 도시하며;
도 3은 편평한 기판의 하나의 표면에 적용되는 본 발명에 따른 순방향-역방향 펄스 전류 시퀀스를 도시하며;
도 4는, 순방향-역방향 펄스 전류 시퀀스들 중 제 1 순방향-역방향 펄스 전류 시퀀스는 편평한 기판의 제 1 측에 인가되고 이들 순방향-역방향 펄스 전류 시퀀스들 중 제 2 순방향-역방향 펄스 전류 시퀀스는 편평한 기판의 제 2 측에 인가되는, 본 발명의 제 1 실시형태에서의 순방향-역방향 펄스 전류 시퀀스들을 도시하며;
도 5는 각각의 순방향-역방향 펄스 전류 시퀀스가 편평한 기판의 측들 중 한 측에 인가되는, 본 발명의 제 2 실시형태에서의 순방향-역방향 펄스 전류 시퀀스들을 도시하며;
도 6은 중첩 캐소드성 펄스를 갖지 않는 순방향-역방향 펄스 전류 시퀀스들을 도시하며;
도 7은 본 발명의 제 3 실시형태에서의 순방향-역방향 펄스 전류 시퀀스를 도시하며;
도 8은 중첩 캐소드성 펄스를 갖지 않지만 펄스 중단을 갖는 순방향-역방향 펄스 전류 시퀀스를 도시하며;
도 9는 중첩 캐소드성 펄스를 갖지 않지만 펄스 중단을 갖는 순방향-역방향 펄스 전류 시퀀스로 획득된 구리도금된 관통 구멍들의 사진들을 도시하며;
도 10은 중첩 캐소드성 펄스를 갖지 않고 펄스 중단을 갖지 않는 순방향-역방향 펄스 전류 시퀀스로 획득된 구리도금된 관통 구멍들의 사진들을 도시하며;
도 11은 중첩 캐소드성 펄스를 갖는 순방향-역방향 펄스 전류 시퀀스로 획득된 구리도금된 관통 구멍들의 사진들을 도시하며;
도 12는 상이한 조건들에서 구리 표면 두께 변동들의 도면을 도시하며;
도 13은 보드의 표면 상의 액티브 표면 영역 대 관통 구멍 벽들 상의 표면 영역의 비율로부터의, 도금된 표면 구리 두께 [%]에 관련된, 보드의 표면과 관통 구멍들의 표면 사이의 도금된 구리 두께의 의존성을 표시하는 도면을 도시하며;
도 14는 구멍 지역에서의 그리고 구멍 지역 외부의 보드 표면 상의 구리 두께를 표시하는 도면을 도시한다.

동일한 기능을 갖는 엘리먼트들은 도면들에서 동일한 참조 기호들이 지정된다.

본 발명의 장치는 수직 유형의 처리 장치 (100) (도 1) 또는 수평 (컨베이어화된) 유형의 장치 (200) (도 2) 일 수도 있다.

수직 유형의 장치 (100) (도 1) 에서, 제 1 표면 (측) (P₁) 과 제 2 표면 (측) (P₂) 을 갖는 기판 (P), 예를 들어 인쇄 회로 보드가, 컨테이너 (110) 에 포함된 처리액 (L) 속에 수직으로 침지된다. 그 보드에는 관통 구멍들 및/또는 막힌 구멍들이 제공된다. 그 기판은 세로 방향으로 또한 배향되는 그리고 서로 마주하도록 배열되는 두 개의 대향 전극들 (120, 130) (애노드들) 사이에 배치되는데, 제 1 대향 전극 (120) 은 보드의 제 1 표면 (P₁) 을 마주하고 제 2 대향 전극 (130) 는 보드의 제 2 표면 (P₂) 을 마주한다. 보드 및 대향 전극들 양쪽 모두는 처리액 속에 침지된다. 보드는 프레임 또는 클로 (claw) 같은 유지 수단 (140) 에 의해 유지된다. 대향 전극들은 예를 들어, 귀금속으로 표면 코팅된 익스팬디드 티타늄으로부터와 같은 익스팬디드 메탈 (expanded metal) 로 이루어질 수도 있다. 처리액은 황산구리, 황산, 나트륨 염화물, 및 유기 첨가물들을 물 속에 포함하는 황산 전기도금 액 같은 구리 전기도금 액일 수도 있다. 덧붙여서, 그 장치는 공기를 액 속에 주입하기 위한 가열 노즐들, 처리액을 컨테이너 속에 주입하기 위한 노즐들, 교반 수단, 필터링 수단 등 (도시되지 않음) 을 포함할 수도 있다. 대향 전극들 및 보드 중 각각의 것은 정류기 같은 각각의 전류원에 전기적으로 접속된다. 제 1 대향 전극 (120) 과 보드는 제 1 정류기 (150) (그것의 전기 접촉들에 의해 표현됨) 에 접속되고 제 2 대향 전극 (130) 과 보드는 제 2 정류기 (160) (그것의 전기 접촉들에 의해 표현됨) 에 접속된다. 전류원들은 펄스 전류들을 대향 전극들 및 보드의 각각의 표면들 (P₁, P₂) 에 독립적으로 인가한다. 펄스 전류들 중 각각의 펄스 전류는 정의된 펄스 형상과 주파수를 갖는다.

수평 유형 장치 (200) (도 2) 는 처리액을 유지하는 컨테이너 (210) 를 또한 포함한다. 대향 전극들 (220, 230) (애노드들) 의 두 개의 행들은 컨테이너에서 수송 방향으로 차례차례로 배열된다. 두 개의 표면들 (측들) (P₁, P₂) 을 갖는 그리고 관통 구멍들 및/또는 막힌 구멍들이 제공되어 있는 보드 (P) 가 수평 수송 경로 상에서 컨테이너를 통해 수송되는 공간이 그 행들 사이에 형성된다. 보드는 롤러들 (240) 을 사용하여 수송된다. 롤러들은 컨테이너를 통해 수평 방향 (화살표 H) 으로 보드를 운반한다. 컨테이너는 대향 전극들 및 보드가 처리액 속에 완전히 침지되도록 처리액 (L) 으로 바람직하게 가득 채워진다. 이 경우에서도, 대향 전극들 중 각각의 대향 전극과 보드는 정류기 (본 기술분야에서 널리 공지됨) 같은 각각의 전류원에 전기적으로 접속된다. 제 1 대향 전극들 (220) 과 보드는 제 1 정류기 (250) (그것의 전기 접촉들에 의해 표현됨) 에 접속되고 제 2 대향 전극들 (230) 과 보드는 제 2 정류기 (260) (그것의 전기 접촉들에 의해 표현됨) 에 접속된다. 전류원들은 펄스 전류들을 대향 전극들 및 보드의 표면들 (P₁, P₂) 에 독립적으로 인가한다. 펄스 전류들 중 각각의 펄스 전류는 정의된 펄스 형상과 주파수를 갖는다.

본 발명의 방법의 제 1 실시형태에서, 보드 (또는 보드 형상인 것과는 임의의 다른 형상을 갖는 편평한 기판) 에 인가되는 펄스 전류의 펄스 모양이 도 3에 도시된다. 이 도면은 영의 전류선 (0) 위에 있는 캐소드성 전류와 영의 전류선 (0) 아래에 있는 애노드성 전류를 갖는 시간 (t) 에 대한 전류 (i) 를 도시한다. 도시된 펄스 전류 시퀀스는 사이클 시간 (T_p) 을 갖는 하나의 주기적 사이클을 나타낸다. 복수의 이러한 사이클들 (순방향-역방향 펄스 기간들) 이 서로를 뒤따른다. 이 실시형태에서 순방향 펄스 피크 전류 (i_f) 를 갖는 순방향 펄스가 순방향 펄스 지속기간 (t_f) 동안 인가되고 역방향 펄스 피크 전류 (i_r) 를 갖는 역방향 펄스가 역방향 펄스 지속기간 (t_r) 동안 인가된다. 더욱이, 순방향 펄스 지속기간 (t_f) 동안 중첩 캐소드성 펄스 지속기간 (t_c) 을 갖는 중첩 캐소드성 펄스가 인가된다. 이 중첩 캐소드성 펄스는 전체 캐소드성 피크 전류 (i_c+f) 를 산출하기 위해 순방향 펄스 피크 전류 (i_f) 에 추가되는 중첩 캐소드성 펄스 피크 전류 (i_c) 를 갖는다. 이 펄스 전류 시퀀스는 주파수 f로 영구적으로 반복되어서, 주기 T_p = 1/f이다.

기판 (P) 에 인가되는 펄스식 전류는 이러한 펄스 전류 시퀀스를 제공하도록 그에 따라 프로그래밍되는 정류기들 (150, 160, 250, 260) 에 의해 제공된다. 이 전류 시퀀스는 기판과 이 기판 맞은편에 배열된 대향 전극들 (120, 130, 220, 230) 에 인가된다.

보드 (P) 같은 편평한 기판이 사용될 때, 두 개의 보드들의 표면들 (P₁, P₂) 에는 제 1 순방향-역방향 펄스 전류 시퀀스를 제 1 대향 전극 (120, 220) 및 보드의 제 1 표면 (P₁) 에 인가함으로써 그리고 제 2 순방향-역방향 펄스 전류 시퀀스를 제 2 대향 전극 (130, 230) 및 보드의 제 2 표면 (P₂) 에 인가함으로써 순방향-역방향 펄스 전류 시퀀스들이 독립적으로 로딩된다. 보드의 제 1 측에 인가되는 제 1 순방향-역방향 펄스 전류 시퀀스는 도 4의 상부 그래프에서 도시되는 반면, 보드의 제 2 측에 인가되는 제 2 순방향-역방향 펄스 전류 시퀀스는 도 4의 하부 그래프에서 도시된다.

제 1 순방향-역방향 펄스 전류 시퀀스는 제 1 순방향 펄스 지속기간 (t_f1) 및 제 1 순방향 펄스 피크 전류 (i_f1) 를 갖는 제 1 순방향 펄스와 제 1 역방향 펄스 지속기간 (t_r1) 및 제 1 역방향 펄스 피크 전류 (i_r1) 를 갖는 제 1 역방향 펄스를 포함한다. 더욱이, 제 1 중첩 캐소드성 펄스 지속기간 (t_c1) 및 제 1 중첩 캐소드성 펄스 피크 전류 (i_c1) 를 갖는 제 1 중첩 캐소드성 펄스가 있다. 제 1 중첩 캐소드성 펄스 피크 전류 (i_c1) 는 제 1 순방향 펄스 피크 전류 (i_f1) 에 가산되어 제 1 전체 캐소드성 피크 전류 (i_c+f1) 를 산출한다. 제 2 순방향-역방향 펄스 전류 시퀀스는 제 2 순방향 펄스 지속기간 (t_f2) (도시되지 않음) 및 제 2 순방향 펄스 피크 전류 (i_f2) 를 갖는 제 2 순방향 펄스와 제 2 역방향 펄스 지속기간 (t_r2) 및 제 2 역방향 펄스 피크 전류 (i_r2) 를 갖는 제 2 역방향 펄스를 포함한다. 더욱이, 제 2 중첩 캐소드성 펄스 지속기간 (t_c2) 및 제 2 중첩 캐소드성 펄스 피크 전류 (i_c2) 를 갖는 제 2 중첩 캐소드성 펄스가 있다. 제 2 중첩 캐소드성 펄스 피크 전류 (i_c2) 는 제 2 순방향 펄스 피크 전류 (i_f2) 에 가산되어 제 2 전체 캐소드성 피크 전류 (i_c+f2) 를 산출한다. 펄스 전류 시퀀스들 둘 다는 180°의 위상 변이 (φ_s) 만큼 오프셋되어서, 제 1 역방향 펄스는 제 2 역방향 펄스에 대해 180°만큼 오프셋된다. 더욱이, 제 1 펄스 전류 시퀀스의 제 1 중첩 캐소드성 펄스와 제 2 펄스 전류 시퀀스의 제 2 역방향 펄스는 동시에 인가되고 제 2 펄스 전류 시퀀스의 제 2 중첩 캐소드성 펄스와 제 1 펄스 전류 시퀀스의 제 1 역방향 펄스는 또한 동시에 인가되는데 (φ_r = 0°), 동일한 순방향-역방향 펄스 전류 시퀀스 내의 중첩 캐소드성 펄스 및 역방향 펄스가 서로에 대하여 각도 오프셋 (ξ_c = 180°) 만큼 오프셋되기 때문이고 t_c1 = t_r2이고 t_c2 = t_r1이기 때문이다. 이후로 보일 바와 같이, 이 유형의 펄스 전류 처리는 X- (브릿지-) 도금에 대해 매우 유리하다. t_c1이 t_r2와 동일하지 않을 것이고 t_c2가 t_r1과 동일하지 않을 것이라면, 역방향 및 중첩 캐소드성 펄스들은 완전히 중첩하지 않을 것이다.

추가의 실시형태 (도 5) 에서, 양 펄스 전류 시퀀스들 중 각각의 펄스 전류 시퀀스는 순방향 펄스, 역방향 펄스, 및 중첩 캐소드성 펄스를 포함한다. 펄스 전류 시퀀스에서의 중첩 캐소드성 펄스와 역방향 펄스 사이의 각도 오프셋 (ξ_c) 은 110°이다. 제 1 및 제 2 순방향-역방향 펄스 전류 시퀀스들 사이의 위상 변이 (φ_s) 는 180°미만, 예를 들어 150° 이다.

다른 추가의 실시형태 (도 6) 에서, 양 순방향-역방향 펄스 전류 시퀀스들 중 각각의 순방향-역방향 펄스 전류 시퀀스는 순방향 펄스와 역방향 펄스를 포함하지만, 중첩 캐소드성 펄스를 포함하지 않는다. 이들 순방향-역방향 펄스 전류 시퀀스들은, 제 1 방법 구역 기간에서, 중첩 캐소드성 펄스들 (도 4, 도 5) 을 갖는 순방향-역방향 펄스 전류 시퀀스들이 관통 구멍들의 X- (브릿지-) 도금을 제공하도록 인가된 후에 제 2 방법 구역 기간에서 적용될 수도 있어서, 그 후 관통 구멍들은 효율적으로 채워질 수도 있다. 이 경우, 두 개의 순방향-역방향 펄스 전류 시퀀스들의 역방향 펄스들 사이의 위상 변이 (φ_s) 는 바람직하게는 180°이다.

본 발명의 추가의 방법 실시형태에서, 순방향 펄스, 역방향 펄스, 및 중첩 캐소드성 펄스 외에도, 추가의 (제 3) 펄스가 인가된다. 이 펄스 전류 시퀀스는 도 7에 도시된다. 더욱이 이 경우, 하나의 전류 레벨에서부터 다른 전류 레벨로의 상승을 위한 유한 시구간을 나타내는 실제 펄스 트랙이 도시된다. 그러므로 각각의 펄스는, [A/s]로 표현되는, 기울기로서 표시되는 상승 시간 및 하강 시간을 갖는다. 이 기울기는 장치 셋업의 전기적 조건들에 의존하는 최대 값을 가질 수도 있다. 역방향 펄스의 각각의 상승 및 하강 시간들 (기울기 지속기간들) 은 t_sl인 것으로 그에 따라 도시된다. 역방향 펄스에 대한 시작 시간을 0 s인 것으로 하면, 도 7은 한 커플의 추가의 파라미터들, 즉, 순방향 펄스에 대한 시작 시간 (t_sf), 중첩 캐소드성 펄스에 대한 시작 시간 (t_sc), 및 추가적인 (제 3) 펄스에 대한 시작 시간 (t_sa) 을 추가로 도시한다.

예 1:

도 2에 도시된 바와 같은 15 m³/h의 도금 액 흐름을 이용한 수평 컨베이어화된 도금 장치를 사용한 셋업에서, 구리 퇴적은 관통 구멍들을 갖는 인쇄 회로 보드에 대해 수행되었다. 보드는 클램프들이 보드의 두 측들에 전기 접촉을 또한 제공했던 클램프들을 하나의 클램핑 에지에 갖는 장치에서 유지되었다. 두 개의 측들 중 각각의 측은 개별적으로 전기적으로 접속되었고 각각의 정류기로부터 독립적으로 그들 소유의 순방향-역방향 펄스 전류 시퀀스들로 전력이 공급되었다. 정류기들은 순방향-역방향 펄스 시퀀스들을 생성하기 위해 각각의 컴퓨터 제어식 디바이스들에 의해 구동되었다. 구리 도금 조 (plating bath) 는 황산구리, 황산, 나트륨 염화물을 포함하는 황산 도금조였고 일반적으로 유기 첨가물들을 사용하였다. 보드들에는 외부 표면 및 관통 구멍 벽들 전체에 얇은 구리 층이 제공되었다. 관통 구멍들은 0.2 mm의 직경과 0.8 mm의 길이 (보드의 두께) 를 가졌다. 800 개의 관통 구멍들이 0.5 mm의 피치로 20 mm 바이 20 mm의 면적에서 매트릭스들 (클러스터들) 로 배열되었다. 한 커플의 이들 매트릭스들이 보드 상에서 보드의 에지에 대한 다양한 거리들에서 배열되었다.

구리 퇴적은 X-도금, 즉, 관통 구멍들 속에 구리를 퇴적하여 그 중앙에 플러그를 생성하는 것을 행하기 위해 수행되었다. 구리 퇴적은, 두 개의 펄스 전류 시퀀스들이 서로에 대해 φ_s = 180°만큼 위상 시프트되었던, 즉, 제 1 역방향 펄스의 시작 시간이 제 2 역방향 펄스의 시작 시간에 대해 180°만큼 오프셋되었던, 순방향-역방향 펄스 전류 시퀀스를 보드의 표면들 중 각각의 표면에 인가함으로써 수행되었다. 더욱이, 동일한 제 1 또는 제 2 순방향-역방향 펄스 전류 시퀀스에서의 중첩 캐소드성 펄스들 및 역방향 펄스들 사이의 각도 오프셋 (ξ_c) 이 180°였을 때, 제 1 중첩 캐소드성 펄스의 시작 시간은 제 2 역방향 펄스의 시작 시간과 동일한 시간이었다.

제 1 실험에서, 퇴적은, 각각의 순방향-역방향 펄스 전류 시퀀스가 하나의 순방향 펄스, 하나의 역방향 펄스, 및 전류가 흐르지 않는 하나의 펄스 중단을 각각의 펄스 시퀀스 사이클 (순방향-역방향 펄스 기간) 에 갖는, 기존의 순방향-역방향 펄스 전류 시퀀스들로 보드의 양 표면들에 대해 수행되었다 (도금 조건 1). 제 1 순방향-역방향 펄스 전류 시퀀스의 제 1 펄스 중단은 제 2 순방향-역방향 펄스 전류 시퀀스의 제 2 역방향 펄스와 동일한 시간에 인가되었고 반대의 경우로도 행해졌다. 이들 펄스 전류 시퀀스들을 도시하는 도면이 도 8에서 보여졌다. 제 1 펄스 전류 시퀀스는 상부 도면에서 도시되고 제 2 펄스 전류 시퀀스는 하부 도면에서 도시된다. 이들 펄스 전류 시퀀스들에 대한 파라미터들은 표 1에서 주어진다.

제 2 실험에서, 금속 퇴적은, 각각의 기존의 순방향-역방향 펄스 전류 시퀀스가 각각의 펄스 시퀀스 사이클 (순방향-역방향 펄스 기간) 에, 하나의 순방향 펄스와 하나의 역방향 펄스를 갖지만, 펄스 중단을 갖지 않는, 다른 기존의 순방향-역방향 펄스 전류 시퀀스들로 수행되었다 (도금 조건 2). 이들 펄스 전류 시퀀스들을 도시하는 도면이 도 6에서 보여졌다. 이들 펄스 전류 시퀀스들에 대한 파라미터들은 표 1에서 주어진다.

본 발명에 따른 제 3 실험에서, 금속 퇴적은 각각의 순방향-역방향 펄스 전류 시퀀스가, 각각의 펄스 시퀀스 사이클 (순방향-역방향 펄스 기간) 에, 하나의 순방향 펄스, 하나의 역방향 펄스, 및 하나의 중첩 캐소드성 펄스를 갖는 순방향-역방향 펄스 전류 시퀀스들로 수행되었다 (도금 조건 3). 이들 펄스 전류 시퀀스들의 도면이 도 4에서 보여졌다. 이들 순방향-역방향 펄스 전류 시퀀스들에 대한 파라미터들은 표 1에서 주어진다.

결과들:

펄스 중단을 갖는 기존의 순방향-역방향 펄스 전류 시퀀스 (제 1 실험, 도금 조건 1) 로, 관통 구멍들에서의 X-도금의 현저해진 차이들은 보드 상의 관통 구멍들의 로케이션에 의존하는 것으로 관찰되었다: 보드의 클램핑 에지에 가장 가깝게 위치되었던 관통 구멍들 (로케이션 1: 클램핑 에지에 대향하는 보드의 에지로부터 170 mm에 있음) 은 구멍들의 중앙에서의 구리 층의 두께가 어느 정도 있으면서도 그것의 중앙이 구리로 아직 막히지 않았다 (도 9(a)). 클램핑 에지에 대향했던 보드의 에지에 더 가깝게 위치되었던 관통 구멍들 (로케이션 2: 클램핑 에지에 대향하는 보드의 에지로부터 85 mm에 있음) 은 구멍들의 중앙에서의 구리 층의 단지 적은 두꺼우짐만이 일어나도록 훨씬 적은 구리도금을 경험하였다 (도 9(b)). 클램핑 에지에 대향하는 보드의 에지의 부근에 위치된 관통 구멍들 (로케이션 3: 클램핑 에지에 대향하는 보드의 에지로부터 10 mm 거리에 있음) 은 많은 구리도금을 보이지 않는다. 플러그가 아직 전혀 형성되지 않았고 두꺼워짐이 거의 관찰되지 않았다 (도 9(c)). 그러므로, 금속 퇴적은 로케이션들 간에 현저하게 상이하다.

펄스 중단을 갖지 않는 기존의 순방향-역방향 펄스 전류 시퀀스 (제 2 실험, 도금 조건 2) 로, 플러그 형성은 적어도 로케이션 1에 그리고 로케이션 2에 있었던 그들 구멍들에서 더욱 뚜렷이 일어났었다 (도 10(a), 도 10(b)). 클램핑 로케이션으로부터 멀리 있는 보드의 에지 근처에 위치된 구멍들 (로케이션 3) 은 구멍들의 중심에서의 구리 층의 현저해진 두꺼워짐을 보여주었지만, 구리도금은 플러그 형성을 초래하지 않았다 (도 10(c)). 그러므로, 플러그 형성이 제 1 실험에서보다 더 나았지만 현저해진 차이들은 여전히 관찰되었다.

본 발명에 따른 중첩 캐소드성 펄스를 갖는 순방향-역방향 펄스 전류 시퀀스들 (제 3 실험, 도금 조건 3) 로, 구멍들이 로케이션 1에 위치되었는지, 로케이션 2에 위치되었는지, 또는 로케이션 3에 위치되었는지 (도 11(a): 로케이션 1; 도 11(b): 로케이션 2, 도 11(c): 로케이션 3) 에 무관하게, 구멍들의 중앙에서의 플러그 형성에 대해 거의 차이들이 관찰되지 않았다.

예 2:

9 m³/h의 도금 액 흐름을 갖는 예 1 (수평 컨베이어화된 도금 라인) 의 셋업 조건들 하에서 관통 구멍들 사이의 인쇄 회로 보드의 표면 상에 구리의 균일성에 관련하여 우수한 결과들을 보여주는 다른 실험이 수행되었다. 높은 밀도 구멍 피치 (0.5 mm) 로 배열된 관통 구멍들과 낮은 밀도 구멍 피치 (2.0 mm) 로 배열된 관통 구멍들 사이에서 획득된 구리 두께 간에 비교가 이루어졌다. 비교는 상이한 전류 조건들에 대해 또한 이루어졌다:

도금 조건 1: DC 도금 (DC=직류 전류).

도금 조건 2: 도 8에 도시된 바와 같은 펄스 전류 시퀀스에 대응하는, 펄스 중단 (0 A/dm²) 을 갖지만 중첩 캐소드성 펄스를 갖지 않는 순방향-역방향 펄스 전류 시퀀스들.

도금 조건 3: 도 4에 도시된 바와 같은 펄스 전류 시퀀스에 대응하는, 중첩 캐소드성 펄스를 갖지만 펄스 중단을 갖지 않는 순방향-역방향 펄스 전류 시퀀스들.

보드 파라미터들은 다음과 같았다: 패널 두께: 0.8 mm; 구멍 직경들 0.2 mm 및 0.6 mm; 구멍 피치: 0.5 mm 및 2.0 mm; 블록 면적 (구멍 매트릭스의 면적): 20 mm 바이 20 mm.

DC 전류는 2 A/dm²로 설정되었다 (도금 조건 1). 모든 다른 도금 파라미터들이 표 2에 주어진다.

결과들:

구리 두께는 보드의 표면 상에서 관통 구멍들 간에 측정되었고 통계적으로 평가되었다. 구멍 피치가 작았던 (피치: 0.5 mm; 높은 구멍 밀도) 및 구멍 피치가 컸던 (피치: 2.0 mm; 낮은 구멍 밀도) 그들 측정 포지션들에 대한 값들이 따로따로 결정되었다. 이들 측정들의 결과들은 도 12에서 도시된다:

도 12(a)는 낮은 및 높은 구멍 밀도 영역들 (각각 "Low" 및 "High") 에서 DC 도금 (2 A/dm²) 으로, 즉, 도금 조건 1로, 획득된 구리 표면 두께 변동의 결과들을 도시한다.

도 12(b)는 순방향-역방향 펄스 전류 시퀀스들로 그리고 펄스 중단은 있지만 중첩 캐소드성 펄스는 없이, 즉 도금 조건 2로, 획득된 구리 두께 변동의 결과들을 도시한다. 다시, 낮은 및 높은 구멍 밀도 영역들 (각각 "Low" 및 "High") 에서 획득된 결과들이 도시된다.

도 12(c)는 순방향-역방향 펄스 전류 시퀀스들로, 펄스 중단은 없지만 중첩 캐소드성 펄스를 사용하여, 즉, 도금 조건 3으로, 획득된 구리 두께 변동의 결과들을 도시한다. 다시, 낮은 및 높은 구멍 밀도 영역들 (각각 "Low" 및 "High") 에서 획득된 결과들이 도시된다.

구리 표면 두께에서의 큰 상대적 변동이, 펄스 중단은 있지만 중첩 캐소드성 펄스는 없는 순방향-역방향 펄스 전류 시퀀스를 사용하는 펄스 조건들 (도금 조건 2) 로 획득되었다. 표면 두께 변동은 중첩 캐소드성 펄스가 사용된다면 (도금 조건 3) 더 낮다. DC 조건들 (도금 조건 1) 이 비교만을 위해 도시된다. 고른 금속 두께가 표면 상의 높은 및 낮은 구멍 밀도 영역들에서 성취되는 것이면 DC 조건들은 허용되지 않는다.

추가의 도면 (도 13) 에서, 보드의 표면 (관통 구멍들이 없는 영역, 평지 (plain) 영역) 과, 보드의 표면 사이의 액티브 표면 영역 (관통 구멍들이 없는 영역, 평지 영역) 대, 관통 구멍 영역 지역에서의 실제 표면 영역 (보드 표면 영역 더하기 관통 구멍 벽들의 표면 영역) 사이의 비율에 관련한, 관통 구멍들을 포함하는 표면 영역 사이의 도금된 표면 구리 두께 변동의 의존성이, 상이한 구멍 직경들 (0.2 mm: (1) 에 의해 표시됨; (2) 에 의해 표시된 0.6 mm), 상이한 구멍 밀도들 (구멍 피치들: (2) 에 의해 표시된 0.5 mm; (1) 에 의해 표시된 2.0 mm) 에 대해, 그리고 상이한 도금 조건들 ('x'에 의해 표시된 표 2의 도금 조건 2; 'o'에 의해 표시된 표 2의 도금 조건 3) 에 대해 도시된다. 1) 및 2) 에 의해 표시되는 표 2에서 주어진 데이터는 각각 (1) 및 (2) 에 의해 표시된 구멍 직경들 및 구멍 밀도들을 갖는 기판들에 대응한다. 따라서, 관통 구멍들이 없는 지역에서 보드의 외부 표면 상에 도금된 바와 같은 구리 두께는 관통 구멍들을 포함하는 지역에서 보드의 외부 표면 상에 도금된 바와 같은 구리 두께와 비교된다.

도면으로부터 평지 영역 (관통 구멍들이 없음) 과 관통 구멍들이 위치되었던 표면 영역 사이의 비교적 작은 구리 두께 차이가 도금 조건 3이 사용되었다면 성취되었다는 것이 명백하다. 이 효과는 큰 구멍들과 큰 구멍 피치를 갖는 기판들이 도금되었다면 더욱 확연하였다.

예 3:

9 m³/h의 도금 액 흐름을 갖는 예 1 (수평 컨베이어화된 도금 라인) 의 셋업 조건들 하에서, 관통 구멍들이 위치되었던 영역 (두께는 관통 구멍들 간에 측정됨) 에서 그리고 이 영역 외부에서, 즉, 관통 구멍들이 위치되지 않았던 지역들에서 인쇄 회로 보드의 표면 상의 구리의 균일성에 관한 우수한 결과들을 보여주는 다른 실험이 수행되었다.

보드 파라미터들은 다음과 같았다: 패널 두께: 1.5 mm; 구멍 직경들 0.4 mm 및 0.6 mm; 구멍 피치: 0.2 mm, 0.4 mm 및 0.8 mm; 블록 면적 (구멍 매트릭스의 면적): 20 mm 바이 20 mm.

상이한 전류 조건들 (본 명세서의 아래에서 모든 순방향-역방향 전류들의 펄스 연속물들과 주파수들이 동일한 것으로 설정되었음) 에 대해 비교가 또한 이루어졌다:

도금 조건 1: 각각의 순방향-역방향 펄스 전류 시퀀스가 펄스 중단을 갖지 않고 그리고 중첩 캐소드성 펄스를 갖지 않으며, 보드의 일측 상의 제 1 역방향 펄스는 그 보드의 타측 상의 제 2 역방향 펄스에 대해 φ_s = 187°만큼 오프셋되어 있는, 보드 양 측들 상의 순방향-역방향 펄스 전류 시퀀스들.

도금 조건 2: 각각의 순방향-역방향 펄스 전류 시퀀스가 중첩 캐소드성 펄스를 포함하지만 펄스 중단을 포함하지 않으며, 보드의 일측 상의 제 1 중첩 캐소드성 펄스는 그 보드의 타측 상의 제 2 역방향 펄스에 대해 그리고 그 반대의 경우로도 마찬가지로 φ_r = 7°만큼 오프셋되어 있는 보드의 양 측들 상의 순방향-역방향 펄스 전류 시퀀스들. 제 1 및 제 2 순방향-역방향 펄스 전류 시퀀스들 사이의 위상 변이는 φ_s = 187°로 설정되었다. 각각 제 1 순방향-역방향 펄스 전류 시퀀스 내의 그리고 제 2 순방향-역방향 펄스 전류 시퀀스 내의 역방향 펄스들 및 중첩 캐소드성 펄스들 사이의 각도 오프셋들은 각각의 경우에 ξ_c = 180°인 것으로 설정되었다.

순방향-역방향 펄스 전류 시퀀스들에 대한 파라미터들은 표 3에서 주어진다.

결과들:

구리 두께는 한편으로는 관통 구멍들 사이의 보드의 표면 상에서 그리고 이 영역 외부의 지역들에서, 즉, 관통 구멍들이 위치되지 않았던 지역들에서 측정되었다. 취출된 데이터는 통계적으로 평가되었다. 관통 구멍들이 한편으로는 존재하였던 그리고 관통 구멍들이 다른 한편으로 존재하지 않았던 그들 측정 포지션들에 대한 값들이 따로따로 결정되었다. 이들 측정들의 결과들은 도 14에서 도시된다:

순방향-역방향 펄스 전류 시퀀스들에서의 중첩 캐소드성 펄스들의 인가 여부에 무관하게, 관통 구멍들이 존재하는 영역에서의 구리 두께는 관통 구멍 피치가 증가하는 경우 증가한다. 관통 구멍 직경으로 인하여 구리 두께에는 현저한 효과가 없다.

중첩 캐소드성 펄스를 추가적으로 포함하였던 순방향-역방향 펄스 전류 시퀀스들이 인가되었을 경우, 이러한 펄스가 그 시퀀스에 부가적으로 포함되지 않은 경우와 비교하여, 구리 두께의 현저한 증가가 성취되었다. 이 결과는 순방향-역방향 펄스 전류 시퀀스에 이러한 중첩 캐소드성 펄스를 제공하는 것의 유리한 효과가 위상 변이 (φ_s) 가 180°이면 효과적일 뿐만 아니라 이 경우에 187° 같이 실질적으로 더 높은 경우에도 효과적이라는 것을 분명히 보여준다. 이 유리한 효과는 φ_r를 0°보다 더 큰 것으로, 즉, 이 경우 7°인 것으로 설정함으로써 성취된다는 것에 주의해야 한다.

표 1: 예 1에 대한 펄스 파라미터들

표 2: 예 2에 대한 펄스 파라미터들

표 3: 예 3에 대한 펄스 파라미터들

100, 200 : 전기도금 장치
110 : 전기도금 액을 수용하는 수단
120, 220 : 제 1 대향 전극
130, 230 : 제 2 대향 전극
140 : 기판을 유지하는 수단
150 : 기판을 전기적으로 분극화하는 제 1 수단, 정류기
160 : 기판을 전기적으로 분극화하는 제 2 수단, 정류기
210 : 전기도금 액을 수용하는 수단
250 : 기판을 전기적으로 분극화하는 제 1 수단, 정류기
260 : 기판을 전기적으로 분극화하는 제 2 수단, 정류기
f : 주파수
H : 운반 방향
i : 전류
i_a : 제 3 펄스 피크 전류
I_a : 제 3 펄스 피크 전류 밀도
i_c : 중첩 캐소드성 펄스 피크 전류
I_c : 중첩 캐소드성 펄스 피크 전류 밀도
i_c1 : 제 1 중첩 캐소드성 펄스 피크 전류
i_c2 : 제 2 중첩 캐소드성 펄스 피크 전류
i_c+f : 전체 캐소드성 피크 전류
I_c+f : 전체 캐소드성 피크 전류 밀도
i_c+f1 제 1 전체 캐소드성 피크 전류
i_c+f2 : 제 2 전체 캐소드성 피크 전류
i_f : 순방향 펄스 피크 전류
I_f : 순방향 펄스 피크 전류 밀도
i_f1 : 제 1 순방향 펄스 피크 전류
i_f2 : 제 2 순방향 펄스 피크 전류
i_r 역방향 펄스 피크 전류
I_r : 역방향 펄스 피크 전류 밀도
i_r1 : 제 1 역방향 펄스 피크 전류
i_r2 : 제 2 역방향 펄스 피크 전류
L : 전기도금/처리액
P : (편평한) 기판, 보드
P₁ : 제 1 기판 표면
P₂ : 제 2 기판 표면
t : 시간
t_a : 제 3 펄스 지속기간
t_b : 펄스 중단 지속기간
t_c : 중첩 캐소드성 펄스 지속기간
t_c1 : 제 1 중첩 캐소드성 펄스 지속기간
t_c2 : 제 2 중첩 캐소드성 펄스 지속기간
t_f : 순방향 펄스 지속기간
t_f1 : 제 1 순방향 펄스 지속기간
t_f2 : 제 2 순방향 펄스 지속기간
T_p : 사이클 시간
t_r : 역방향 펄스 지속기간
t_r1 : 제 1 역방향 펄스 지속기간
t_r2 : 제 2 역방향 펄스 지속기간
t_sa : 제 3 펄스의 시작 시간
t_sb : 펄스 중단의 시작 시간
t_sc : 중첩 캐소드성 펄스의 시작 시간
t_sf : 순방향 펄스의 시작 시간
t_sl : 기울기 지속기간
ξ_a : 동일한 순방향-역방향 펄스 전류 시퀀스 내의 역방향 펄스와 제 3 펄스 사이의 각도 오프셋
ξ_b : 동일한 순방향-역방향 펄스 전류 시퀀스 내의 역방향 펄스와 펄스 중단 사이의 각도 오프셋
ξ_c : 동일한 순방향-역방향 펄스 전류 시퀀스 내의 역방향 펄스와 중첩 캐소드성 펄스 사이의 각도 오프셋
φ_r : 제 1 순방향-역방향 펄스 전류 시퀀스의 역방향 펄스와 제 2 순방향 역방향 펄스 전류 시퀀스의 중첩 캐소드성 펄스 사이의 위상 변이
φ_s : 순방향-역방향 펄스 전류 시퀀스들 사이의 (기판의 두 개의 대향 측들에 인가된 역방향 펄스들의 시작 시간들 사이의) 위상 변이

Claims (11)

1. 기판 (P) 이 대향하는 제 1 및 제 2 기판 표면들 (P₁, P₂) 을 갖는 편평한 기판인 상기 기판 (P) 상에 금속을 전기도금하는 방법으로서,
   (a) 상기 기판 (P), 적어도 하나의 대향 전극 (120, 130; 220, 230) 을 포함하는 전기도금 장치 (100, 200), 및 전기도금 액 (L) 을 제공하는 단계로서, 적어도 하나의 제 1 대향 전극 (120, 220) 은 상기 제 1 기판 표면 (P₁) 맞은편에 배열되고 적어도 하나의 제 2 대향 전극 (130, 230) 은 상기 제 2 기판 표면 (P₂) 맞은편에 배열되는, 상기 기판 (P), 적어도 하나의 대향 전극 (120, 130; 220, 230) 을 포함하는 전기도금 장치 (100, 200), 및 전기도금 액 (L) 을 제공하는 단계;
   (b) 상기 대향하는 제 1 및 제 2 기판 표면들 (P₁, P₂) 을 갖는 상기 기판 (P) 및 상기 적어도 하나의 대향 전극 (120, 130; 220, 230) 의 각각을 상기 전기도금 액 (L) 과 접촉하게 하는 단계;
   (c) 각각의 제 1 순방향-역방향 펄스 전류 시퀀스가 연속하는 제 1 순방향-역방향 펄스 기간들로 이루어진 적어도 하나의 제 1 순방향-역방향 펄스 전류 시퀀스를 상기 제 1 기판 표면 (P₁) 에 그리고 각각의 제 2 순방향-역방향 펄스 전류 시퀀스가 연속하는 제 2 순방향-역방향 펄스 기간들로 이루어진 적어도 하나의 제 2 순방향-역방향 펄스 전류 시퀀스를 상기 제 2 기판 표면 (P₂) 에 피드함으로써 상기 제 1 및 제 2 기판 표면들 (P₁, P₂) 상에 금속 퇴적을 행하기 위해 상기 기판 (P) 의 상기 제 1 및 제 2 기판 표면들 (P₁, P₂) 을 전기적으로 분극화하는 단계를 포함하고;
   (d) 상기 적어도 하나의 제 1 순방향-역방향 펄스 전류 시퀀스 중 각각의 제 1 순방향-역방향 펄스 전류 시퀀스는, 연속적인 제 1 순방향-역방향 펄스 기간들 중 각각의 제 1 순방향-역방향 펄스 기간에, 제 1 순방향 펄스 지속기간 (t_f1) 동안 상기 제 1 기판 표면 (P₁) 에서 제 1 캐소드성 전류를 생성하는 제 1 순방향 펄스와, 제 1 역방향 펄스 지속기간 (t_r1) 동안 상기 제 1 기판 표면 (P₁) 에서 제 1 애노드성 전류를 생성하는 제 1 역방향 펄스를 적어도 포함하며, 상기 제 1 순방향 펄스는 제 1 순방향 펄스 피크 전류 (i_f1) 를 갖고, 상기 제 1 역방향 펄스는 제 1 역방향 펄스 피크 전류 (i_r1) 를 가지며; 그리고 상기 적어도 하나의 제 2 순방향-역방향 펄스 전류 시퀀스 중 각각의 제 2 순방향-역방향 펄스 전류 시퀀스는, 연속적인 제 2 순방향-역방향 펄스 기간들 중 각각의 제 2 순방향-역방향 펄스 기간에, 제 2 순방향 펄스 지속기간 (t_f2) 동안 상기 제 2 기판 표면 (P₂) 에서 제 2 캐소드성 전류를 생성하는 제 2 순방향 펄스와, 제 2 역방향 펄스 지속기간 (t_r2) 동안 상기 제 2 기판 표면에서 제 2 애노드성 전류를 생성하는 제 2 역방향 펄스를 적어도 포함하며, 상기 제 2 순방향 펄스는 제 2 순방향 펄스 피크 전류 (i_f2) 를 갖고, 상기 제 2 역방향 펄스는 제 2 역방향 펄스 피크 전류 (i_r2) 를 가지며;
   (e) 상기 제 1 및 제 2 순방향 펄스들은 추가로, 각각의 상기 제 1 또는 제 2 순방향 펄스 지속기간 (t_f1, t_f2) 보다 더 짧은 각각의 제 1 또는 제 2 중첩 캐소드성 펄스 지속기간 (t_c1, t_c2) 을 갖는 각각의 제 1 또는 제 2 중첩 캐소드성 펄스와 중첩되며; 그리고 상기 적어도 하나의 제 1 순방향-역방향 전류 시퀀스의 상기 제 1 역방향 펄스와 상기 적어도 하나의 제 2 순방향-역방향 전류 시퀀스의 상기 제 2 중첩 캐소드성 펄스 사이의 위상 변이 (φ_r) 는 0° ± 30°로 설정되며, 상기 위상 변이 (φ_r) 는 360°의 전체 사이클의 부분인 각도로서 표현되는, 펄스들의 시작 시간들에서의 차이를 의미하고;
   (f) 상기 제 1 순방향-역방향 펄스 전류 시퀀스들 및 상기 제 2 순방향-역방향 펄스 전류 시퀀스들은 동일한 주파수 및 동일한 펄스 트레인을 갖는, 기판 (P) 상에 금속을 전기도금하는 방법.
2. 제 1 항에 있어서,
   상기 제 1 및 제 2 순방향-역방향 펄스 전류 시퀀스들은 180°의 위상 변이 (φ_s) 만큼 서로 오프셋되는, 기판 (P) 상에 금속을 전기도금하는 방법.
3. 제 1 항 또는 제 2 항에 있어서,
   상기 제 1 역방향 펄스의 지속기간 (t_r1) 은 상기 제 2 중첩 캐소드성 펄스의 지속기간 (t_c2) 과 동일하고, 상기 제 2 역방향 펄스의 지속기간 (t_r2) 은 상기 제 1 중첩 캐소드성 펄스의 지속기간 (t_c1) 과 동일한, 기판 (P) 상에 금속을 전기도금하는 방법.
4. 제 1 항 또는 제 2 항에 있어서,
   상기 제 1 역방향 펄스와 상기 제 2 중첩 캐소드성 펄스는 동시에 인가되고 상기 제 2 역방향 펄스와 상기 제 1 중첩 캐소드성 펄스는 동시에 인가되는, 기판 (P) 상에 금속을 전기도금하는 방법.
5. 제 1 항 또는 제 2 항에 있어서,
   상기 기판 (P) 상에 금속을 전기도금하는 방법은, 제 1 방법 구역 기간에서의 방법 단계들 (d) 및 (e) 에 따라 상기 적어도 하나의 제 1 및 제 2 순방향-역방향 펄스 전류 시퀀스들을 수행하는 것에 후속하여, 각각의 추가의 제 1 및 제 2 순방향-역방향 펄스 전류 시퀀스가 복수의 연속적인 제 1 또는 제 2 순방향-역방향 펄스 기간들을 각각 포함하는 적어도 하나의 추가의 제 1 및 제 2 순방향-역방향 펄스 전류 시퀀스들로서, 상기 연속적인 제 1 및 제 2 순방향-역방향 펄스 기간들 중 각각의 제 1 및 제 2 순방향-역방향 펄스 기간은, 각각의 제 1 또는 제 2 순방향 펄스 지속기간 (t_f1, t_f2) 동안 각각의 상기 제 1 또는 제 2 기판 표면 (P₁, P₂) 에서 캐소드성 전류를 생성하는 각각의 제 1 또는 제 2 순방향 펄스와, 각각의 제 1 또는 제 2 역방향 펄스 지속기간 (t_r1, t_r2) 동안 상기 각각의 제 1 또는 제 2 기판 표면 (P₁, P₂) 에서 각각의 제 1 또는 제 2 애노드성 전류를 생성하는 각각의 제 1 또는 제 2 역방향 펄스를 포함하며, 상기 각각의 제 1 또는 제 2 순방향 펄스는 각각의 제 1 또는 제 2 순방향 펄스 피크 전류 (i_f1, i_f2) 를 갖고, 상기 제 1 및 제 2 역방향 펄스들은 각각의 제 1 또는 제 2 역방향 펄스 피크 전류 (i_r1, i_r2) 를 갖는, 상기 적어도 하나의 추가의 제 1 및 제 2 순방향-역방향 펄스 전류 시퀀스들을, 상기 각각의 제 1 또는 제 2 순방향 펄스들과 각각의 제 1 또는 제 2 중첩 캐소드성 펄스를 중첩하는 일 없이, 제 2 방법 구역 기간에 인가하는 단계를 더 포함하는, 기판 (P) 상에 금속을 전기도금하는 방법.
6. 제 5 항에 있어서,
   상기 제 2 방법 구역 기간에, 상기 제 1 및 제 2 순방향-역방향 펄스 전류 시퀀스들은 180°의 위상 변이 (φ_s) 만큼 서로 오프셋되는, 기판 (P) 상에 금속을 전기도금하는 방법.
7. 제 5 항에 있어서,
   상기 제 1 및 제 2 순방향-역방향 펄스 전류 시퀀스들 중 어느 것도, 상기 제 1 및 제 2 방법 구역 기간들 중 하나에서 또는 상기 제 1 및 제 2 방법 구역 기간들 둘 다에서, 상기 기판 (P) 에 인가된 전류가 영으로 설정되는 임의의 방법 구역 기간을 포함하지 않는, 기판 (P) 상에 금속을 전기도금하는 방법.
8. 제 1 항 또는 제 2 항에 있어서,
   상기 금속은 구리인, 기판 (P) 상에 금속을 전기도금하는 방법.
9. 대향하는 제 1 및 제 2 기판 표면들 (P₁, P₂) 을 갖는 편평한 기판 (P) 상에 금속을 전기도금하는 장치 (100, 200) 로서,
   (a) 상기 기판 (P) 을 유지하는 수단 (140);
   (b) 적어도 하나의 대향 전극 (120, 130; 220, 230);
   (c) 전기도금 액 (L) 을 수용하는 수단 (110, 210);
   (d) 상기 제 1 및 제 2 기판 표면들 (P₁, P₂) 상에 금속 퇴적을 행하기 위해 상기 기판 (P) 을 전기적으로 분극화하는 수단 (150, 160; 250, 260) 을 포함하며,
   상기 기판 (P) 의 상기 제 1 및 제 2 기판 표면들 (P₁, P₂) 을 상기 전기적으로 분극화하는 수단 (150, 160; 250, 260) 은, 각각의 제 1 순방향-역방향 펄스 전류 시퀀스가 연속하는 제 1 순방향-역방향 펄스 기간들로 이루어진 적어도 하나의 제 1 순방향-역방향 펄스 전류 시퀀스를 상기 제 1 기판 표면 (P₁) 에 그리고 각각의 제 2 순방향-역방향 펄스 전류 시퀀스가 연속하는 제 2 순방향-역방향 펄스 기간들로 이루어진 적어도 하나의 제 2 순방향-역방향 펄스 전류 시퀀스를 상기 제 2 기판 표면 (P₂) 에 피드하도록 프로그래밍된 정류기이고, 상기 전기적으로 분극화하는 수단 (150, 160; 250, 260) 은, 상기 제 1 및 제 2 순방향-역방향 펄스 전류 시퀀스들의 생성을 위해 제공하는 제어 수단을 구비하고 있고, 상기 제어 수단은 상기 제 1 및 제 2 순방향-역방향 펄스 전류 시퀀스들의 상기 생성을 위해 제공하는 전자 회로 배열체이고,
   상기 제 1 순방향-역방향 펄스 전류 시퀀스 중 각각의 제 1 순방향-역방향 펄스 전류 시퀀스는, 연속적인 제 1 순방향-역방향 펄스 기간들 중 각각의 제 1 순방향-역방향 펄스 기간에, 제 1 순방향 펄스 지속기간 (t_f1) 동안 상기 제 1 기판 표면 (P₁) 에서 제 1 캐소드성 전류를 생성하는 제 1 순방향 펄스와, 제 1 역방향 펄스 지속기간 (t_r1) 동안 상기 제 1 기판 표면 (P₁) 에서 제 1 애노드성 전류를 생성하는 제 1 역방향 펄스를 적어도 포함하며, 상기 제 1 순방향 펄스는 제 1 순방향 펄스 피크 전류 (i_f1) 를 갖고, 상기 제 1 역방향 펄스는 제 1 역방향 펄스 피크 전류 (i_r1) 를 가지며; 그리고 상기 제 2 순방향-역방향 펄스 전류 시퀀스 중 각각의 제 2 순방향-역방향 펄스 전류 시퀀스는, 연속적인 제 2 순방향-역방향 펄스 기간들 중 각각의 제 2 순방향-역방향 펄스 기간에, 제 2 순방향 펄스 지속기간 (t_f2) 동안 상기 제 2 기판 표면 (P₂) 에서 제 2 캐소드성 전류를 생성하는 제 2 순방향 펄스와, 제 2 역방향 펄스 지속기간 (t_r2) 동안 상기 제 2 기판 표면 (P₂) 에서 제 2 애노드성 전류를 생성하는 제 2 역방향 펄스를 적어도 포함하며, 상기 제 2 순방향 펄스는 제 2 순방향 펄스 피크 전류 (i_f2) 를 갖고, 상기 제 2 역방향 펄스는 제 2 역방향 펄스 피크 전류 (i_r2) 를 가지며; 그리고
   상기 제 1 및 제 2 순방향 펄스들은 추가로, 각각의 상기 제 1 또는 제 2 순방향 펄스 지속기간 (t_f1, t_f2) 보다 더 짧은 각각의 제 1 또는 제 2 중첩 캐소드성 펄스 지속기간 (t_c1, t_c2) 을 갖는 각각의 제 1 또는 제 2 중첩 캐소드성 펄스와 중첩되고,
   상기 제 1 및 제 2 기판 표면들을 상기 전기적으로 분극화하는 수단은 추가로, 0° ± 30°로 설정되는 상기 적어도 하나의 제 1 순방향-역방향 전류 시퀀스의 상기 제 1 역방향 펄스와 상기 적어도 하나의 제 2 순방향-역방향 전류 시퀀스의 상기 제 2 중첩 캐소드성 펄스 사이의 위상 변이 (φ_r) 를 제공하도록 설계되며,
   상기 제 1 순방향-역방향 펄스 전류 시퀀스들 및 상기 제 2 순방향-역방향 펄스 전류 시퀀스들은 동일한 주파수 및 동일한 펄스 트레인을 갖는, 기판 (P) 상에 금속을 전기도금하는 장치 (100, 200).
10. 제 9 항에 있어서,
    적어도 하나의 제 1 대향 전극 (120, 220) 은 제 1 기판 표면 (P₁) 맞은편에 배열되고, 적어도 하나의 제 2 대향 전극 (130, 230) 은 제 2 기판 표면 (P₂) 맞은편에 배열되고, 상기 기판 (P) 을 전기적으로 분극화하는 수단 (150, 160; 250, 260) 은 제 1 순방향 펄스, 제 1 역방향 펄스, 및 제 1 중첩 캐소드성 펄스를 각각의 제 1 순방향-역방향 펄스 기간에 갖는 제 1 순방향-역방향 펄스 전류 시퀀스를 제 1 기판 표면 (P₁) 에 그리고 제 2 순방향 펄스, 제 2 역방향 펄스, 및 제 2 중첩 캐소드성 펄스를 각각의 제 2 순방향-역방향 펄스 기간에 갖는 제 2 순방향-역방향 펄스 전류 시퀀스를 제 2 기판 표면 (P₂) 에 피드하도록 설계되며, 상기 제 1 및 제 2 순방향-역방향 펄스 전류 시퀀스들은 180°의 위상 변이 (φ_s) 만큼 서로 오프셋되는, 기판 (P) 상에 금속을 전기도금하는 장치 (100, 200).
11. 제 9 항 또는 제 10 항에 있어서,
    상기 기판 (P) 을 전기적으로 분극화하는 수단 (150, 160; 250, 260) 은 추가로, 상기 제 1 역방향 펄스의 지속기간 (t_r1) 을 상기 제 2 중첩 캐소드성 펄스의 지속기간 (t_c2) 과 동일하게 그리고 상기 제 2 역방향 펄스의 지속기간 (t_r2) 을 상기 제 1 중첩 캐소드성 펄스의 지속기간 (t_c1) 과 동일하게 설정하고, 상기 제 1 역방향 펄스 및 상기 제 2 중첩 캐소드성 펄스를 동시에 인가하고, 상기 제 2 역방향 펄스 및 상기 제 1 중첩 캐소드성 펄스를 동시에 인가하도록 설계되는, 기판 (P) 상에 금속을 전기도금하는 장치 (100, 200).

Images