KR102361760B1 - 자동 테스트 장비에서의 신호 경로 인덕턴스 제어 - Google Patents

Abstract

예시적인 자동 테스트 장비(ATE)는: DUT가 장착된 디바이스 인터페이스 보드(DIB); 상기 DUT로 신호를 전송하고 상기 DUT로부터 신호를 수신하는 시스템; 및 상기 DIB를 통해 상기 DUT에 전류를 제공하는 에너지 소스 유닛(ESU);을 포함하고, 상기 ESU는 전류를 공급하기 위한 전류 경로를 포함하고, 상기 전류 경로는 상기 전류 경로들의 결합된 인덕턴스를 제한하도록 구성된다.

Description

자동 테스트 장비에서의 신호 경로 인덕턴스 제어{CONTROLLING SIGNAL PATH INDUCTANCE IN AUTOMATIC TEST EQUIPMENT}

본 발명은 일반적으로 자동 테스트 장비에서의 신호 경로 인덕턴스 제어에 관한 것이다.

자동 테스트 장비(ATE)는 일반적으로 디바이스 테스트용의 컴퓨터 구동 자동화 시스템이다. ATE에 의해 테스트된 디바이스는 일반적으로 피시험 디바이스(DUT)라고 한다. ATE는 일반적으로 컴퓨터 시스템 및 테스트 기기 또는 대응하는 기능을 갖는 단일 디바이스를 포함한다. ATE는 DUT에 테스트 신호를 제공하고, DUT로부터 응답 신호를 수신하고, DUT가 테스트 필요조건을 충족하는지 여부를 판정하기 위한 처리를 위해 이러한 응답 신호를 전달할 수 있다.

본 발명에 따르면, 자동 테스트 장비에서의 신호 경로 인덕턴스 제어를 제공할 수 있다.

예시적인 자동 테스트 장비(ATE)는: DUT가 장착되는 디바이스 인터페이스 보드(DIB); 상기 DUT로 신호를 전송하고 상기 DUT로부터 신호를 수신하는 시스템; 및 상기 DIB를 통해 상기 DUT에 전류를 제공하기 위한 에너지 소스 유닛(ESU)을 포함하고, 여기서, 상기 ESU는 상기 전류를 제공하기 위한 전류 경로들을 구비할 수 있고, 상기 전류 경로들은 상기 전류 경로들의 결합된 인덕턴스를 제한하도록 구성될 수 있다. 예시적인 ATE는 하기의 특징들 중 하나 이상을 단독으로 또는 조합하여 포함할 수 있다.

상기 전류 경로는 제1 회로 경로 및 제2 회로 경로를 포함할 수 있고, 상기 제1 회로 경로는 제1 자기장을 발생시키는 제1 전류를 통과시키기 위한 것이고, 상기 제2 회로 경로는 상기 제1 자기장을 적어도 부분적으로 상쇄시키는 제2 자기장을 발생시키는 제2 전류를 통과시키기 위한 것일 수 있다. 상기 제1 전류는 상기 제2 전류와 크기는 실질적으로 동일하고 방향이 반대일 수 있다. 일부 구현에서, 상기 ESU는 상기 DIB 바로 아래에 위치할 수 있다. 일부 구현에서, 상기 ESU는 상기 DIB 아래에 위치할 수 있고(바로 아래는 아닐지라도), 상기 DUT에 대해 수행된 테스트에 현저한 악영향을 미치지 않으면서 상기 전류 경로의 인덕턴스를 감소시키는 위치에 있을 수 있다.

상기 전류 경로는 제1 회로 경로 및 제2 회로 경로를 포함할 수 있고, 상기 제1 회로 경로는 제1 자기장을 발생시키는 제1 전류를 통과시키기 위한 것이고, 상기 제2 회로 경로는 상기 제1 자기장을 적어도 부분적으로 상쇄시키는 제2 자기장을 발생시키는 제2 전류를 통과시키기 위한 것일 수 있다. 상기 제1 회로 경로는 다수의 제1 도전성 평면을 포함할 수 있고, 상기 제2 회로 경로는 다수의 제2 도전성 평면을 포함할 수 있으며, 여기서, 상기 제1 도전성 평면과 제2 도전성 평면은 평행하다. 상기 제1 도전성 평면들 중 적어도 일부의 각각은 상기 제1 도전성 평면들 및 제2 도전성 평면들이 인터리빙되도록 2개의 제2 도전성 평면들 사이에 배열될 수 있다.

상기 ATE는 상기 ESU와 상기 DIB 사이의 빠른 연결 해제(QD)를 포함할 수 있다. 상기 QD는 상기 DIB에서 상기 ESU를 분리하기 위한 것일 수 있다. 상기 QD는 상기 DUT와 상기 ESU 사이의 전기적 연결의 적어도 일부를 형성할 수 있다. 상기 QD는 제1 회로 경로 및 제2 회로 경로를 포함할 수 있고, 상기 제1 회로 경로는 제1 자기장을 발생시키는 제1 전류를 통과시키기 위한 것이고, 상기 제2 회로 경로는 상기 제1 자기장을 적어도 부분적으로 상쇄시키는 제2 자기장을 발생시키는 제2 전류를 통과시키기 위한 것일 수 있다. 상기 ESU는: 상기 DUT에 전류를 제공하기 위한 하나 이상의 커패시터; 상기 하나 이상의 커패시터와 상기 DIB 사이에 병렬로 배치된 스위치로서, 상기 스위치는 특정 값을 초과하는 전류에 응답하여 개방되도록 구성되는 상기 스위치;를 포함한다. 상기 스위치는 특정 값 이하의 인덕턴스를 달성하기 위해 번호가 매겨진(예를 들면, 적절한 개수의 스위치가 존재하는) 다수의 솔리드 스테이트 스위치를 포함할 수 있다.

상기 회로 경로들은 다수의 제1 도전성 평면 및 다수의 제2 도전성 평면을 포함할 수 있고, 여기서 상기 제1 도전성 평면 및 제2 도전성 평면은 병렬이고, 상기 제1 도전성 평면은 갭에 의해 차단되고, 상기 스위치는 상기 제1 도전성 평면의 상이한 부분들 사이에 전류를 통과시키도록 상기 갭을 관통한다(breach). 상기 스위치들은 상기 하나 이상의 커패시터들로부터의 미리 정해진 거리보다 적어도 클 수 있다.

자동 테스트 설비(ATE)와 피시험 디바이스(DUT) 사이의 인터페이싱을 위한 예시적인 장치는: 상기 DUT가 장착되는 디바이스 인터페이스 보드(DIB); 및 상기 DUT에 전류를 공급하는 에너지 소스 유닛(ESU);을 포함한다. 상기 ESU는 상기 DUT와 상기 ESU 사이의 전기적 연결의 적어도 일부를 형성하는 회로 보드를 포함할 수 있다. 상기 회로 보드는 제1 회로 경로 및 제2 회로 경로를 포함할 수 있고, 상기 제1 회로 경로는 제1 자기장을 발생시키는 제1 전류를 통과시키기 위한 것이고, 상기 제2 회로 경로는 상기 제1 자기장을 적어도 부분적으로 상쇄시키는 제2 자기장을 발생시키는 제2 전류를 통과시키기 위한 것일 수 있다. 예시적인 장치는 단독으로 또는 조합하여 하기의 특징들 중 하나 이상을 포함할 수 있다.

상기 제1 전류는 제2 전류와 크기가 실질적으로 동일하고 방향이 반대일 수 있다. 상기 ESU는 상기 DUT에 대해 상기 DIB 바로 아래에 위치할 수 있다. 상기 ESU는 상기 DIB 아래에 위치할 수 있고(바로 아래는 아닐지라도), 상기 DUT에 대해 수행된 테스트에 현저한 악영향을 미치지 않으면서 상기 제1 경로의 인덕턴스를 감소시키는 위치에 있을 수 있다. 상기 제1 회로 경로는 다수의 제1 도전성 평면을 포함할 수 있고, 상기 제2 회로 경로는 다수의 제2 도전성 평면을 포함할 수 있으며, 상기 제1 도전성 평면 및 제2 도전성 평면은 평행할 수 있다. 상기 제1 도전성 평면들 중 적어도 일부의 각각은 2개의 제2 도전성 평면 사이에 배열될 수 있다.

상기 장치는 상기 ESU와 상기 DIB 사이의 빠른 연결해제(QD)를 포함할 수 있다. 상기 QD는 상기 DIB에서 상기 ESU를 분리하기 전에 발생할 수 있다. 상기 QD는 상기 DUT와 상기 ESU 사이의 전기적 연결의 적어도 일부를 형성할 수 있다. 상기 QD는 제3 회로 경로 및 제4 회로 경로를 포함할 수있다. 상기 제3 회로 경로는 제3 자기장을 발생시키는 제3 전류를 통과시키기 위한 것이고, 제4 회로 경로는 상기 제3 자기장을 적어도 부분적으로 상쇄시키는 제4 자기장을 발생시키는 제4 전류를 통과시키기 위한 것일 수 있다.

상기 ESU는: 상기 DUT에 전류를 제공하기 위한 하나 이상의 커패시터; 상기 하나 이상의 캐패시터와 상기 DUT 사이에 병렬로 배열된 스위치로서, 상기 스위치는 특정 값을 초과하는 전류에 응답하여 개방되도록 구성되는 상기 스위치:를 포함한다. 상기 스위치는 특정 값 이하의 인덕턴스를 달성하기 위해 번호가 매겨진(예를 들면, 적절한 개수의 스위치가 있음) 다수의 솔리드 스테이트 스위치를 포함할 수 있다.

상기 제1 회로 경로는 다수의 제1 도전성 평면들을 포함할 수 있고, 상기 제2 회로 경로는 다수의 제2 도전성 평면들을 포함할 수 있으며, 상기 제1 도전성 평면 및 제2 도전성 평면은 병렬일 수 있고, 상기 제1 도전성 평면들은 갭에 의해 차단될 수 있고, 상기 스위치가 상기 제1 도전성 평면의 상이한 부분들 사이에서 전류를 통과시키도록 갭을 관통할 수 있다. 상기 스위치들은 상기 하나 이상의 커패시터들로부터의 미리 정해진 거리보다 적어도 클 수 있다.

본 써머리 부분을 포함하여 본원에 기술된 2개 이상의 피처들은 본원에 구체적으로 기술되지 않은 구현을 형성하기 위해 조합될 수 있다.

본원에 기술된 테스트 시스템 및 기술, 또는 그 일부들은 하나 이상의 비 일시적 기계 판독 가능 저장 매체에 저장되고, 본원에 기술된 동작들을 제어(예를 들면, 조정)하기 위한 하나 이상의 처리 장치상에서 실행 가능한 명령어를 포함하는 컴퓨터 프로그램 제품으로서 구현되거나, 그에 의해 구현되고/제어될 수 있다. 본원에 기술된 테스트 시스템 및 기술 또는 그 일부들은 하나 이상의 처리 장치 및 다양한 동작을 구현하기 위한 실행 가능한 명령어를 저장하는 메모리를 포함할 수 있는 장치, 방법 또는 전자 시스템으로서 구현 될 수 있다.

하나 이상의 구현의 상세는 첨부 도면 및 하기의 기술에서 기술된다. 다른 특징 및 이점은 상세한 기술, 도면 및 청구 범위로부터 명백해질 것이다.

도 1은 연결해제된 에너지 소스 유닛(ESU) 및 디바이스 인터페이스 보드(DIB)를 포함하는 ATE의 예시적 구성 요소의 사시도이다.
도 2는 함께 연결된 ESU 및 DIB를 포함하는 ATE의 예시적 구성 요소의 사시도이다.
도 3은 예시적인 ESU 및 예시적인 DIB의 부품들의 사시도이다.
도 4는 ATE를 위한 예시적인 회로를 도시하는 회로도이다.
도 5 및 도 6은 양 및 음의 전류 평면 경로를 포함하는 인쇄 회로 보드(PCB)의 절개 부분을 포함하는 ESU의 사시도이다.
도 7은 DUT 및 DIB와 ESU 사이의 전기 신호 경로의 일부를 포함하는 DIB 소켓의 사시도이다.
도 8은 ATE의 예시적인 구성 요소들의 블록도이다.
상이한 도면에서 유사한 참조 부호는 유사한 구성요소를 나타낸다.

구성 요소를 테스트하기 위해, 제조업체는 일반적으로 ATE(또는 "테스터")를 이용한다. 테스트 프로그램 세트(TPS)의 명령에 응답하여, 일부 ATE는 피시험 디바이스(DUT)에 적용될 입력 신호를 자동으로 생성하고 출력 신호를 모니터링한다. ATE는 출력 신호를 예측된 응답과 비교하여 DUT에 결함이 있는지를 판정한다. ATE는 일반적으로 컴퓨터 시스템 및 테스트 기기, 또는 대응하는 기능을 가진 신호 디바이스를 포함한다. 일부 경우에, 테스트 기기는 DUT에 전원을 공급한다.

또한, 일반적으로 ATE에 포함되는 인터페이스는 디바이스 인터페이스 보드(DIB)의 일부이거나 아닐 수도 있다. 인터페이스는 ATE와 하나 이상의 DUT 사이에서 신호를 라우팅하도록 구성될 수 있다(예를 들면, 하나 이상의 인터페이스를 포함). 일부 구현에서, 인터페이스는 하나 이상의 ATE와 하나 이상의 DUT 사이에서 신호를 라우팅하도록 구성된다. 일부 경우에, 인터페이스는 신호를 DUT(들)로 보내는 하나 이상의 드라이버를 포함한다. 본 문맥에서, 드라이버는 일반적으로 전기 신호를 출력하는 임의의 유형의 회로를 가리킨다. 예를 들면, 논리 게이트(예를 들면, AND 게이트, OR 게이트 등), 스플리터, 증폭기 등은 신호를 출력하기 때문에 모두 드라이버로 간주 될 수 있다.

ATE를 이용하여 테스트될 수 있는 장치의 예는 전기 모터와 이들 전기 모터에 전원을 공급하는 모터 드라이브를 포함한다. 이러한 전기 모터 및 모터 드라이브는 예를 들면 내연 기관을 증가시키거나 제거하기 위해 전기 및 하이브리드 전기 자동차에 이용될 수 있다. 전자 모터 드라이브를 구성하는 구성 요소는 H 브리지 구성으로 구축된 IGBT(Insulated Gate Bipolar Transistor)를 포함할 수 있다. IGBT는 신속한 스위칭에 이용되고, 모터의 권선에 펄스 전력을 공급한다. 적절한 제어를 통해, AC 모터는 광범위한 속도와 동작 조건에서 효율적으로 동작할 수 있다.

생산 테스트는 모터 드라이브 구성 요소의 제조 프로세스의 일부이다. 일부 구현에서, 이들 디바이스에 대한 테스트 시스템(예를 들면, ATE)은 1500VDC를 초과하는 범위의 전압 및 5000A를 초과하는 전류를 포함하는 완전한 AC(교류 전류) 및 DC(직류 전류) 테스트 기능을 제공한다. 동적/AC 테스트는 그의 전용 특성으로 인해 문제가 있을 수 있다. 일부 경우에, 이러한 테스트는 1kV 이상의 전압에서 동작하면서 100ns 이하에서 수백 암페어의 전류를 전달할 수 있는 에너지원을 이용할 수 있다.

여기에는 생산용 AC 모터 드라이브 장치 테스트에 이용되는 ATE의 예가 기술된다. 일부 구현에서, ATE는 상대적으로 낮은 전기 신호 경로 인덕턴스를 유지하면서 비교적 신속하고 용이하게 제거/교체될 수 있는 범용 테스트 시스템 및 DIB를 포함한다. 일부 구현에서, ATE의 경로 인덕턴스는 DUT를 손상시키거나 파괴시킬 수 있는 유도 반동(inductive kick)의 가능성을 감소시키기 위해 상대적으로 낮게 (예를 들면, <100nH) 유지된다. 하기에 기술된 바와 같이, 경로 인덕턴스는 에너지 공급 장치와 DIB 또는 DUT 사이의 전류 경로를 따라서 있는 인덕턴스를 포함한다. 일부 구현에서, 상대적으로 낮은 경로 인덕턴스는 100nH 미만의 인덕턴스를 포함할 수 있지만; 그러나, 다른 구현에서, "상대적으로 낮은 경로 인덕턴스"를 구성하는 것은 예를 들면 <50nH, <200nH, <300nH, <400nH 등과 같이 상이할 수 있다.

여기에 기술된 예시적 ATE는 모듈식이고 모듈 레벨 자가 테스트 및 교정 기능이 내장되어 지원된다. 모듈은 상대적으로 용이하게 설치되거나 교체될 수 있다. 일부 구현에서, ATE는 또한 고객으로 하여금 하나의 테스트 애플리케이션과 다른 테스트 애플리케이션 사이에 변경할 수 있도록 하는 표준화된 범용 DIB를 포함할 수 있다. 전용 편집 및 디버그 도구를 갖춘 프로그래밍 환경을 가지고 시스템이 지원된다.

일부 구현에서, 여기에 기술된 예시적인 ATE는 상대적으로 높은 스위칭 전력, 저 인덕턴스, 및 교체 가능한 DIB의 요구를 충족시킬 수 있다. ATE의 한 가지 특징은 하나 이상의 전류 경로를 통해(하기에서 상술됨) DIB/DUT에 전력(전류)을 공급하는 데 이용되는 ESU(Energy Source Unit)의 전자 기계적 방향과 관련된다. 일부 구현에서, ATE는 연결 경로 거리를 감소시키기(예를 들면, 최소화) 위해 ESU를 DIB 바로 아래에 위치시키도록 구축된다. 연결 경로 거리는 예를 들면 ESU와 DUT 또는 DIB 사이의 전기 경로 길이를 포함한다. 추가로, 일부 구현에서, 필드 상쇄 기술 및 재료 특성에 대한 지식은 ESU와 DIB/DUT 사이의 경로 인덕턴스를 감소(예를 들면, 최소화)시키는데 이용된다.

도 1 및 도 2는 ESU(12), 시스템 백플레인(13), 및 착탈 가능한 디바이스 DIB(14)를 포함하는 본원에 기술된 예시적인 ATE(10)의 사시도를 나타낸다. 도 1은 시스템 백플레인(13)으로부터 분리된 DIB를 도시하고, 도 2는 시스템 백플레인(13)에 연결된 DIB(14)를 도시한다. 일부 구현에서, DIB로의/DIB로부터의 모든 전기적 연결은 인터페이스(16, 17)에서의 스프링 로딩된 연결 핀의 어레이를 통해 이루어지고, 이는 하나의 테스트 애플리케이션으로부터 또다른 테스트 애플리케이션 동안 빠른 변화를 위해 DIB의 제거/교체가 가능하도록 한다.

DIB는 도시된 바와 같이 DUT(19)를 지원한다. 본 예시적 구현에서, DUT(19)는 하나 이상의 전기 모터 및 이들 전기 모터에 전력을 공급하는 모터 드라이브를 포함할 수 있다. 그러나, 다른 구현들에서, 상이한 DUT들이 이용될 수 있다.

예시적 ATE(10)에서, ESU(12)는 DIB(14)와 DUT(19) 수직으로 바로 아래/밑에 위치한다. 본 구성은 ESU와 DIB/DUT 사이의 전기 경로 길이를 감소시킬 수 있다. 즉, ESU가 DIB에 상대적으로 근접하여 위치하기 때문에, ESU와 DIB(또는 DUT) 사이의 전류 경로를 상대적으로 짧게 만들어, 인덕턴스가 더 긴 경로 길이보다 낮아질 수 있다. ESU의 구성 요소는 DUT에 대해 수행된 테스트에 악영향을 미치지 않으면서 전류 경로의 인덕턴스를 감소시키는 위치에 배열된다. 일부 구현에서, ESU(12)는 DIB(14) 및 DUT(19) 아래/밑에 위치하지만, DIB(14) 및 DUT(19) 바로 아래/밑에 위치하는 것은 아니다. 일부 구현에서, ESU(12)는 DIB 자체 상에 위치될 수 있다.

일부 경우에, DIB 설계자는 자동 핸들러 또는 프로버에 인터페이싱하기 위해 필요한 것에 따라 테스트 소켓(DUT가 인터페이싱하는)을 배치하는 유연성을 선호한다. 일부 구현에서, ESU 연결은, 상호 연결 위치 유연성을 제공하지만 테스트 소켓에 대해 상대적으로 짧은 경로(예를 들면, 최단 경로)를 제공하는 DIB의 표면 아래에 위치된다. ESU와 DIB(하기에 기술됨) 및 DIB의 인쇄 회로 보드(PCB)(22)의 하부면을 인터페이싱하는 고전류 상호 연결 블록(21) 간의 수직 거리는 또한 도시된 바와 같이 테스트에 이용되는 특정 DIB 기반 구성 요소의 위치지정에 이용된다. 이러한 배열은 ESU로의 다시 상대적으로 저 인덕턴스 연결 경로를 유지하면서 다른 장비와 인터페이싱하기에 적절하게 테스트 소켓을 위치시키는 유연성을 제공할 수 있다는 점에서 이로울 수 있다.

일부 구현에서, ESU(12)(하나 이상의 커패시터/커패시터 뱅크(25) 및 기타 회로를 포함할 수 있는)의 큰 물리적 크기 및 테스트 시스템 백플레인(13) 내의 그의 중심 위치는 테스트 기기(도시하지 않음)가 백플레인의 중심으로부터 멀어지도록 위치된다는 것을 나타낸다. 이들 신호는 DIB(14)의 주변에 위치한 스프링 프로브를 통과한다. 다양한 구현에서, 이들 신호는 현저한 신호 품질 열화없이 가능한 더 높은 저항, 고 인덕턴스 및 더 긴 경로 길이를 허용할 수 있다.

도 3을 참조하면, 예시적인 ESU(12)의 특징은 상대적으로 저 인덕턴스 경로(24)(하기에 기술됨), 에너지 저장 커패시터(25)의 뱅크, 복합 자체 보호 스위치(26) 및 저 인덕턴스, 고전류 상호 연결 블록(21)을 통합한 PCB(22)를 포함한다. 본 예시적 구현에서, 이러한 엘리먼트들은 범용 모터 드라이브 테스트 시스템(예를 들면, DUT 19)의 전기적 및 기계적 테스트 요구 사항을 모두 충족하도록 배열된다. 일부 경우에, 본 예시적 시스템은 100nH, 90nH, 70nH 등 보다 적은 크기의 효과적인 총 왕복 상호 연결 인덕턴스를 전달할 수 있다

도 4는 예시적인 ESU(12) 및 예시적인 DUT(19)를 포함하는 예시적인 DIB(14)를 포함하는 ATE(10)의 예시적인 회로도를 도시한다. 도 4에 도시된 바와 같이, ESU의 큰 값의 에너지 저장 커패시터(25)와 DUT(19) 사이의 전기 신호(전류) 경로 길이는 특정 설계 기준을 초과하여 경로 인덕턴스를 증가시키는 것을 억제할 수 있는 다수의 엘리먼트를 포함한다. 이와 관련하여, 인덕턴스는 일반적으로 비필드(non-field) 상쇄 신호 경로에 대해 도전체 1인치당 16~20nH 씩 증가한다. 이러한 잠재적인 장애를 적어도 부분적으로 해결하기 위해, PCB(22)의 내부 층은 도전성(예를 들면, 구리) 판/평면의 인터리빙된 배열을 포함하고, 여기서, 다수의 양극(P) 극성 평면 층이 다수의 음극(N) 평면과 인터리빙된다. 평면의 인터리빙은 상대적으로 타이트한 물리적 지오메트리를 이용하여 고속 AC 테스트 실행 중 상이한 평면 층들을 통과하는 동일하고 반대되는 전류 흐름에 의해 생성되는 자기장이 인덕턴스를 감소시켜, 상대적으로 낮은(예를 들면, 초저) ESU와 DUT/DIB 사이의 인덕턴스 전기 신호 경로를 제공하는 구조를 생성한다.

도 5 및 도 6은 P 평면(27) 및 N 평면(28)의 예시를 도시한다. 본 구현에서, P 평면은 커패시터로부터 DIB/DUT로 전류를 통과시키는데 이용되고, N 평면은 리턴 경로로서 이용된다. 더 상세하게는, 도 5의 예시적 구현에서, 전류 경로는 구동 회로 경로(P) 및 리턴 회로 경로(N)를 포함한다. 구동 회로 경로는 제1 자기장을 발생시키는 제1 전류를 DIB/DUT로 통과시키기 위한 것이고, 리턴 회로 경로는 제2 자기장을 발생시키는 제2 전류를 DIB/DUT로부터 통과시키기 위한 것이다. 제2 자기장은 제1 자기장을 적어도 부분적으로 상쇄시키고, 일부 구현에서는 제1 자기장의 전부 또는 실질적으로 전부를 상쇄시켜, 후술하는 바와 같이, 필드 상쇄를 통해 전류 경로의 인덕턴스를 감소시킨다. 예를 들면, 다수의 구현에서, 상쇄는 전체가 아니지만, 상쇄가 90%보다 나은 경우, 전기 신호 경로에서 16~20 nH/인치 인덕턴스가 1.6~2 nH/인치로 감소될 수 있다.

본 예시적 구현에서, 구동 회로 경로는 다수의 제1 도전성 평면(P)(27)을 포함하고, 리턴 회로 경로는 다수의 제2 도전성 평면(N)(28)을 포함한다. P 및 N 도전성 평면은 병렬로 또는 실질적으로 병렬로 배열되고, 인터리빙 또는 서로 맞물려(interdigitated) 있다. 도 5의 예시에서, P 도전성 평면의 적어도 일부의 각각은 P 도전성 평면과 N 도전성 평면이 인터리빙되도록 2개의 N 도전성 평면 사이에 배치된다. 다른 구현들에서, N 도전성 평면들 중 적어도 일부의 각각은 P 도전성 평면들과 N 도전성 평면들이 인터리빙되도록 2개의 P 도전성 평면들 사이에 배치된다. 하기에 기술되는 이유들에 대해, 일부 구현들에서, 각각의 P 평면(27)은 스위치들(26)에 의해 브리지되는 2개의 부분들, 예를 들면, 27a 및 27b(도 5)로 분할될 수 있다.

일부 구현에서, N 평면을 통과하는 전류는 P 평면을 통과하는 전류와 크기가 동일하고 방향은 반대이다. 일부 구현에서, N 평면을 통과하는 전류는 P 평면을 통과하는 전류와 크기가 다르고 방향이 반대이다.

필드 상쇄와 연관된 속성은 전류가 저항이 가장 적은 경로를 취하는 경향이 있다는 것이다. 따라서, 인터리빙된 P 및 N 평면에서 전류가 흐를 때, 전류는 자연스럽게 자체 정렬되어 유리한(예를 들면, 최적의) 경로로 흐르고, 그에 의해 필드 상쇄를 통해 최소 저항의 경로를 생성한다.

생산 테스트의 특성으로 인해, 테스트 중에 디바이스가 작동하지 않거나 고장날 수 있다. 일부 예시에서, 고장난 장치가 단락되어 ATE에 과도한 전류가 흐르게 되어 시스템이 손상될 수 있다. 이러한 이유로, 일부 구현에서, ESU는 과전류를 검출하고 전류 흐름을 억제하기 위해 과전류(OVI) 자체 보호 모니터 및 차단(또는 "자체 보호") 스위치(26)를 포함한다. 일부 구현에서, 잠재적으로 극단적인 성능 요구 사항으로 인해, 스위치는 병렬로 배열된 다수의 고전류 솔리드 스테이트 전원 스위치를 이용하여 구현된다. 각 P 평면에 선형 브레이크/갭을 생성하고 P 평면에서 갭을 브리징하면서 전원 스위치를 병렬로 배치함으로써, 스위치 영역의 짧은 거리에서 필드 상쇄 및 연관된 경로 인덕턴스에 미치는 영향이 감소될 수 있다. 일부 구현에서, 스위치(26)는 하나 이상의 커패시터와 DIB 사이에 병렬로 배열되고, 스위치는 특정 값을 초과하는 전류에 응답하여 개방되도록 구성된다. 스위치는 위에 표시된 것처럼 다수의 솔리드 스테이트 스위치를 포함할 수 있다. 이용되는 이러한 스위치의 수는 특정/미리 정해진 값 이하의 인덕턴스를 달성하기 위해 선택될 수 있다(병렬로 된 스위치가 많을수록 전체 인덕턴스는 적어짐). 일부 구현에서, 스위치는 커패시터 뱅크(25)로부터 적어도 미리 정해진 거리에 위치된다.

전류 변환기(30)(도 5)는 본원에 기술된 유형의 고속 테스트 회로에서 전류 흐름을 측정/모니터링하는 하나의 방법이다. 그 출력은 그런 다음 필요시 자체 보호 스위치(26)를 트리거(예를 들면 폐쇄)하고 이벤트 또는 조건에 응답하여 그것들을 개방하도록 비교기가 이용되는 전류 모니터 회로(도시 생략)에 공급된다. 일부 구현에서, 필드 상쇄의 혼란(disription)을 감소시키기 위해, 변류기(30)는 비필드 상쇄 신호(예를 들면, 전류) 경로 길이를 감소시키도록 물리적으로 배치된다. 일부 구현에서, 고전류 상호 연결 블록(21)은 전류가 변류기를 통해 그리고 PCB의 P 평면 층으로 라우팅되도록 연장된다.

일부 구현에서, 고전류 상호 연결 블록(21)은 서브 블록(33, 34)에 배열된 스프링 프로브의 2개 세트(31, 32)를 수용하는 맞춤형 알루미늄 블록 세트이다. 고전류 상호 연결 블록(21)은 ESU/DIB의 연결/연결 해제를 허용한다. 일부 구현에서, (일부 구현 예에서는)전압 차가 1kV를 초과할 수 있기 때문에 P 및 N 신호 경로 사이의 잠재적 아크를 방지하기 위해 고전압 절연 재료(35)를 이용하여 서브 블록(33 및 34)이 서로 전기적으로 절연된다. 상대적으로 넓은 병렬 패턴으로 상대적으로 다수의 스프링 프로브를 이용함으로써, 접촉 저항과 인덕턴스가 감소될 수 있다. 블록의 근접성은 필드 상쇄를 위한 추가 기회를 제공한다.

본 예시에서, ESU PCB에서와 같이, 고전류 상호 연결 블록(21)에서, 구동 회로 경로는 다수의 제1 도전성 평면(P)(도시되지 않음)을 포함하고, 리턴 회로 경로는 다수의 제2 도전성 평면(N)(도시되지 않음)을 포함한다. P 및 N 도전성 평면은 병렬로 또는 실질적으로 병렬로 배열되고 PCB에서와 같이 인터리빙되거나 서로 맞물려(interdigitate) 있다. 일부 구현에서, P 도전성 평면의 적어도 일부의 각각은 P 도전성 평면과 N 도전성 평면이 인터리빙되도록 2개의 N 도전성 평면 사이에 배열된다. 다른 구현들에서, N 도전성 평면들 중 적어도 일부의 각각은 P 도전성 평면들과 N 도전성 평면들이 인터리빙되도록 2개의 P 도전성 평면들 사이에 배열된다.

고전류 상호 연결 블록(21)은 DIB로부터 ESU를 맞물림 해제하기위한 것이고, DUT와 ESU 사이의 전기적 연결의 적어도 일부를 형성하는, ESU와 DIB 사이의 빠른 연결해제(QD)일 수 있다. 따라서, P 및 N 평면에 의해, QD는 제1 회로 경로(P 경로) 및 제2 회로 경로(N 경로)를 포함하고, 여기서 제1 회로 경로는 제1 자기장을 발생시키는 제1 전류를 통과시키기 위한 것이고 제2 회로 경로는 적어도 부분적으로(및 경우에 따라 완전히) 제1 자기장을 상쇄시키는 제2 자기장을 발생시키는 제2 전류를 통과시키기 위한 것이다.

상술한 것처럼, DIB는 DUT와 테스트 소켓(들)이 배치되는 곳이다. 생산 테스트는 DUT와 자동 핸들링 장비의 일부 유형을 인터페이싱하는 것을 포함할 수 있다. 이러한 이유로, 테스트 소켓 DIB 위치는 종종 테스트 시스템과 핸들링 장비의 결합에 이용되는 표준화 된 도킹 구조에 의해 결정된다. 테스트 소켓 위치 유연성을 유지하면서 연결 경로 길이를 감소시키려는 바람 때문에, 고전류 연결 지점은 본 예시적 구현에서 DIB PCB 레벨보다 훨씬 아래에 위치 할 수 있다.

도 7의 예를 참조하면, DUT(19) 및 테스트 소켓(38)을 포함하는 예시적인 구현이 도시되어있다. 본 예시적 구현에서, 구리 구조들(36, 37)은 필드 상쇄를 통합하는 넓은 저 인덕턴스 연결 경로를 제공하도록 구성된다. 일부 구현에서, 2개의 구리 구조 사이에 절연 재료(도시되지 않음)가 있을 수 있다. 구리 구조는 DIB에 부착되고 치수 정확도와 안정성을 위해 DIB의 프레임 부재에 독립적으로 부착될 수 있다. 일부 구현에서, 구리 이외의 도전성 재료가 구조물에 이용될 수 있다. 또한 도 4의 전기 테스트 다이어그램에 도시된 바와 같이, 변류기(40, 41)는 테스트 프로세스 중에 스위칭 전류를 측정하기 위해 이용된다. 이러한 변류기의 위치는 비필드 상쇄를 하는 신호 경로를 포함할 수 있으므로 경로 길이를 줄이면 전체 경로 길이 인덕턴스가 감소한다.

본원에 기술된 예시적인 구현의 특징은 하기 중 하나 이상을 포함할 수 있다. 범용 ATE 시스템 내의 DIB 바로 아래의 ESU의 수직 방향은 DUT에 대한 상대적으로 저 인덕턴스 인터페이싱을 위한 최단 경로 길이를 제공할 수 있다. 인터리빙된 평면과 통합된 자체 보호 스위치를 가진 ESU 마더 보드에 통합된 상대적으로 저 인덕턴스 연결 경로는 상대적으로 감소된 경로 인덕턴스를 유지하면서 AC 테스트에 이용되는 기능을 제공할 수 있다. 고전류의 저 인덕턴스 연결 블록은 AC 모터 드라이브 테스트의 측면과 반도체 테스트 시스템 내에서의 DIB를 신속하게 교체할 수 있다.

도 8을 참조하면, 본원에 기술된 바와 같이 DUT(58)를 테스트하는 예시적인 ATE 시스템(50)은 테스터(또는 "테스트 기기")(52)를 포함한다. DUT(58)는 본원에 기술된 유형의 ESU(예를 들면, ESU(12))에 인터페이싱할 수 있는 DIB(60)(상기 DIB(14)의 예시적인 구현인)에 인터페이스될 수 있다. 도 8의 DIB와 ESU 사이의 인터페이스는 신호 경로 길이 인덕턴스를 제어(예를 들면, 제한 또는 감소)하기 위한 도 1 내지 도 7의 특징을 포함할 수 있다.

테스터(52)는 다수의 채널을 포함할 수 있다. 테스터(52)를 제어하기 위해, 시스템(50)은 유선 연결(56)을 통해 테스터(52)와 인터페이싱하는 컴퓨터 시스템(54)을 포함한다. 예시적인 동작에서, 컴퓨터 시스템(54)은 DUT(58)를 테스트하기 위한 루틴들 및 기능들의 실행을 개시하기 위해 테스터(52)에 명령들을 전송한다. 이러한 테스트 루틴의 실행은 테스트 신호의 생성 및 DUT(58)로의 전송을 개시하고 DUT로부터의 응답을 수집할 수 있다. 다양한 유형의 DUT가 시스템(50)에 의해 테스트 될 수 있다. 예를 들면, DUT는 전기 모터, 그의 하나 이상의 구성 요소 및/또는 전기 모터에 전력을 공급하는 모터 드라이브일 수 있다. 예를 들면, 일부 모터 구동 부품은 단일 IGBT이고, 일부는 듀얼이고, 일부는 쿼드이고, 일부는 패키지 상태의 6개 이상의 IGBT이다. 일부 구현에서, DUT는 집적 회로(IC) 칩(예를 들면, 메모리 칩, 마이크로프로세서, 아날로그-디지털 변환기, 디지털-아날로그 변환기 등)과 같은 임의의 적절한 반도체 또는 기타 디바이스이거나, 또는 다른 디바이스일 수 있다.

테스트 신호를 제공하고 DUT로부터 응답을 수집하기 위해, 테스터(52)는 DUT(58)의 내부 회로에 대한 인터페이스에 연결된다. 예를 들면, DUT는 DIB(61) 내의 소켓(예를 들면, 도 7의 소켓(38))에 삽입될 수 있고, 이는 DUT와 테스터 사이의 전기적 연결을 위한 인터페이스를 포함한다. 도전체(60)(예를 들면, 하나 이상의 도전성 경로)는 인터페이스에 연결되고 DUT(58)의 내부 회로에 테스트 신호(예를 들면, 스위칭 또는 DC 테스트 신호 등)를 전달하는데 이용된다. 도전체(60)는 또한 테스터(52)에 의해 제공되는 테스트 신호에 응답하는 신호를 감지한다. 예를 들면, 전압 신호 또는 전류 신호는 테스트 신호에 응답하여 핀(62)에서 감지되고 분석을 위해 도전체(60)를 통해 테스터(52)로 전송될 수 있다. 이러한 단일 포트 테스트는 또한 DUT(58)에 포함된 다른 핀들에서 수행될 수 있다. 예를 들면, 테스터(52)는 테스트 신호들을 다른 핀들에 제공하고 (제공된 신호들을 전달하는) 도전체를 통해 반사된 연관된 신호들을 수집할 수 있다. 반사 신호를 수집함으로써, 핀의 입력 임피던스가 다른 단일 포트 테스트 수량과 함께 특징화 될 수 있다. 다른 테스트 시나리오에서, 디지털 신호는 DUT(58) 상에 디지털 값을 저장하기 위해 도전체(60)를 통해 핀(62)으로 전송될 수 있다. 일단 저장되면, DUT(58)는 저장된 디지털 값을 검색하여 도전체(60)를 통해 테스터(52)로 전송한다. 검색된 디지털 값은 적절한 값이 DUT(58)에 저장되었는지를 판정하도록 식별될 수 있다.

단일 포트 측정을 수행하는 것과 함께, 2 포트 또는 다중 포트 테스트가 또한 테스터(52)에 의해 수행될 수 있다. 예를 들면, 테스트 신호는 도전체(60)를 통해 핀(62)으로 주입될 수 있고 응답 신호는 DUT(58)의 하나 이상의 다른 핀틀로부터 수집될 수 있다. 이 응답 신호는 테스터(52)에 제공되어 이득 응답, 위상 응답 및 다른 처리량 측정량과 같은 양을 판정할 수 있다. 다른 테스트가 또한 수행될 수 있다.

본 명세서는 "테스트" 및 "테스트 시스템"과 연관된 예시적 구현을 기술하지만, 본원에 기술된 장치 및 방법은 임의의 적절한 시스템에서 이용될 수 있으며 본원에 기술된 테스트 시스템 또는 예시적 테스트 시스템에 한정되지 않는다.

본원에 기술된 바와 같이, 수행된 테스트는 하드웨어 또는 하드웨어 및 소프트웨어의 조합을 이용하여 구현될 수 있다. 예를 들면, 본원에 기술된 것들과 같은 테스트 시스템은 다양한 지점에 위치한 다양한 컨트롤러 및/또는 처리 디바이스들을 포함할 수 있다. 중앙 컴퓨터는 다양한 컨트롤러 또는 처리 디바이스 간의 동작을 조정할 수 있다. 중앙 컴퓨터, 컨트롤러 및 처리 디바이스는 테스트 및 교정의 제어 및 조정을 수행하기 위해 다양한 소프트웨어 루틴을 실행할 수 있다.

테스트는, 하나 이상의 데이터 처리 장치, 예를 들면, 프로그래밍 가능한 프로세서, 컴퓨터, 다수의 컴퓨터 및/또는 프로그래밍 가능한 논리 구성 요소에 의해 실행하거나, 또는 이들의 동작을 제어하기 위해, 하나 이상의 컴퓨터 프로그램 제품, 예를 들면 하나 이상의 비 일시적 기계 판독 가능 매체와 같은 하나 이상의 정보 매체로 유형으로 구현된 하나 이상의 컴퓨터 프로그램을 이용하여 적어도 부분적으로 제어될 수 있다.

컴퓨터 프로그램은 컴파일 언어 또는 인터 프리트 언어를 포함하는 임의의 형태의 프로그래밍 언어로 작성될 수 있고, 그것은 독립 실행형 프로그램이나 모듈, 구성 요소, 서브 루틴 또는 컴퓨팅 환경에서 이용하기에 적합한 기타 유닛으로서 포함하는 임의의 형태로 전개될 수 있다. 하나의 컴퓨터 또는 하나의 위치의 여러 대의 컴퓨터 또는 여러 위치에서 분산되어 네트워크로 상호 연결되는 여러 대의 컴퓨터 상에서 실행되도록 컴퓨터 프로그램을 배포할 수 있다.

테스트 및 교정의 전부 또는 일부를 구현하는 것과 연관된 동작은 본원에서 기술된 기능을 수행하기 위해 하나 이상의 컴퓨터 프로그램을 실행하는 하나 이상의 프로그래밍 가능한 프로세서에 의해 수행될 수 있다. 테스트 및 교정의 전부 또는 일부는 예를 들면 FPGA(필드 프로그래밍 가능한 게이트 어레이) 및/또는 ASIC(주문형 집적 회로)과 같은 전용 논리 회로를 이용하여 구현될 수 있다.

컴퓨터 프로그램의 실행에 적합한 프로세서는 예를 들면 범용 및 전용 마이크로프로세서 및 임의의 종류의 디지털 컴퓨터의 임의의 하나 이상의 프로세서를 포함한다. 일반적으로, 프로세서는 판독 전용 저장 영역 또는 랜덤 액세스 저장 영역 또는 둘 모두로부터 명령 및 데이터를 수신할 것이다. 컴퓨터(서버를 포함)의 엘리먼트는 명령을 실행하기 위한 하나 이상의 프로세서 및 명령 및 데이터를 저장하기 위한 하나 이상의 저장 영역 장치를 포함한다. 일반적으로, 컴퓨터는 데이터를 저장하기 위한 대량 PCB와 같은 하나 이상의 기계 판독 가능 저장 매체, 예를 들면 자기, 광 자기 디스크, 또는 광 자기 디스크를 포함하거나, 또는 그로부터 데이터를 수신하거나 또는 그로 송신하거나, 또는 송수신하도록 동작가능하게 결합될 것이다. 컴퓨터 프로그램 명령 및 데이터를 구현하기에 적합한 기계 판독 가능 저장 매체는 예를 들면 EPROM, EEPROM 및 플래시 저장 영역 장치와 같은 반도체 저장 영역 장치; 내장 하드 디스크 또는 착탈가능한 디스크와 같은 자기 디스크; 광 자기 디스크; 및 CD-ROM 및 DVD-ROM 디스크를 포함하는 모든 형태의 비 휘발성 저장 영역을 포함한다.

본원에 이용된 모든 "전기적 연결"은 직접적인 물리적 연결 또는 중간에 있는 구성 요소를 포함하지만 연결되어있는 구성 요소 간에 전기 신호(무선 신호 포함)가 흐를 수 있는 연결을 의미할 수 있다. 달리 언급되지 않는 한 본원에 언급된 전기 회로를 포함하는 모든 "연결"은 전기적 연결이고 "전기적"이라는 단어가 "연결"을 수정하는 데에 이용되는지에 관계없이 반드시 직접적인 물리적 연결일 필요는 없다.

본원에 기술된 상이한 구현들의 엘리먼트들은 상기에 구체적으로 기술되지 않은 다른 실시예들을 형성하기 위해 조합될 수 있다. 엘리먼트들은 그들의 동작에 악영향을 미치지 않고 본원에 기술된 구조들로부터 생략될 수 있다. 또한, 본원에 기술된 기능을 수행하기 위해 다양한 개별 엘리먼트들이 하나 이상의 개별 엘리먼트들로 조합될 수 있다.

Claims (21)

1. 자동 테스트 장비(ATE)로서,
   피시험 디바이스(DUT)가 장착되는 디바이스 인터페이스 보드(DIB);
   상기 DUT로 신호를 전송하고, 상기 DUT로부터 신호를 수신하는 시스템; 및
   전류 경로를 구비하고, 상기 DIB를 통해 상기 DUT에 전류를 제공하는 에너지 소스 유닛(ESU)으로서, 상기 전류 경로는 상기 전류 경로들의 결합된 인덕턴스를 제한하도록 구성되는 상기 에너지 소스 유닛;
   을 포함하고,
   상기 전류 경로는 제1 회로 경로 및 제2 회로 경로를 포함하고, 상기 제1 회로 경로는 제1 자기장을 발생시키는 제1 전류를 통과시키기 위한 것이고 상기 제2 회로 경로는 상기 제1 자기장을 적어도 부분적으로 상쇄시키는 제2 자기장을 발생시키는 제2 전류를 통과시키기 위한 것이고,
   제1 회로 경로는 제1 도전성 평면들을 포함하고, 제2 회로 경로는 제2 도전성 평면들을 포함하고, 상기 제1 도전성 평면들은 제2 도전성 평면들과 인터리빙되고, 각각의 제1 도전성 평면은 제1 전류의 일부를 통과시키기 위한 것이고, 각각의 제2 도전성 평면은 제2 전류의 일부를 통과시키기 위한 것이고,
   상기 제1 도전성 평면들은 설정 값을 초과하는 전류 흐름에 대한 보호를 위해 제1 회로 경로를 따른 갭에 의해 차단되는 것을 특징으로 하는 자동 테스트 장비.
2. 제1 항에 있어서, 상기 제1 전류는 상기 제2 전류와 크기가 동일하고 반대 방향인 것을 특징으로 하는 자동 테스트 장비.
3. 제1 항에 있어서, 상기 ESU는 상기 DIB 바로 아래에 위치하는 것을 특징으로 하는 자동 테스트 장비.
4. 제1 항에 있어서, 상기 제2 자기장은 상기 제1 자기장을 상쇄시키는 것을 특징으로 하는 자동 테스트 장비.
5. 제1 항에 있어서, 상기 ESU와 상기 DIB 사이의 빠른 연결해제(QD)를 더 포함하고, 상기 QD는 상기 DIB로부터 상기 ESU를 분리시키고, 상기 QD는 상기 DUT와 상기 ESU 사이의 전기적 연결의 적어도 일부를 형성하며, 상기 QD는 제3 자기장을 발생시키는 제3 전류를 통과시키기 위한 제3 회로 경로, 및 상기 제3 자기장을 적어도 부분적으로 상쇄시키는 제4 자기장을 발생시키는 제4 전류를 통과시키기 위한 제4 회로 경로를 포함하는 것을 특징으로 하는 자동 테스트 장비.
6. 제1 항에 있어서, 상기 ESU는:
   상기 DUT에 전류를 제공하기 위한 하나 이상의 커패시터; 및
   상기 하나 이상의 커패시터와 상기 DIB 사이에 병렬로 배열된 스위치들로서, 상기 설정 값을 초과하는 전류에 응답하여 개방하도록 구성되는 상기 스위치들;
   을 포함하는 것을 특징으로 하는 자동 테스트 장비.
7. 제6 항에 있어서, 상기 스위치들은 상기 제1 도전성 평면들의 상이한 부분들 사이에서 전류를 통과시키도록 상기 갭을 관통(breaching)하는 것을 특징으로 하는 자동 테스트 장비.
8. 자동 테스트 장비(ATE)와 피시험 디바이스(DUT) 사이를 인터페이싱하기 위한 장치로서,
   상기 DUT가 장착되는 디바이스 인터페이스 보드(DIB); 및
   상기 DUT에 전류를 제공하기 위한 에너지 소스 유닛(ESU)으로서, 상기 DUT와 상기 ESU 사이의 전기적 연결의 적어도 일부를 형성하는 회로 보드를 구비하고, 상기 회로 보드는 제1 회로 경로 및 제2 회로 경로를 구비하며, 상기 제1 회로 경로는 제1 자기장을 발생시키는 제1 전류를 통과시키기 위한 것이고 상기 제2 회로 경로는 상기 제1 자기장을 적어도 부분적으로 상쇄시키는 제2 자기장을 발생시키는 제2 전류를 통과시키기 위한 것인 상기 에너지 소스 유닛(ESU);
   을 포함하고,
   제1 회로 경로는 제1 도전성 평면들을 포함하고, 제2 회로 경로는 제2 도전성 평면들을 포함하고, 상기 제1 도전성 평면들은 제2 도전성 평면들과 인터리빙되고, 각각의 제1 도전성 평면은 제1 전류의 일부를 통과시키기 위한 것이고, 각각의 제2 도전성 평면은 제2 전류의 일부를 통과시키기 위한 것이고,
   제1 도전성 평면들은 설정 값을 초과하는 전류 흐름에 대한 보호를 위해 제1 회로 경로를 따른 갭에 의해 차단되는 것을 특징으로 하는 자동 테스트 장비(ATE)와 피시험 디바이스(DUT) 사이를 인터페이싱하기 위한 장치.
9. 제8 항에 있어서, 상기 제1 전류는 상기 제2 전류와 크기가 동일하고 반대 방향인 것을 특징으로 하는 자동 테스트 장비(ATE)와 피시험 디바이스(DUT) 사이를 인터페이싱하기 위한 장치.
10. 제8 항에 있어서, 상기 ESU는 상기 DUT에 대해 상기 DIB 바로 아래에 위치되는 것을 특징으로 하는 자동 테스트 장비(ATE)와 피시험 디바이스(DUT) 사이를 인터페이싱하기 위한 장치.
11. 제8 항에 있어서, 상기 ESU는 상기 DIB 아래에 위치하며, 상기 DUT에 대해 수행된 테스트에 악영향을 미치지 않으면서 상기 제1 회로 경로의 인덕턴스를 감소시키는 위치에 있는 것을 특징으로 하는 자동 테스트 장비(ATE)와 피시험 디바이스(DUT) 사이를 인터페이싱하기 위한 장치.
12. 제8 항에 있어서, 상기 제1 도전성 평면들 중 적어도 일부의 각각은 2개의 제2 도전성 평면들 사이에 배열되는 것을 특징으로 하는 자동 테스트 장비(ATE)와 피시험 디바이스(DUT) 사이를 인터페이싱하기 위한 장치.
13. 제8 항에 있어서, 상기 ESU와 상기 DIB 사이의 빠른 연결해제(QD)를 더 포함하고, 상기 QD는 상기 DIB로부터 상기 ESU를 분리시키고, 상기 DUT와 상기 ESU 사이의 전기적 연결의 적어도 일부를 형성하며, 상기 QD는 제3 자기장을 발생시키는 제3 전류를 통과시키기 위한 제3 회로 경로 및 상기 제3 자기장을 적어도 부분적으로 상쇄시키는 제4 자기장을 발생시키는 제4 전류를 통과시키기 위한 제4 회로 경로를 포함하는 것을 특징으로 하는 자동 테스트 장비(ATE)와 피시험 디바이스(DUT) 사이를 인터페이싱하기 위한 장치.
14. 제8 항에 있어서, 상기 ESU는:
    상기 DUT에 전류를 제공하기 위한 하나 이상의 커패시터; 및
    상기 하나 이상의 커패시터와 상기 DUT 사이에 병렬로 배치된 스위치들로서, 상기 스위치들은 상기 설정 값을 초과하는 전류에 응답하여 개방되도록 구성되는 상기 스위치들;
    을 포함하는 것을 특징으로 하는 자동 테스트 장비(ATE)와 피시험 디바이스(DUT) 사이를 인터페이싱하기 위한 장치.
15. 제14 항에 있어서, 상기 스위치들은 설정 값 이하의 인덕턴스를 달성하도록 구성된 다수의 솔리드 스테이트 스위치들을 포함하는 것을 특징으로 하는 자동 테스트 장비(ATE)와 피시험 디바이스(DUT) 사이를 인터페이싱하기 위한 장치.
16. 제14 항에 있어서, 상기 스위치들은 상기 제1 도전성 평면들의 상이한 부분들 사이에서 전류를 통과시키도록 갭을 관통(breaching)하는 것을 특징으로 하는 자동 테스트 장비(ATE)와 피시험 디바이스(DUT) 사이를 인터페이싱하기 위한 장치.
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