KR102412330B1 - 테스트 기기 보호 회로 - Google Patents

Abstract

테스트 기기를 제어하는 단계는: 상기 테스트 기기에 의해 출력되는 파워에 대응하는 제1 값을 판정하는 단계; 상기 제1 값에 기초하여 제2 값을 판정하는 단계로서, 상기 제2 값은 상기 테스트 기기에 의해 소비되는 에너지의 크기에 대응하는 상기 제2 값을 판정하는 단계; 및 상기 제2 값이 임계치를 초과할 때 상기 테스트 기기의 적어도 일부를 고 임피던스 상태로 놓는 단계;를 포함한다.

Description

테스트 기기 보호 회로{CIRCUITRY TO PROTECT A TEST INSTRUMENT}

본 발명은 일반적으로 테스트 기기 보호 회로에 관한 것이다.

자동 테스트 장비(ATE)는 반도체, 전자 회로, 및 인쇄회로 기판 어셈블리와 같은 장치들을 테스트하기 위한 자동(일반적으로 컴퓨터 구동) 시스템을 가리킨다. ATE에 의해 테스트되는 장치는 일반적으로 피시험 장치(DUT)라고 한다. ATE는 일반적으로 컴퓨터 시스템 및 테스트 기기 또는 대응하는 기능을 가진 단일한 장치를 포함한다. ATE는 테스트 신호를 DUT로 제공하고, 응답 신호를 DUT로부터 수신하고, 및 DUT가 테스트 능력을 충족하는지를 판정하는 처리를 위해 상기 응답 신호를 포워딩할 수 있다. 일부 경우에, 테스트 기기는 테스트 동안 DUT로 파워를 제공할 수 있다.

본 발명에 따르면 테스트 기기를 보호하는 회로를 제공할 수 있다.

테스트 기기를 제어하는 예시적 방법은:

상기 테스트 기기에 의해 출력되는 파워에 대응하는 제1 값을 판정하는 단계; 상기 제1 값에 기초하여 제2 값을 판정하는 단계로서, 상기 제2 값은 상기 테스트 기기에 의해 소비되는 에너지의 크기에 대응하는 상기 제2 값을 판정하는 단계; 및 상기 제2 값이 임계값을 초과할 때 상기 테스트 기기의 적어도 일부를 고 임피던스 상태로 놓는 단계;를 포함한다. 상기 예시적 방법은 하기의 특징들 중 하나 이상을 단독으로 또는 조합하여 포함할 수 있다.

상기 제1 값을 판정하는 단계는 입력 전압 값과 입력 전류 값에 대응하는 전압의 곱(product)을 획득하는 단계, 및 상기 곱에 기초하여 상기 제1 값에 대응하는 출력 전압을 산출하는 단계를 포함할 수 있다. 상기 제2 값을 판정하는 단계는: 상기 출력 전압에 기초하여 출력 전류를 생성하는 단계; 및 상기 제2 값을 산출하기 위해 시간에 대해 상기 출력 전류를 적분하는 단계를 포함할 수 있다.

상기 예시적 방법은: 상기 제2 값을 상기 임계치와 비교하는 단계; 및 상기 비교에 기초하여 비교 값을 출력하는 단계;를 더 포함한다. 상기 테스트 기기는 상기 비교 값의 수신에 응답하여 래치에 의해 상기 고 임피던스 상태에 놓일 수 있다. 상기 래치는 상기 테스트 기기를 상기 고 임피던스 상태로 놓도록 제어 신호를 출력할 수 있다.

상기 임계치는 제1 임계치일 수 있다. 상기 예시적 방법은: 상기 테스트 기기를 상기 고 임피던스 상태에 놓는 것에 후속하여, 상기 출력 전류가 고정된 전류보다 더 적도록 상기 테스트 기기에 의해 출력된 파워를 낮추는 단계; 제3 값을 산출하기 위해 상기 고정된 전류에 기초하여 시간에 대한 리버스 적분(reverse integration)을 수행하는 단계; 상기 제3 값을 상기 제2 임계치와 비교하는 단계; 및 상기 비교에 기초하여 상기 제3 값이 상기 제2 임계치를 초과할 때 상기 테스트 기기의 적어도 일부를 동작 상태로 놓는 단계;를 더 포함할 수 있다. 상기 제3 값을 상기 제2 임계치와 비교하는 단계는 제2 비교값을 가져올 수 있다. 상기 테스트 기기는 상기 제2 비교값의 수신에 응답하여 상기 래치의 리셋에 의해 정상 동작 상태로 복귀될 수 있다. 상기 래치는 상기 테스트 기기를 상기 동작 상태로 놓도록 제어 신호를 출력할 수 있다.

상기 테스트 기기의 적어도 일부를 고 임피던스 상태로 놓는 단계에 후속하여, 상기 테스트 기기는 상기 테스트 기기를 동작 상태로 놓도록 수동으로 또는 프로그래밍으로 제어될 수 있다.

상기 입력 전압은 파워 전계효과 트랜지스터(Power Field Effect Transistor)의 단자들을 가로질러 있는 전압에 기초할 수 있다. 상기 입력 전류는 감지 레지스터의 단자들을 가로질러 있는 전압에 기초할 수 있다. 체배기 회로(multiplier circuit)가 출력 전압에 대응하는 상기 제1 값을 판정하기 위해 사용될 수 있다. 상기 전압은 고정된 전류를 초과하는 전류를 산출하도록 레지스터로 출력될 수 있다. 상기 제2 값은 시간에 대해 상기 전류를 적분함으로써 획득될 수 있다.

상기 테스트 기기는 다수의 채널을 포함할 수 있다. 상기 제1 값을 판정하고, 상기 제2 값을 판정하고 및 상기 테스트 기기를 상기 고 임피던스 상태로 놓는, 상기 예시적 방법의 후속 동작들이 테스트 기기 내의 채널에 대해 수행될 수 있다. 상기 예시적 방법은 상기 테스트 기기에 의해 출력된 파워 감소에 후속하여 상기 테스트 기기가 상기 고 임피던스 상태를 빠져나오도록 하는 것을 포함할 수 있다.

테스트 기기를 제어하는 예시적 회로는: 입력 전압 및 입력 전류에 대응하는 전압을 수신하고 출력 전압을 제공하는 체배기 회로; 상기 출력 전압에 대응하는 전류에 기초하여 적분 전압(integrated voltage)을 출력하는 적분기 회로(integrator circuit); 상기 적분 전압을 임계치와 비교하는 것을 수행하고 결과에 기초하여 결과 신호를 출력하는 비교기 회로; 및 상기 결과 신호에 기초하여 상기 테스트 기기로 제어 신호를 출력하는 래치를 포함할 수 있다. 상기 예시적 회로는 단독으로 또는 조합하여 하기의 특징들 중 하나 이상을 포함할 수 있다.

레지스터가 출력 전압을 수신하기 위해 구성될 수 있다. 상기 전류는 상기 레지스터에 의해 수신된 출력 전압의 결과로서 상기 제1 레지스터를 통과하는 출력 전압에 대응할 수 있다. 예시에서, 상기 레지스터는 제1 레지스터이고, 상기 출력 전압에 대응하는 전류는 제1 전류이고, 상기 적분 전압은 제1 적분 전압이고, 상기 임계치는 제1 임계치이고, 상기 제어 신호는 제1 제어 신호이다. 상기 회로는: 전압 소스에 연결되고, 제2 전류가 통과하는 제2 레지스터를 더 포함할 수 있다. 상기 제2 전류가 상기 제1 전류보다 더 큰 경우에, 상기 적분기는 상기 제2 전류에 기초하여 제2 적분 전압을 출력하도록 구성된다. 상기 비교기 회로는 제2 임계치에 대한 상기 제2 적분 전압의 비교를 수행하고, 상기 비교에 기초하여 제2 결과 신호를 출력하도록 구성될 수 있다. 상기 래치는 상기 제2 결과 신호에 기초하여 상기 테스트 기기로 제2 제어 신호를 출력하도록 구성될 수 있다.

상기 제1 제어 신호는 고 임피던스 상태로 상기 테스트 기기의 적어도 일부를 놓도록 할 수 있고, 상기 제2 제어 신호는 동작 모드로 상기 테스트 기기의 적어도 일부를 놓도록 할 수 있다. 상기 테스트 기기의 적어도 일부는 상기 테스트 기기의 하나의 채널이다.

상기 예시적 회로는: 상기 입력 전압에 대응하고 그를 가로지르는 전압이 측정되는 파워 전계효과 트랜지스터; 및 상기 입력 전류에 대응하는 전류가 측정되고 상기 전류가 그를 통해 지나는 레지스터;를 포함할 수 있다. 상기 예시적 회로는: 상기 기기로부터 피시험 장치로 파워를 출력하는 파워 스테이지를 포함할 수 있다. 상기 파워 스테이지는 상기 제어 신호를 수신하고 그에 응답하도록 구성될 수 있다. 상기 적분기는 연산 증폭기(operational amplifier)를 포함할 수 있다.

테스트 기기를 제어하는 예시적 회로는: (ⅰ) 고정된 전압 또는 (ⅱ) 테스트 기기의 출력 파워 중 어느 하나에 주로 대응하는 전류에 기초하여 적분 전압을 출력하는 적분기 회로; 임계치에 대한 상기 적분 전압의 비교를 수행하고 상기 비교에 기초하여 결과 신호를 출력하는 비교기 회로; 및 상기 결과 신호에 기초하여 상기 테스트 기기로 제어 신호를 출력하는 래치;를 포함할 수 있다. 상기 제어 신호는 상기 전류가 상기 테스트 기기의 출력 파워에 대응하는 경우 상기 테스트 기기의 적어도 일부를 고 임피던스 상태로 놓도록 할 수 있다. 상기 제어 신호는 상기 전류가 상기 고정된 전압에 대응하는 경우 상기 테스트 기기를 동작 모드로 놓도록 할 수 있다.

본 써머리 부분을 포함하는 본 명세서에서 기술된 특징들 중 2개 이상은 본원에 구체적으로 기술되지 않은 실시예들을 형성하기 위해 조합될 수 있다.

본원에 기술된 테스트 시스템 및 기술들 또는 그의 일부는 하나 이상의 비일시적 기계 판독가능 저장 매체에 저장되고 본원에 기술된 동작들을 제어하는(예를 들면, 조정하는) 하나 이상의 처리 장치들 상에서 실행가능한 명령어를 포함하는 컴퓨터 프로그램 제품으로서 구현되고 그에 의해 제어될 수 있다. 본원에 기술된 테스트 시스템 및 기술 또는 그의 일부는 다양한 동작을 구현하기 위해 실행가능한 명령어를 저장하는 메모리 및 하나 이상의 처리 장치를 포함할 수 있는 장치, 방법 또는 전자 시스템으로서 구현될 수 있다.

하나 이상의 실시예의 상세는 첨부도면 및 하기의 설명에서 설명된다. 다른 특징 및 이점은 상기 설명과 도면, 및 청구범위로부터 명확해질 것이다.

도 1은 테스트 기기를 보호하는 회로의 예를 도시한다.
도 2는 상기 테스트 기기의 예시적 채널을 도시한다.
도 3은 상기 테스트 기기의 예시적 실시예를 도시한다.
도 4는 상기 테스트 기기를 포함하는 예시적 ATE를 도시한다.
상이한 도면에서의 유사한 참조번호는 유사한 엘리먼트를 나타낸다.

제조업체들은 다양한 제조 스테이지에서 장치들을 테스트할 수 있다. 예시적인 제조 프로세스에서, 집적 회로가 하나의 실리콘 웨이퍼 상에서 대량으로 제조된다. 웨이퍼는 다이스라고 불리우는 개별 집적 회로로 절단된다. 각각의 다이는 프레임으로 로딩되고, 본딩 와이어가 다이를 프레임으로부터 연장된 리드로 연결하기 위해 부착된다. 로딩된 프레임은 그런다음 플라스틱 또는 또다른 패키징 재료로 매립되어(encapsulated) 완성품을 생산한다.

제조업체는 제조 프로세스에서 가능한 일찍 결함이 있는 컴포넌트를 검출하고 폐기하는 데에 경제적 인센티브를 가진다. 따라서, 다수의 제조업체는 웨이퍼가 다이스로 절단되기 전에 웨이퍼 레벨에서 집적 회로를 테스트한다. 결함이 있는 회로는 마킹이 되어 일반적으로 패키징하기 전에 폐기되어, 따라서 결함있는 다이스를 패키징하는 비용을 절감한다. 최종 체크로서, 다수의 제조업체들은 각각의 완제품이 선적되기 전에 각각의 완제품을 테스트한다. 이러한 프로세스는 베어 다이(bare die) 상의 패키지들에 대해 추가적인 비용을 더하는 패키지에서의 부품들을 테스트한다. 따라서, 정확한 테스트 결과를 가지면 가치있는 부품들을 폐기할 필요성을 감소시킨다.

다수의 컴포넌트 테스트를 위해, 제조업체들은 대개 ATE(또는 "테스터")를 이용한다. 테스트 프로그램 세트(TPS)로 된 명령에 응답하여, 일부 ATE는 피시험 장치(DUT)에 적용되는 입력 신호를 자동으로 생성하고, 출력 신호를 모니터링한다. ATE는 DUT가 결함이 있는지 여부를 판정하기 위해 예측된 응답과 출력 신호들을 비교한다. ATE는 일반적으로 컴퓨터 시스템과 테스트 기기 또는 대응하는 기능을 가진 하나의 장치를 포함한다. 일부 경우에, 테스트 기기는 DUT에 파워를 제공한다. 그러나, 고 파워는 테스트 기기에 손상을 일으킬 수 있다. 예를 들면, DUT에 의해 도출된 고 파워는 테스트 기기를 과열시켜, 테스트 기기에 손상을 일으킬 수 있다. 이에 관해, 테스트 기기에 손상을 일으킬 수 있는 파워의 크기는 기기 마다 상이할 수 있다.

따라서, 고 파워에 대한 노출로부터 테스트 기기를 보호하기 위한 회로의 예시가 본원에 기술된다. 회로가 테스트 기기에 관해 기술되었을 지라도, 고 파워에 의해 야기되는 손상을 보호하는 것으로부터 효익을 얻을 수 있는 임의의 유형의 전자기기 또는 하드웨어를 가진 회로가 사용될 수 있다.

테스트 기기를 보호하기 위한 회로(10)의 예시가 도 1에 도시된다. 회로(10)는 증폭기(11 및 12)를 포함한다. 증폭기(12)는 저항(14)을 지나는 전류의 함수인 전압을 감지함으로써 테스트 기기를 통과하는 전류를 감지한다. 증폭기(11)는 파워 전계 효과 트랜지스터(FET)(15)의 단자를 지나는 전압을 감지함으로써 테스트 기기에서의 전압을 감지한다.

증폭기(11)는 전압 값(V)을 출력하고 증폭기(12)는 전류 값(I)에 비례하는 전압을 출력한다. 체배기(multiplier) 회로(17)는 V와 I의 곱, 그리고 그에 따라 테스트 기기의 파워 출력에 대응하는 출력 값(18)을 획득하기 위해 2개의 전압을 곱한다. 이에 대해, 파워 출력은 테스트 기기의 다수의 채널 중 하나를 통과하는 DUT에 의해 도출된 파워의 크기에 대응한다. 파워 출력을 판정함으로써, 기기에 의해 소비되는 에너지의 크기를 판정하고, 따라서, 기기에서의 방열(에너지에 대응하는)의 크기를 판정할 수 있다. 에너지에 대응하는 값은 테스트 기기가 과열되지 않도록 테스트 기기의 동작을 제어하는 데에 이용될 수 있다. 하기에 기술되는 바와 같이, 예시적인 실시예에서, 에너지에 대응하는 값(또는 값들)은 테스트 기기의 적어도 일부를 고 임피던스 상태로 놓거나 또는 테스트 기기의 적어도 일부를 동작 상태로 놓을 때 사용된다.

보다 구체적으로, 회로(10)에서, 체배기 회로(17)의 출력 값(18)은 테스트 기기에서의 파워 출력에 대응한다. 그 출력 값(18)은 전압 제어된 전류 소스에 인가되는 전압 컴포넌트를 가진다. 도 1의 예시적 실시예에서, 전류 소스는 레지스터(19)를 지나는 체배기(17)의 출력 전압이지만; 다른 유형의 전류 소스가 사용될 수 있다. 도시된 바와 같이, 전류 소스는 레지스터(20)를 지나는 전압이 있을 수 있는 또다른 전류 소스와 직렬로 연결된다.

도 1의 예시적 실시예에서, 레지스터(19)는 양의 전압 소스(예를 들면 +15V)에 연결되고, 레지스터(20)는 음의 전압 소스(예를 들면, -15V)에 연결되지만; 다른 실시예에서, 전압 연결 및 값은 상이할 수 있다. 체배기(17)로부터의 출력 전압(예를 들면, 출력 전압의 전압 컴포넌트)에 응답하여, 레지스터(19)에서의 전압은 증가하고, 그에 의해 레지스터(19)를 지나서 회로 경로(21)를 향하고 그를 통과하는 전류의 크기가 증가한다. 출력 전압이 많을수록 레지스터(19)를 지나서 회로 경로(21)를 향하고 그를 통과하는 전류의 크기가 점점 더 커진다. 반대로, 출력 전압이 적을수록, 레지스터(19)를 지나서 회로 경로(21)를 향하고 그를 통과하는 전류의 크기가 점점 더 작아진다.

회로(10)의 컴포넌트의 파라미터(예를 들면, 전압 저항 등과 같은)에 종속적인 일부 포인트에서, 출력 전압은, 레지스터(20)를 지나는 전류가 회로(10)의 동작에서의 제어 인자가 되도록 충분히 작다. 예를 들면, 체배기 회로(17)로부터의 출력 전압이 0이라면, 회로 경로(21)를 향하고 그를 통과하여 전류가 흐르기 보다는, 전류는 예를 들면 회로 경로(21)로부터 레지스터(20)를 지나서 음의 전압 소스(22)를 향해 역방향으로 흐른다. 회로 경로(21)를 지나는 전류 흐름의 방향은 적분기(23)에 의해 수행되는 적분이 양인지 또는 음인지를 나타나게 한다.

이러한 예시적 실시예에서, 다른 유형의 적분기가 사용될 수 있을지라도, 적분기(23)는 증폭기(24) 및 피드백 커패시터(25)를 포함한다. 전류가 회로 경로(21)를 향해 그리고 그를 통과해(즉, 적분기(23)의 커패시터(25)로) 흐를 때, 적분기(23)는 체배기 회로(17)의 출력 전압에 대응하는 레지스터(19)를 지나는 전류에 기초하여 적분 전압을 생성 및 출력한다. 이들 값들이 테스트 기기에서의 파워 출력에 대응하기 때문에, 결과인 적분 값은 테스트 기기에 의해 소비된 에너지에 대응하고, 따라서 테스트 기기에서의 방열에 대응한다. 적분 값은 각각 도 1에 도시된 바와 같이 비교기(30 및 31)의 단자(28 및 29)로 출력된다.

이러한 예시적 실시예에서, 비교기(30)는 단자(28)에서 자신의 입력을 제1 전압 값(+10V)과 비교하고, 비교기(31)는 단자(29)에서 자신의 입력을 제2 전압 값(-10V)과 비교한다. 다른 실시예에서, 연결 및/또는 값은 상이할 수 있다. 각각의 비교기(30 및 31)의 출력(32 및 33)은 래치(34)를 제어한다. 하기에 더 상술된 바와 같이, 래치(34)는 적분기(23)로부터의 신호에 응답하여 제어 신호(35)를 출력하고, 테스트 기기를 고 임피던스 상태 또는 동작 상태로 놓도록 구성된다.

보다 구체적으로, 본 예시적인 실시예에서, 적분기(23)는 커패시터(25)를 지나는 양의 전류에 응답하는 음의 전압 램프(ramp) 및 커패시터(25)를 지나는 음의 전류에 응답하는 양의 전압 램프를 산출하도록 구성된다. 다른 실시예에서, 적분기(23)는 양 및 음의 전류에 응답하여 상이한 값을 산출하도록 구성될 수 있다. 따라서, 파워 출력이 증가할 때, 커패시터(25)를 지나는 양의 전류(예를 들면, 회로 경로(21)를 향하고 그를 통과하는 전류)의 크기가 증가하여, 음의 전압 램프 증가를 가져온다. 일부 포인트에서, 음의 전압은 비교기(31)의 기준 전압(36)을 초과하여, 테스트 기기를 고 임피던스 상태로 놓도록 래치(34)를 제어하는 출력을 가져온다. 달리 말해서, 테스트 기기에서의 파워 출력이 일정한 시간 크기 동안 특정한 값을 초과할 때, 그 결과는 적분기(23)가 래치(34)로 하여금 테스트 기기를 고 임피던스 상태로 놓도록 하는 기준 전압(36)을 초과하는 전압을 출력하는 것이다. 고 임피던스 상태는 테스트 기기가 동작할 수 없고(non-operational), 전류가 그 사이를 통과하는 것이 차단되거나, 또는 테스트 기기를 통과하는 전류가 낮다는(예를 들면 0이거나 일부 값 이하) 것을 의미할 수 있다. 다른 실시예는 고 임피던스 상태에 대해 상이한 정의를 이용할 수 있다.

본 예시적 실시예에서, 고 임피던스 상태에서, 테스트 기기를 지나는 전류는 낮다(예를 들면, 0이거나 일부 값 이하). 따라서, 체배기 회로(17)의 전압 컴포넌트 출력은 낮고(예를 들면, 0이거나 일부 값 이하), 예를 들면 회로 경로(21)로부터 레지스터(20)를 지나 음의 전압 소스(22)를 향해 단자(26)로부터 역의 방향으로 전류가 흐르도록 한다. 즉, 단자(26)에서의 전류는 음이다(전류는 증폭기(24)로부터 나와서 흐르기 때문에). 그 결과로서, 적분기(23)는 적분기(23)의 출력에서 양의 전압 램프를 산출하는 리버스 적분을 수행한다. 따라서, 테스트 기기에서의 파워 출력이 고 임피던스 상태에서 감소될 때, 단자(26)에서의 음의 전류의 크기(예를 들면, 회로 경로(21)로부터의 전류)는 증가하여, 양의 전압 램프 증가를 가져온다. 일부 포인트에서, 양의 전압은 비교기(30)의 기준 전압(37)을 초과하여, 고 임피던스 상태로부터 테스트 기기가 빠져나오고 테스트 기기를 동작 상태에 놓도록 래치(34)를 제어하는 출력을 가져온다. 달리 말하면, 테스트 기기에서의 파워 출력이 일정한 시간 크기동안 감소되면서, 그 결과는 적분기(23)가 기준 전압(37)을 초과하는 전압을 출력하는 것이고, 이는 래치(34)로 하여금 테스트 기기를 자신의 동작 상태로 놓도록 한다.

일부 실시예에서, 테스트 기기는 다수의 채널을 포함할 수 있다. 각각의 채널은 대응하는 DUT가 그를 통해 테스트되는 통신 경로를 포함할 수 있다. 일부 실시예에서, 각각의 채널은 테스트 기기를 보호하기 위해 도 2에 도시된 바와 같은 회로를 포함할 수 있다. 따라서, 일부 실시예에서, 과도한 파워 출력을 일으키는 하나의 채널 상의 DUT는 전체 테스트 기기를 고 임피던스 상태가 되도록 야기할 수 있다. 일부 실시예에서, 과도한 파워 출력을 일으키는 하나의 채널 상의 DUT는 단지 그 채널만이 고 임피던스 상태가 되도록 야기할 수 있다. 따라서, 하기와 같은 단계들이 테스트 기기 내의 채널에 대해서 수행될 수 있다: 테스트 기기내의 파워 출력에 대응하는 값을 판정하는 단계; 상기 파워 출력에 대응하는 적분 전류에 대응하는 값을 판정하는 단계; 및 상기 테스트 기기를 고 임피던스 상태 또는 동작 상태에 놓는 단계.

요약을 위해, 일부 실시예에서, 체배기 회로 출력은 적분기 회로로의 적분 전류를 그에 비례하여 제어할 것이다. 적분기가 테스트 기기 내부에서 사용되는 고정된 크기의 에너지에 관한 특정한 임계치에 도달할 때, 비교기 회로는 내부 파워를 예를 들면 거의 0과 같은 값으로 감소시키기 위해 테스트 기기를 고 임피던스 상태로 놓을 것이다. 이점에 있어서, 일부 실시예에서, 적분기는 방향을 바꾸고 테스트 기기가 정상 동작을 재개할 수 있는 또다른 임계치에 도달할 때까지 고정된 비율로 보다 느리게 적분할 것이다. 테스트 기기에 의해 흡수되는 최대 에너지는 테스트 기기를 작동 주기 제어 방식으로 적분 전류 및 임계치를 설정함으로써 자동으로 제한될 수 있다. 일부 실시예에서, 리버스 적분이 발생하지 않아서 테스트 기기가 정상 동작을 재개하도록 한다. 오히려, 사용자 또는 프로그래밍 개재가 사용되어 테스트 기기로 하여금 정상 동작을 재개하도록 한다.

도 1의 예시적 회로가 도 2에 도시된 바와 같이 4 분점(four-quadrant) 테스트 기기를 보호하기 위해 사용될 수 있다. 도 2의 예시에서, 채널(38)은 양의 전압 레일(39)과 음의 전압 레일(40)로 연결되고, 양의 전압을 공급하고 전류를 공급 또는 감소시키거나, 또는 음의 전압을 공급하고 전류를 공급 또는 감소시킬 수 있다. 그 결과인 파워 출력(41)이 도시된다. 이네이블/디세이블 신호(42)는 래치(34)의 출력에 대응하고, 채널(38)을 고 임피던스(HI-Z) 상태에 놓거나 또는 채널(38)로 하여금 고 임피던스 상태를 빠져나가 정상 동작을 재개하도록 한다. 도 2의 출력(41)은 도 1의 "PWR STAGE OUTPUT"(43)에 대응한다. 도 2에서, 컴포넌트(44 내지 47)는 도 1에 도시된 바와 같은 회로로의 입력에 대응한다. 도 1 및 2에서, 대응하는 단자가 공통적으로 A, B, C 및 D로 라벨링되어, 도 1의 단자들이 도 2의 단자들에 대응하는 것을 나타낸다.

따라서, 일부 실시예에서, 본원에 기술된 회로는 시간에 대해 테스트 기기의 내부에서의 전압 및 전류 사용을 자동으로 모니터링하고, 전압 및 전류 사용이 주요한 에너지 임계치로 근접하게 이동되면, 회로는 테스트 기기를 냉각시키기 위해 일정한 시간 기간 동안 예를 들면 고 임피던스 상태와 같은 안전한 상태로 강제할 것이다. 회로 사용은 사용자로 하여금 테스트 기기에서의 파워 사용을 수동으로 관리하도록 할 필요성을 감소시킬 수 있다.

도 3을 참조하면, 반도체 장치와 같은 DUT(58)를 테스트하는 예시적인 ATE 시스템(50)은 테스터(또는 "테스트 기기")(52)를 포함한다. 테스터(52)는 각각이 도 1 및 도 2의 회로 또는 그의 변형을 포함할 수 있는 다수의 채널을 포함할 수 있다. 테스터(52) 제어를 위해, 시스템(50)은 하드웨어 연결(56)을 통해 테스터(52)와 인터페이싱하는 컴퓨터 시스템(54)을 포함한다. 예시적인 동작에서, 컴퓨터 시스템(54)은 DUT(58)를 테스트하기 위한 루틴 및 함수의 실행을 초기화하는 명령을 테스터(52)로 전송한다. 이러한 테스트 루틴 실행은 DUT(58)로의 테스트 신호의 생성 및 전송을 초기화하고 DUT로부터의 응답을 수집할 수 있다. 다양한 유형의 DUT가 시스템(50)에 의해 테스트될 수 있다. 예를 들면, DUT는 집적회로(IC) 칩(예를 들면, 메모리 칩, 마이크로프로세서, 아날로그-디지털 컨버터, 디지털-아날로그 컨버터 등과 같은)과 같은 반도체 장치 또는 기타 장치일 수 있다.

테스트 신호를 제공하고 DUT로부터의 응답을 수집하기 위해, 테스터(52)는 DUT(58)의 내부 회로에 대한 인터페이스에 연결된다. 예를 들면, DUT는 DUT와 테스터 사이의 전기 연결에 대한 인터페이스를 포함하는 테스터 내의 소켓으로 삽입될 수 있다. 도전체(60)(예를 들면, 하나 이상의 도전성 경로)가 인터페이스에 연결되고, 테스트 신호를 DUT(58)의 내부 회로로 테스트 신호(예를 들면, 스위칭 또는 DC 테스트 신호 등)를 전달하는 데에 이용된다. 도전체(60)는 또한 테스터(52)에 의해 제공된 테스트 신호에 응답하는 신호를 감지한다. 예를 들면, 전압 신호 또는 전류 신호가 테스트 신호에 대한 응답으로 핀(62)에서 감지되고 분석을 위해 도전체(60)를 통해 테스터(52)로 전송될 수 있다. 이러한 신호 포트 테스트는 또한 DUT(58)에 포함된 또다른 핀 상에서 수행될 수 있다. 예를 들면, 테스터(52)는 테스트 신호를 다른 핀들로 제공하고 (제공된 신호를 전달하는)도전체를 통해 다시 반사되는 연관된 신호들을 수집한다. 반사된 신호들을 수집함으로써, 핀들의 입력 임피던스는 다른 하나의 포트 테스트 양들과 함께 특징지어질 수 있다. 다른 테스트 시나리오에서, 디지털 신호가 DUT(58) 상에 디지털 값을 저장하기 위해 도전체(60)를 통해 핀(62)으로 전송될 수 있다. 저장되면, DUT(58)는 저장된 디지털 값을 검색하고 도전체(60)를 통해 테스터(52)로 전송하기 위해 액세스될 수 있다. 검색된 디지털 값은 그런다음 적절한 값이 DUT(58) 상에 저장되었는지를 판정하기 위해 식별될 수 있다.

단일한 포트 측정을 수행하는 것과 함께, 2 포트 또는 다중 포트 테스트가 또한 테스터(52)에 의해 수행될 수 있다. 예를 들면, 테스트 신호는 도전체(60)를 통해 핀(62)으로 주입될 수 있고, 응답 신호가 DUT(58)의 하나 이상의 다른 핀들로부터 수집될 수 있다. 이 응답 신호는 이득 응답, 위상 응답과 같은 양, 및 기타 쓰루풋 측정 양을 판정하기 위해 테스터(52)로 제공될 수 있다.

도 4를 참조하면, 테스트 신호를 전송하고 그를 DUT(또는 다수의 DUT)의 다수의 커넥터 핀으로부터 수집하기 위해, 테스터(52)는 다수의 핀들과 통신할 수 있는 인터페이스 카드(64)를 포함한다. 예를 들면, 인터페이스 카드(64)는 테스트 신호를 예를 들면 32, 64, 또는 528 핀들로 전송하고, 대응하는 응답들을 수집할 수 있다. 핀으로의 각각의 통신 링크는 도 2에 도시된 바와 같은 채널에 대응하고, 다수의 채널로 테스트 신호를 제공함으로써, 다수의 테스트가 동시에 수행될 수 있기 때문에 테스트 시간이 감소된다. 인터페이스 카드 상에 다수의 채널을 가지는 것과 함께, 테스터(52)에 다수의 인터페이스 카드를 포함함으로써, 전체 채널의 수가 증가하고, 그에 의해 추가적으로 테스트 시간을 감소시킬 수 있다. 본 예시에서, 2개의 추가적인 인터페이스 카드(66 및 68)가 다수의 인터페이스 카드가 테스터(52)를 수용할 수 있다는 것을 보이기 위해 도시된다.

각각의 인터페이스 카드는 특정한 테스트 기능을 수행하기 위한 하나 이상의 전용 집적 회로(IC) 칩(예를 들면, ASIC(Application Specific Integrated Circuit)을 포함한다. 예를 들면, 인터페이스 카드(64)는 핀 일렉트로닉스(PE) 테스트를 수행하기 위한 IC 칩(70)을 포함한다. 구체적으로, IC 칩(70)은 PE 테스트를 수행하기 위한 회로를 포함하는 PE 스테이지(74)를 가진다. 추가적으로, 인터페이스 카드(66 및 68)는 각각 PE 회로를 포함하는 IC 칩(76 및 78)을 포함한다. 일반적으로, PE 테스트는 DUT(예를 들면 DUT(58))로 스위칭 테스트 신호 또는 디지털 파형을 전송하는 단계 및 DUT의 성능을 더 특징화시키기 위한 응답을 수집하는 단계를 포함한다. 예를 들면, IC 칩(70)은 DUT 상에 저장하기 위한 바이너리 값의 벡터를 나타내는 스위칭 테스트 신호를 (DUT로) 전송할 수 있다. 이들 바이너리 값이 저장되면, DUT는 정확한 바이너리 값이 저장되었는지를 판정하기 위해 테스터(52)에 의해 액세스될 수 있다. 디지털 신호는 일반적으로 갑작스러운 전압 천이를 포함하기 때문에, IC 칩(70) 상의 PE 스테이지(74)에서의 회로는 기타 테스트 회로(예를 들면, 파라미터 측정 유닛(PMU:parametric measurement unit) 회로이고, 이는 도면에 도시되지 않음)와 비교하여 상대적으로 고속으로 동작한다. PE 테스트는 또한 테스트 신호에 지터를 추가하는 단계 및 지터가 있을 때의 DUT 동작을 관찰하는 단계를 포함할 수 있다.

본 예시적 실시예에서, 인터페이스 카드(64)로부터 DUT(58)로 테스트 신호를 통과시키기 위해, 하나 이상의 통전 트레이스(80)가 신호로 하여금 인터페이스 보드(64)를 통과하도록 허용 및 차단하는 인터페이스 보드 커넥터(82)에 IC 칩(70)을 연결한다. 인터페이스 보드 커넥터(82)는 또한 신호가 테스터(52)로 그리고 그로부터 통과되도록 하는 인터페이스 커넥터(86)에 연결되는 하나 이상의 도전체(84)에 연결된다. 본 예시에서, 도전체(들)(60)는 테스터(52)와 DUT(58)의 핀들 사이에서의 양방향 신호 통과를 위해 인터페이스 커넥터(86)로 연결된다. 일부 실시예에서, 인터페이스 장치는 하나 이상의 도전체를 테스터(52)로부터 DUT로 연결하기 위해 사용될 수 있다. 예를 들면, DUT(예를 들면, DUT(58))가 각각의 DUT 핀으로의 액세스를 제공하기 위해 장치 인터페이스 보드(DIB) 상으로 장착될 수 있다. 이러한 배열에서, 도전체(들)(60)는 테스트 신호들을 DUT의 적절한 핀(들)(예를 들면, 핀(62))에 배치하기 위해 DIB에 연결될 수 있다.

일부 실시예에서, 도전성 트레이스(들)(80) 및 도전체(들)(84)는 각각 신호들을 전달 및 수집하기 위해 IC 칩(70)과 인터페이스 보드(64)를 연결한다. IC 칩(70)(IC 칩(76 및 78)과 함께)은 다수의 통전 트레이스와 각각 연결되는 다수의 핀들(예를 들면, 8개, 16개 등) 및 DUT로부터의(예를 들면, DIB를 통해) 신호를 제공 및 수집하는 대응하는 도전체를 가질 수 있다. 추가적으로, 일부 실시예에서, 테스터(52)는 인터페이스 카드(64, 66, 및 68)에 의해 제공된 채널들을 하나 또는 다수의 피시험 장치에 인터페이싱하기 위해 2개 이상의 DIB로 연결할 수 있다.

인터페이스 카드(64, 66, 및 68), 테스터(52)에 수행되는 테스트를 시작 및 제어하기 위해, PE 제어 회로(90)는 테스트 신호를 산출하고 DUT 응답을 분석하기 위해 테스트 파라미터(예를 들면, 테스트 신호 전압 레벨, 테스트 신호 전류 레벨, 디지털 값 등)를 제공한다. PE 제어 회로는 하나 이상의 처리 장치를 이용하여 구현될 수 있다. 처리 장치의 예시들은 마이크로프로세서, 마이크로컨트롤러, 프로그래밍 가능한 로직(예를 들면, 필드 프로그래밍가능한 게이트 어레이), 및/또는 그의 조합(들)을 포함하지만, 그에 한정되지는 않는다. 테스터(52)는 또한 컴퓨터 시스템(54)으로 하여금 테스터(52)에 의해 실행되는 동작들을 제어하도록 하고 또한 테스터(52)와 컴퓨터 시스템(54) 사이에서 데이터(예를 들면, 테스트 파라미터, DUT 응답 등)가 지나가도록 하는 컴퓨터 인터페이스(92)를 포함한다.

본 명세서가 "테스트" 및 "테스트 시스템"에 연관된 예시적인 실시예를 기술하였지만, 본원에 기술된 장치들 및 방법은 임의의 적절한 시스템으로 사용될 수 있고, 본원에 기술된 테스트 시스템 또는 예시적 테스트 시스템에 한정되지 않는다.

본원에 기술된 바와 같이 수행되는 테스트는 하드웨어 또는 하드웨어와 소프트웨어의 조합을 이용하여 구현될 수 있다. 예를 들면, 본원에 기술된 것과 유사한 테스트 시스템은 다양한 컨트롤러 및/또는 다양한 포인트에 위치된 처리 장치들을 포함할 수 있다. 중앙 컴퓨터는 다양한 컨트롤러 또는 처리 장치들 사이의 동작을 조정할 수 있다. 중앙 컴퓨터, 컨트롤러, 및 처리 장치는 테스트 및 조정의 제어 및 조정을 가져오는 다양한 소프트웨어 루틴을 실행할 수 있다.

테스트는 적어도 부분적으로 예를 들면 프로그래밍 가능한 프로세서, 컴퓨터, 다수의 컴퓨터, 및/또는 프로그래밍 가능한 로직 컴포넌트와 같은 하나 이상의 데이터 처리 장비에 의해 실행하거나, 또는 그 동작을 제어하기 위해, 하나 이상의 비일시적 기계판독가능 매체와 같은 하나 이상의 정보 전달자(carrier)로 실체적으로 구현된 예를 들면 하나 이상의 컴퓨터 프로그램과 같은 하나 이상의 컴퓨터 프로그램 제품을 이용하여 제어될 수 있다.

컴퓨터 프로그램은 컴파일 언어 또는 인터프리터 언어를 포함하는 임의의 형태의 프로그래밍 언어로 기록될 수 있고, 그것은 스탠드 어론식 프로그램 또는 모듈, 컴포넌트, 서브루틴, 또는 컴퓨팅 환경에서 사용하기에 적절한 기타 유닛으로서 포함하는 임의의 형태로 전개될 수 있다. 컴퓨터 프로그램은 하나의 컴퓨터 상에서 실행되거나 또는 하나의 위치에 있거나 또는 다수의 위치를 가로질러 분산되어 있고 네트워크에 의해 상호 연결되는 다수의 컴퓨터 상에서 실행되도록 전개될 수 있다.

테스트 및 조정의 전부 또는 일부를 구현하는 것에 연관된 액션이 본원에 기술된 기능들을 수행하도록 하나 이상의 컴퓨터 프로그램을 실행하는 하나 이상의 프로그래밍 가능한 프로세서에 의해 수행될 수 있다. 테스트 및 조정의 전부 또는 일부는 예를 들면 FPGA(filed programmable gate array) 및/또는 ASIC(application-specific integrated circuit)과 같은 전용 로직 회로를 이용하여 구현될 수 있다.

컴퓨터 프로그램의 실행에 적합한 프로세서는 예를 들면 범용 및 전용 마이크로프로세서 모두와, 임의의 종류의 디지털 컴퓨터의 하나 이상의 프로세서를 포함한다. 일반적으로, 프로세서는 판독 전용 저장 영역 또는 랜덤 액세스 저장 영역 또는 그 모두로부터 명령어 및 데이터를 수신할 것이다. 컴퓨터(서버를 포함하는)의 엘리먼트는 명령어를 실행하는 하나 이상의 프로세서와 명령어 및 데이터를 저장하는 하나 이상의 스토리지 영역 장치들을 포함한다. 일반적으로, 컴퓨터는 또한 예를 들면 자기, 자기-광학 디스크 또는 광학 디스크와 같은 데이터 저장을 위한 대용량 PCB와 같은 하나 이상의 기계 판독가능 저장 매체를 포함하거나, 또는 그로부터 데이터를 수신하거나 그로 데이터를 전송하거나, 또는 송수신하도록 동작가능하게 결합될 수 있다. 컴퓨터 프로그램 명령어 및 데이터를 구현하기에 적합한 기계 판독가능 저장 매체는 예를 들면, EPROM, EEPROM, 및 플래시 저장 영역 장치와 같은 반도체 저장 영역 장치; 예를 들면 내장형 하드디스크 또는 착탈가능한 디스크와 같은 자기 디스크; 자기-광학 디스크; 및 CD-ROM 및 DVD-ROM 디스크를 포함하는, 모든 형태의 비휘발성 저장 영역을 포함한다.

본원에 사용된 "전기 연결"은 직접적인 물리적 연결 또는 개재하는 컴포넌트를 포함하지만, 그럼에도 불구하고 연결된 컴포넌트 사이에서 전기 신호들이 흐르도록 하는 연결을 의미할 수 있다. 본원에 기술된 전기 회로를 포함하는 임의의 "연결"은 다르게 언급되지 않는다면 전기 연결이며, "전기"라는 단어가 "연결"을 변조하기 위해 사용되는지에 관계없이 반드시 직접적인 물리적 연결일 필요는 없다.

본원에 기술된 상이한 실시예의 엘리먼트는 구체적으로 상술되지 않은 다른 실시예들을 형성하기 위해 조합될 수 있다. 엘리먼트들은 그것들의 동작에 악영향을 주지 않으면서 본원에 기술된 구조들로부터 제거될 수 있다.

추가로, 다양한 개별적인 엘리먼트들이 본원에 기술된 기능들을 수행하기 위해 하나 이상의 개별 엘리먼트들로 조합될 수 있다.

Claims (21)

1. 테스트 기기를 제어하는 방법으로서:
   상기 테스트 기기에 의해 출력되는 파워에 대응하는 제1 값을 체배기 회로(multiplier circuit)를 사용하여 판정하는 단계;
   상기 제1 값에 기초하고, 상기 테스트 기기에 의해 소비되는 에너지의 크기에 대응하는 제2 값을 판정하는 단계; 및
   상기 제2 값이 임계치를 초과할 때 상기 테스트 기기의 적어도 일부를 고 임피던스 상태로 놓는 단계;
   를 포함하는 것을 특징으로 하는 테스트 기기를 제어하는 방법.
2. 제1 항에 있어서, 상기 제1 값을 판정하는 단계는 입력 전압 값과 입력 전류 값에 대응하는 전압의 곱(product)을 획득하는 단계, 및 상기 곱에 기초하여 상기 제1 값에 대응하는 출력 전압을 산출하는 단계를 포함하는 것을 특징으로 하는 테스트 기기를 제어하는 방법.
3. 제2 항에 있어서, 상기 제2 값을 판정하는 단계는:
   상기 출력 전압에 기초하여 출력 전류를 생성하는 단계; 및
   상기 제2 값을 산출하기 위해 시간에 대해 상기 출력 전류를 적분하는 단계;를 포함하는 것을 특징으로 하는 테스트 기기를 제어하는 방법.
4. 제3 항에 있어서,
   상기 제2 값을 상기 임계치와 비교하는 단계; 및
   상기 비교에 기초하여 비교 값을 출력하는 단계;
   를 더 포함하고,
   상기 테스트 기기는 상기 비교 값의 수신에 응답하여 래치에 의해 상기 고 임피던스 상태에 놓이고, 상기 래치는 상기 테스트 기기를 상기 고 임피던스 상태로 놓도록 제어 신호를 출력하는 것을 특징으로 하는 테스트 기기를 제어하는 방법.
5. 제4 항에 있어서, 상기 임계치는 제1 임계치이고;
   상기 방법은:
   상기 테스트 기기를 상기 고 임피던스 상태에 놓는 것에 후속하여, 상기 출력 전류가 고정된 전류보다 더 적게되도록 상기 테스트 기기에 의해 출력된 파워를 낮추는 단계;
   제3 값을 산출하기 위해 상기 고정된 전류에 기초하여 시간에 대한 리버스 적분(reverse integration)을 수행하는 단계;
   상기 제3 값을 제2 임계치와 비교하는 단계; 및
   상기 비교에 기초하여, 상기 제3 값이 상기 제2 임계치를 초과할 때 상기 테스트 기기의 적어도 일부를 동작 상태로 놓는 단계;
   를 더 포함하는 것을 특징으로 하는 테스트 기기를 제어하는 방법.
6. 제5 항에 있어서, 상기 제3 값을 상기 제2 임계치와 비교하는 단계는 제2 비교값을 가져오고; 및
   상기 테스트 기기는 상기 제2 비교값의 수신에 응답하여 상기 래치의 리셋에 의해 정상 동작 상태로 복귀되고, 상기 래치는 상기 테스트 기기를 상기 동작 상태로 놓도록 제어 신호를 출력하는 것을 특징으로 하는 테스트 기기를 제어하는 방법.
7. 제2 항에 있어서, 상기 입력 전압은 파워 전계효과 트랜지스터(Power Field Effect Transistor)의 단자들을 가로질러 있는 전압에 기초하고;
   상기 입력 전류는 전류 감지 레지스터의 단자들을 가로질러 있는 전압에 기초하는 것을 특징으로 하는 테스트 기기를 제어하는 방법.
8. 제1 항에 있어서, 상기 제1 값은 출력 전압에 대응하고;
   상기 전압은 고정된 전류를 초과하는 전류를 산출하도록 레지스터로 출력되고; 및
   상기 제2 값은 시간에 대해 상기 전류를 적분함으로써 획득되는 것을 특징으로 하는 테스트 기기를 제어하는 방법.
9. 제1 항에 있어서, 상기 테스트 기기는 다수의 채널을 포함하고;
   상기 제1 값을 판정하고, 상기 제2 값을 판정하고, 및 상기 테스트 기기를 상기 고 임피던스 상태로 놓는, 후속 동작들이 상기 테스트 기기 내의 채널에 대해 수행되는 것을 특징으로 하는 테스트 기기를 제어하는 방법.
10. 제1 항에 있어서,
    상기 테스트 기기에 의해 출력된 파워 감소에 후속하여 상기 테스트 기기가 상기 고 임피던스 상태를 빠져나오도록 하는 단계를 더 포함하는 것을 특징으로 하는 테스트 기기를 제어하는 방법.
11. 테스트 기기를 제어하는 회로로서:
    입력 전압 및 입력 전류에 대응하는 전압을 수신하고 출력 전압을 제공하는 체배기 회로 - 상기 출력 전압은 상기 테스트 기기에 의하여 출력되는 파워를 나타냄 -;
    상기 출력 전압에 대응하는 전류에 기초하여 적분(integrated) 전압을 출력하는 적분기 회로(integrator circuit) - 상기 적분(integrated) 전압은 상기 테스트 기기에 의하여 소비되는 에너지를 나타냄 -;
    상기 적분 전압을 임계치와 비교하는 것을 수행하고, 상기 비교에 기초하여 결과 신호를 출력하는 비교기 회로; 및
    상기 결과 신호에 기초하여 상기 테스트 기기로 제어 신호를 출력하는 래치;
    를 포함하는 것을 특징으로 하는 테스트 기기를 제어하는 회로.
12. 제11 항에 있어서,
    상기 출력 전압을 수신하는 레지스터;
    를 더 포함하고,
    상기 전류는 상기 레지스터에 의해 수신된 상기 출력 전압의 결과로서 제1 레지스터를 통과하는 상기 출력 전압에 대응하는 것을 특징으로 하는 테스트 기기를 제어하는 회로.
13. 제12 항에 있어서, 상기 레지스터는 제1 레지스터이고, 상기 출력 전압에 대응하는 상기 전류는 제1 전류이고, 상기 적분 전압은 제1 적분 전압이고, 상기 임계치는 제1 임계치이고, 상기 제어 신호는 제1 제어 신호이며;
    상기 회로는:
    전압 소스에 연결되고, 제2 전류가 통과하는 제2 레지스터;
    를 포함하고,
    상기 제2 전류가 상기 제1 전류보다 더 큰 경우에, 상기 적분기는 상기 제2 전류에 기초하여 제2 적분 전압을 출력하도록 구성되고;
    상기 비교기 회로는 제2 임계치에 대한 상기 제2 적분 전압의 비교를 수행하고, 상기 비교에 기초하여 제2 결과 신호를 출력하도록 구성되고; 및
    상기 래치는 상기 제2 결과 신호에 기초하여 상기 테스트 기기로 제2 제어 신호를 출력하도록 구성되는 것을 특징으로 하는 테스트 기기를 제어하는 회로.
14. 제13 항에 있어서, 상기 제1 제어 신호는 고 임피던스 상태로 상기 테스트 기기의 적어도 일부를 놓고, 상기 제2 제어 신호는 동작 모드로 상기 테스트 기기의 적어도 일부를 놓는 것을 특징으로 하는 테스트 기기를 제어하는 회로.
15. 제14 항에 있어서, 상기 테스트 기기의 적어도 일부는 상기 테스트 기기의 하나의 채널인 것을 특징으로 하는 테스트 기기를 제어하는 회로.
16. 제11 항에 있어서,
    상기 입력 전압에 대응하는 전압이 그를 가로질러 측정되는 파워 전계효과 트랜지스터; 및
    상기 입력 전류에 대응하는 전류가 측정되고 통과해 지나는 레지스터;
    를 더 포함하는 것을 특징으로 하는 테스트 기기를 제어하는 회로.
17. 제11 항에 있어서,
    상기 기기로부터 피시험 장치로 파워를 출력하는 파워 스테이지로서, 상기 제어 신호를 수신하고 그에 응답하도록 구성되는 상기 파워 스테이지를 더 포함하는 것을 특징으로 하는 테스트 기기를 제어하는 회로.
18. 제11 항에 있어서, 상기 적분기는 연산 증폭기(operational amplifier)를 포함하는 것을 특징으로 하는 테스트 기기를 제어하는 회로.
19. 제1 항에 있어서,
    상기 테스트 기기의 적어도 일부를 고 임피던스 상태로 놓는 것에 후속하여, 상기 테스트 기기를 동작 모드로 놓도록 상기 테스트 기기를 수동 또는 프로그램으로 제어하는 단계를 더 포함하는 것을 특징으로 하는 테스트 기기를 제어하는 방법.
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