KR100574027B1 - 광디스크 워블 정보 검출장치 및 그 방법 - Google Patents

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삼성전자주식회사
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Abstract

광디스크 워블 정보 검출장치 및 그 방법이 개시된다. 본 발명에 따른 워블 정보 검출장치는, MSK(Mimimum-Shift-Keying) 마크를 포함하는 워블 신호와 동일한 주파수의 발진 신호를 생성하는 PLL(Phase Lock Loop), 발진 신호에 따라 적어도 하나의 제어신호를 생성하는 제어신호생성부, MSK 마크와 동일한 주파수를 갖는 적어도 하나의 헤테로다인(heterodyne) 신호를 적어도 하나의 제어신호에 따라 각각 생성하는 메모리부, 입력된 워블 신호에 대해 적어도 하나의 헤테로다인 신호를 각각 곱하는 곱셈부, 곱셈부에서 출력된 곱셈 신호를 각각 적분하는 적분부, 및 적분부에서 출력된 각 적분값을 소정의 문턱값과 비교하여 검출 신호를 출력하는 비교부를 포함한다. 따라서, 검출 에러가 최소화되어 검출 정확도가 높아지고, MSK 마크 검출 성능이 향상된다.
워블 신호, 블루레이, 광디스크, MSK 마크

Description

광디스크 워블 정보 검출장치 및 그 방법{Apparatus for detecting Mimimum-shift-keying mark from optical disc and method thereof}
도 1은 종래 기술에 따른 워블 정보 검출장치를 나타낸 블럭도,
도 2는 MSK 마크의 신호 파형을 나타내는 도면,
도 3a 및 3b는 본 발명에 따른 워블 정보 검출장치를 나타내는 블럭도,
도 4는 본 발명에 따른 워블 정보 검출장치의 동작에 따라 생성되는 신호의 파형을 나타낸 도면, 그리고
도 5는 본 발명에 따른 워블 정보 검출장치의 동작 설명에 제공되는 흐름도이다.
*도면의 주요한 부분에 대한 부호의 설명*
100 : PLL 105 : 클럭생성부
110 : 카운터부 120 : 메모리부
130 : 곱셈부 140 : 적분부
150 : 멀티플렉서 160 : 래치
170 : 비교부
본 발명은 광디스크 워블 정보 검출장치 및 그 방법에 관한 것으로, 더욱 상세하게는 광디스크의 워블신호로부터 MSK(Mimimum Shift Keying) 마크를 검출하는 광디스크 워블 정보 검출장치 및 그 방법에 관한 것이다.
일반적으로 DVD 등과 같은 광디스크는 그 표면 상에 트랙을 따라 트래킹을 수행하기 위한 나선형의 연속된 안내 홈, 즉 그루브(Groove)가 형성되어 있다. 블루레이(Blu-ray) 디스크의 경우에는 나선형의 그루브는 320nm의 트랙 피치를 가진다.
이러한 그루브는 소정 방식으로 편이되어 있으며, 이를 워블링(Wobbling)이라 하고, 이로 부터 검출된 신호를 워블 신호라 칭한다. 워블 신호는 광디스크를 소정 속도로 회전시키며 트랙을 따라 데이터를 기록하거나 재생하기 위한 트래킹 정보 외에도 기록 클럭을 발생하기 위한 정보, 타이밍 정보, 어드레스(Address) 정보 및 기타 광디스크에 대한 정보를 포함한다.
데이터를 기록하거나 기록된 데이터를 재생하기 위해서는 이러한 워블 신호를 안정적으로 정확하게 검출하는 것이 중요하다. 특히, 블루레이 디스크는 트랙을 따라 기록되는 데이터의 밀도가 높아 데이터를 기록하거나 재생하기 위해서는 물리적 어드레스 정보를 정확하게 검출하는 것이 매우 중요하다.
블루레이 디스크에 있어서 워블신호로부터 검출되는 워블 정보 중 하나인 물리적 어드레스 정보는 ADIP(Address In Pre-groove) 유닛에 MSK(Minimum Shift Keying) 변조 방식을 이용한 워블 어드레싱 방식으로 기록된다.
이러한 MSK 워블 방식은 최근 블루레이 디스크에서 물리적 어드레스 정보의 정확한 검출을 위해, 모노톤 워블과 MSK 마크 워블로 구성된다. 또한, 최근 MSK 변조 방식을 이용한 워블 어드레싱 방식으로부터 모노톤 워블을 톱니파 워블(Saw-tooth Wobble)로 변형하여 특정 정보를 표현하는 방법이 제안된 바 있다. 이러한 방법은 톱니파 워블과 MSK 마크를 모노톤 워블과 조합하여 워블 어드레스 포맷을 형성하며, 워블 어드레스 포맷에서 MSK 마크는 주로 ADIP 유닛의 시작점을 나타낸다.
도 1은 종래 기술에 따른 워블 정보 검출장치를 나타낸 블럭도이다. 워블 정보 검출장치는 워블신호로부터 MSK 마크를 검출하기 위한 것으로서, 곱셈기(10), PLL(Phase Lock Loop)(20), 적분기(30), 메모리(40), 비교기(50) 및 영신호발생기(60)를 포함한다.
곱셈기(10)는 PLL(20)에서 출력된 신호를 입력 신호인 워블 신호와 곱한다. 이를 위해, PLL(20)은 워블 신호로 부터 반송파 성분을 검출하여 곱셈기(10)로 출력하며, 적분기(30)는 곱셈기(10)에서 출력된 신호를 적분한다. 또한, 메모리(40)는 적분기(30)에서 출력된 신호를 임시 저장한 후 비교기(50)로 출력하여 영신호발생기(60)로 부터 출력된 영신호와 비교하도록 한다.
워블 신호에 포함된 MSK 마크는 세 주기의 모노톤 워블을 대체하여 MSK 변조 방식에 따라 생성된 신호로서, 다음의 수학식 1로 나타낼 수 있다.
Figure 112004059631237-pat00001
도 2에 실선으로 도시된 그래프는 상기한 수학식 2로 표현되는 MSK 마크의 신호 파형을 나타낸다.
워블 정보 검출장치의 곱셈기(10)로 입력되는 워블 신호는 상기한 바와 같은 MSK 신호 또는 모노톤 워블 신호에 해당한다. 따라서, 곱셈기(10)는 MSK 신호 또는 모노톤 워블 신호를 PLL(20)로부터 출력된 신호와 곱하고, 적분기(30)는 곱셈기(10)에서 출력된 신호를 적분하여 메모리(40)로 입력한다.
메모리(50)에서 출력되는 신호는 다음의 수학식 2로 나타낼 수 있다.
Figure 112004059631237-pat00002
여기서, "W1"과 "W0"는 서로 상이한 부호를 갖는 것을 알 수 있다. 따라서, 비교기(50)는 이러한 부호의 변화를 검출하여 MSK 신호를 검출한다.
PLL(20)로부터 출력된 신호의 주파수는 계산상으로는 워블 신호의 주파수와 동일하다. 그러나, MSK 마크 하나는 PLL(20)로부터 출력된 신호의 3주기에 해당하므로, MSK 마크를 검출하기 위해서는 PLL(20)로부터 출력된 신호의 3주기 동안 적분이 수행되어야 하므로 잡음 성분의 영향이 더욱 커진다.
또한, 종래의 워블 정보 검출장치의 성능은 입력 신호에 포함된 잡음과 PLL(20)의 성능에 좌우된다. 그러나, 워블 신호에 포함된 잡음 성분 및 PLL(20)에서 출력된 신호의 잡음 성분에 따라 종래의 워블 정보 검출장치는 낮은 신호 대 잡음비에서 에러 발생율이 높다.
따라서, 본 발명의 목적은 워블 신호로 부터 MSK 마크를 검출함에 있어서 잡음을 포함하는 각종 에러 발생율을 낮추어 성능을 개선한 워블 정보 검출장치 및 그 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 워블 정보 검출장치는, MSK(Mimimum-Shift-Keying) 마크를 포함하는 워블 신호와 동일한 주파수의 발진 신호를 생성하는 PLL(Phase Lock Loop), 상기 발진 신호에 따라 적어도 하나의 제어신호를 생성하는 제어신호생성부, 상기 MSK 마크와 동일한 주파수를 갖는 적어도 하나의 헤테로다인(heterodyne) 신호를 상기 적어도 하나의 제어신호에 따라 각각 생성하는 메모리부, 입력된 상기 워블 신호에 대해 상기 적어도 하나의 헤테로다인 신호를 각각 곱하는 곱셈부, 상기 곱셈부에서 출력된 곱셈 신호를 각각 적분하는 적분부 및 상기 적분부에서 출력된 각 적분값을 소정의 문턱값과 비교하여 검출 신호를 출력하는 비교부를 포함한다.
바람직하게는, 제어신호생성부는, 상기 발진 신호의 매 주기에서 상기 헤테로다인 신호를 하나씩 순서대로 생성하도록 상기 메모리부를 구동하는 적어도 하나 의 상기 제어신호를 생성한다.
또한, 상기 메모리부는, 상기 제어신호에 따라 상기 발진신호의 매 주기마다 하나의 주기가 시작되고, 각각의 위상이 상이한 상기 헤테로다인 신호를 각각 생성하는 것이 바람직하다.
더욱 바람직하게는, 상기 메모리부에서 생성되는 상기 헤테로다인 신호는 그 위상이 각각 1/3 주기씩 상이한 3 개의 신호이다.
더욱 바람직하게는, 상기 메모리부에서 생성되는 헤테로다인 신호는 다음의 수학식으로 표현되며,
Figure 112004059631237-pat00003
여기서 t는 시간을 나타낸다.
또한, 국부 발진 클럭을 생성하는 클럭생성부 및 상기 적어도 하나의 제어신호에 따라 상기 클럭을 각각 카운팅하여 상기 메모리부를 구동하는 적어도 하나의 카운터를 더 포함하는 것이 바람직하다.
바람직하게는, 상기 제어신호에 따라, 상기 적분부에서 출력된 상기 각 적분값 중에서, 상기 헤테로다인 신호 한주기에 대한 적분이 완료된 값을 선택적으로 출력하는 멀티플렉서를 더 포함한다.
더욱 바람직하게는, 상기 멀티플렉서에서 출력된 상기 적분값을 저장하고, 상기 발진신호의 매주기 마다 상기 적분값을 업데이트하는 래치를 더 포함한다.
한편, 본 발명에 따른 워블 정보 검출방법은, MSK(Mimimum-Shift-Keying) 마크를 포함하는 워블 신호를 입력 받아, 입력된 워블 신호와 동일한 주파수의 PLL(Phase Lock Loop) 발진 신호를 생성하는 단계, 상기 발진신호에 따라 상기 MSK 마크와 동일한 주파수를 갖는 적어도 하나의 헤테로다인(heterodyne) 신호를 각각 생성하는 단계, 입력된 상기 워블 신호에 대해 상기 적어도 하나의 헤테로다인 신호를 각각 곱하여 적어도 하나의 곱셈 신호를 순서대로 생성하는 단계, 상기 헤테로다인 신호의 매 주기마다 상기 곱셈 신호를 각각 적분하여 적어도 하나의 적분값을 순서대로 생성하는 단계, 및 상기 적분값을 소정의 문턱값과 비교하여 MSK 검출 신호를 출력하는 단계를 포함한다.
바람직하게는, 상기 발진 신호의 매 주기에서 상기 적어도 하나의 헤테로다인 신호를 순서 대로 생성하기 위한 제어신호를 생성하는 단계를 더 포함한다.
더욱 바람직하게는, 상기 헤테로다인 신호 생성단계는, 상기 발진 신호의 매 주기마다, 한 주기가 시작되고 각각의 위상이 상이한 상기 헤테로다인 신호를 순서대로 생성한다.
그리고, 생성된 상기 헤테로다인 신호는 그 위상이 각각 1/3 주기씩 상이한 3 개의 신호이며, 상기 헤테로다인 신호의 상기 주기는 상기 발진신호의 3 주기에 해당하는 것이 바람직하다.
더욱 바람직하게는, 생성된 상기 헤테로다인 신호는 다음의 수학식으로 표현되며,
Figure 112004059631237-pat00004
여기서 t는 시간을 나타내는 것을 특징으로 하는 워블 정보 검출방법.
또한, 상기 헤테로다인 신호 생성단계는, 국부 발진 클럭을 생성하고, 상기 각 제어신호에 따라 상기 클럭을 각각 카운팅하며 상기 발진신호의 매 주기 마다 상기 헤테로다인 신호를 각각 생성하는 것이 바람직하다.
바람직하게는, 상기 제어신호에 따라, 상기 각 적분값 중에서, 상기 헤테로다인 신호 한주기에 대한 적분이 완료된 값을 선택적으로 저장하는 단계를 더 포함하고, 상기 검출신호 출력단계는 저장된 상기 적분값을 상기 문턱값과 비교하여 상기 검출신호를 출력한다.
그리고, 상기 적분값 저장 단계는, 상기 발진신호의 매 주기 마다 상기 적분값을 업데이트하는 것이 바람직하다. 이에 따라, 특정 헤테로다인 신호를 적용하여 복수의 채널을 통해 MSK 마크를 검출하여 검출 정확도가 크게 증가한다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다.
도 3a 및 도 3b는 본 발명에 따른 워블 정보 검출장치를 나타내는 블럭도이다.
워블 정보 검출장치는, PLL(100), 제어신호생성부(103), 클럭생성부(105), 카운터부(110), 메모리부(120), 곱셈부(130), 적분부(140), 멀티플렉서(150), 래치(160) 및 비교부(170)를 포함한다.
PLL(100)은 입력된 워블신호와 동일한 주파수의 주기 신호를 출력한다. 그리고, 제어신호생성부(103)는 PLL(100)로부터 출력된 신호의 주기에 따라 카운터부(110), 적분부(140) 및 멀티플렉서(150)의 동작을 제어하기 위한 제어신호를 생성한다.
한편, 본 발명의 일 실시예에 따르면 MSK 마크가 PLL(100)에서 출력된 신호의 3주기에 해당한다는 점에 착안하여 PLL(100) 신호의 매 주기마다 MSK 마크를 검출하기 위한 병렬 구조로 3개의 채널을 마련하여 MSK 마크 검출 성능을 개선한다.
따라서, 제어신호생성부(103)는 3 개의 출력부를 가지며, 각각의 출력부는 교호적으로 동작하여 순서 대로 순환하며 3 개의 제어신호를 생성한다. 즉, 제어신호생성부(103)는 3개의 제어신호를 PLL(100) 출력신호의 상승 에지에서 각각 순서대로 생성하여 PLL(100) 출력 신호의 매 3 주기마다 3 개의 채널 중 어느 하나의 채널이 동작하도록 한다.
클럭생성부(105)는 국부 발진 클럭을 생성하여 후술하는 카운터부(110)를 동기시킨다. 카운터부(110)는 클럭생성부(105)에서 생성된 클럭에 동기되어 카운팅 동작을 수행한다. 카운터부(110)는 제어신호생성부(103)로부터 생성된 제어신호에 따라 각각 동작하는 3개의 제1, 제2 및 제3 카운터(111, 112, 113)를 포함한다.
메모리부(120)는 다음의 수학식 3에 나타낸 바와 같은 헤테로다인(heterodyne) 신호를 PLL(100) 출력신호의 매 주기에 따라 각각 생성하기 위한 3 개의 제1, 제2 및 제3 메모리(121, 122, 123)를 포함한다.
Figure 112004059631237-pat00005
메모리부(120)는 카운터부(110)로부터 입력되는 PLL(100) 출력 신호에 따라 신호 주파수를 변조하여 헤테로다인 신호를 생성한다.
곱셈부(130)는 3 개의 제1, 제2 및 제3 곱셈기(131, 132, 133)를 포함하며, 메모리부(120)의 제1, 제2 및 제3 메모리(121, 122, 123) 각각으로부터 입력된 헤테로다인 신호를 입력된 워블신호와 각각 곱한다.
적분부(140)는 3 개의 제1, 제2 및 제3 적분기(141, 142, 143)를 포함하며, 각각의 적분기는 곱셈부(130)의 각 곱셈기(131, 132, 133)로부터 출력된 신호를 각각 적분한다.
멀티플렉서(150)는 적분부(140)의 제1, 제2 및 제3 적분기(141, 142, 143)에서 출력되는 신호 중 어느 하나를 선택적으로 출력하며, 래치(160)는 멀티플렉서(150)에서 출력된 신호를 소정 시간 저장하고, 비교부(170)로 출력한다. 그리고, 비교부(170)는 래치(160)에서 출력된 신호를 소정의 문턱값과 비교하여 MSK 검출신호를 출력한다. 이를 위해 잡음 및 기타 채널 조건에 따라 문턱값을 생성하는 문턱값발생부(165)를 비교부(170)와는 별도로 마련할 수 있다.
도 4는 본 발명에 따른 워블 정보 검출장치의 동작에 따라 생성되는 신호의 파형을 나타낸 도면이고, 도 5는 본 발명에 따른 워블 정보 검출장치의 동작 설명 에 제공되는 흐름도이다.
우선, 워블 신호가 곱셈부(130) 및 PLL(100)로 입력된다(S410). 이에 따라, 제어신호생성부(103)는 카운터부(110)의 제1, 제2 및 제3 카운터(111, 112, 113)를 동작시키기 위한 제어신호를 PLL(100)로 부터 출력되는 신호의 주기에 따라 순서대로 생성한다.
도 4의 신호 (a)는 곱셈부(130) 및 PLL(100)로 입력되는 MSK 마크를 포함하는 워블 신호의 파형을 나타내며, 신호 (b)는 PLL(100)에서 출력되는 신호의 파형을 나타낸다. 도면을 참조하면, PLL(100) 출력 신호는 그 위상은 "π/2" 만큼 시프트되어 있으나 입력된 워블 신호와 동일한 주파수를 가지며, 워블 신호의 4 번째 주기, 즉 PLL(100) 출력신호의 4 번째 주기에 MSK 마크가 나타나는 것을 알 수 있다.
이어서, 메모리부(120)는 PLL(100) 출력신호의 매 주기에 따라 수학식 3에 나타낸 바와 같은 헤테로다인 신호를 생성한다(S420). 도 4의 신호 (c, d, e)는 제1, 제2 및 제3 메모리(121, 122, 123)에서 각각 생성되는 헤테로다인 신호의 파형을 나타낸다.
제어신호생성부(103)는, 제1 카운터(111)의 경우 PLL(100) 출력신호의 주기에 따라 3 번째 주기, 6 번째 주기, 9 번째 주기에 맞추어 제1 카운터(111)를 리셋시키고, 제1 메모리(121)를 구동하여 헤테로다인 신호를 생성하도록 제어신호를 생성한다. 또한, 제어신호생성부(103)는, 제2 카운터(112)의 경우 1 번째 주기, 4 번째 주기, 7 번째 주기에서 리셋시키고 제2 메모리(122)를 구동하여 헤테로다인 신 호를 생성하도록 제어신호를 생성한다. 그리고, 제어신호생성부(103)는, 제3 카운터(113)의 경우 2 번째 주기, 5 번째 주기, 8 번째 주기에서 리셋시키고 제3 메모리(123)를 구동하여 헤테로다인 신호를 생성하도록 제어신호를 생성한다. 즉, PLL(100) 출력신호의 매 주기 마다 헤테로다인 신호가 출력되나 3 개의 메모리가 있으므로 하나의 메모리는 매 3주기 마다 한 주기의 헤테로다인 신호를 출력하게 된다.
여기서, 제어신호생성부(103)는 3 개의 출력값을 순환적으로 출력하는 레지스터로 구현될 수 있다. 즉, 제어신호생성부(103)는 PLL(100) 출력 신호의 매 주기에 따라 스위칭되는 3개의 출력부를 갖는 순환식 레지스터로서, PLL(100) 출력 신호의 상승 에지가 입력될 때 순환식 레지스터의 출력부 중 해당하는 어느 하나의 출력부로부터 논리적 1 값을 갖는 신호가 발생된다.
따라서, 카운터부(110)의 각각의 카운터(111, 112, 113)는 PLL(100) 주기에 따라 생성된 제어신호에 따라 순서대로 리셋되어 카운팅 동작을 시작하며, PLL(100) 출력 신호의 주기에 따라 카운팅하여 순서대로 헤테로다인 신호를 생성하도록 각 메모리(121, 122, 123)를 구동한다. 또한, 카운터부(110)는 클럭생성부(105)에서 생성된 클럭에 따라 각 메모리(121, 122, 123)를 구동한다.
곱셈부(130)는 제1, 제2 및 제3 곱셈기(131, 132, 133)는 대응하는 제1, 제2 및 제3 메모리(121, 122, 123)에서 출력된 헤테로다인 신호를 각각 입력받아 입력된 워블 신호와 각각 곱한다(S430).
또한, 적분부(140)의 제1, 제2 및 제2 적분기(141, 142, 143)는 대응하는 제 1, 제2 및 제3 곱셈기(131, 132, 133)에서 출력된 신호를 입력받아 각각 적분하고, 멀티플렉서(150)로 출력한다(S440).
멀티플렉서(150)는 워블 신호의 주기에 따라 제어신호생성부(103)에서 생성되는 순환적 제어 신호에 따라 해당 주기에, 3 개의 적분기(141, 142, 143) 중 헤테로다인 신호 한 주기에 대한 적분을 완료한 적분기로부터 출력된 신호를 선택적으로 래치(160)로 출력한다. 따라서, 래치(160)는 워블 신호 매 주기 마다 그 저장값을 업데이트하게 된다.
도 4의 신호 (f, g, h)는 각각 제1, 제2 및 제2 적분기(141, 142, 143)에서 출력된 신호의 파형을 나타낸다. 3 번째 주기에서 헤테로다인 신호 한 주기에 해한 적분을 완료한 적분기는 제2 적분기(142)이며, 이 시점에서 래치(160)에 저장되는 값은 제2 적분기(142)에서 출력된 적분값이다.
또한, 4 번째 주기에서는 제3 적분기(143) 출력이 래치(160)에 저장되며, 5 번째 주기에서는 제1 적분기(141) 출력이 래치(160)에 저장되고, 6 번째 주기에서는 제2 적분기(142) 출력이 래치(160)에 저장된다.
한편, 비교부(170)는 소정의 문턱값과 비교하여 MSK 마크에 대한 검출 신호를 출력한다(S450). 비교부(170)에서 출력되는 신호는 도 4의 신호 (i)에 도시된 바와 같다.
문턱값은 검출장치에 따라 실험적으로 얻어지는 값으로서, 일반적으로 "0" 보다 크고 적분부(140)에서 출력되는 최대값 보다는 작은 값으로 설정되며, 본 실시예에서는 문턱값을 생성하기 위한 문턱값발생부(165)를 별도로 마련할 수 있다.
도 4를 참조하여 래치(160)로부터 비교부(170)로 입력되는 값을 워블 신호 주기마다 살펴보면, 3 번째 주기의 제2 적분기(142) 출력값은 "0"에 가까운 값이며, 4 번째 주기의 제3 적분기(143) 출력값도 "0"에 가까운 값이고, 5 번째 주기의 제1 적분기(141) 출력값 역시 "0"에 가까운 값이다. 그러나, 6 번째 주기의 제2 적분기(142) 출력값은 도 4의 신호 (g)에 나타낸 바와 같이 피크값이 생성되어 문턱값을 초과하는 값이 된다.
또한, 도면을 참조하면, 신호 (g)에 나타낸 바와 같이 적분값에 피크가 발생하는 시점은, 워블 신호에 포함된 MSK 마크와 제2 메모리(122)에서 생성된 헤테로다인 신호의 한 주기가 워블 신호의 4 번째 주기에서 6 번째 주기까지로서 그 발생 주기가 서로 동일한 시점에 해당하는 것을 알 수 있다.
따라서, 도 4를 참조하면, 비교기(170)에서 출력되는 신호는 6번 째 주기가 끝나는 시점, 즉, 7 번째 주기에 상승에지가 나타나는 신호 (i)의 파형을 나타낸다.
따라서, 본 발명에 따른 워블 정보 검출장치는 MSK 마크의 주기가 워블 신호의 3 주기에 해당하는 점을 이용하여, 3 개의 채널을 통해 워블 신호의 매 주기마다 MSK 마크를 검출하여 MSK 마크 검출 정확도가 향상된다.
한편, 래치(160)에서 출력되는 신호는 다음의 수학식 4와 같이 나타낼 수 있다.
Figure 112004059631237-pat00006
따라서, 본 발명에 따른 워블 정보 검출장치의 경우 MSK 마크가 나타나는 경우 적분값은 "|L1-L0|=4" 가 되어, 종래 기술에서의 "|W1 -W0|=2"에 비해 두 배에 해당하는 값이다.
또한, 상기 적분값에서 잡음 성분은 다음의 수학식 5와 같이 나타난다.
Figure 112004059631237-pat00007
따라서, 본 발명에 따른 워블 정보 검출장치의 신호 대 잡음비(SNR)를 종래 기술과 비교하면 다음의 수학식 6과 같이 나타낼 수 있다.
Figure 112004059631237-pat00008
즉, 본 발명에 따른 워블 정보 검출장치는 특정 헤테로다인 신호를 적용하여 신호 대 잡음 비율에 있어서 1.2 배의 성능 향상이 발생하며, SNR 이 낮은 경우 비 트 에러율은 SNR에 따라 상당히 변화가 큰 것은 공지된 사실이므로, 본 발명에 따른 워블 정보 검출 장치는 워블 신호의 SNR이 낮은 경우에도 뛰어난 MSK 검출 성능을 나타내는 것을 알 수 있다.
따라서, 본 발명에 따른 워블 정보 검출 방식은 종래 기술에 비해 상당히 낮은 비트 에러율을 가지며, MSK 검출 성능이 상당히 향상된다.
본 발명에 따르면 특정 헤테로다인 신호를 적용하여 복수의 채널을 통해 MSK 마크를 검출하여 검출 정확도가 크게 증가한다. 또한, 검출 에러가 최소화되어 MSK 마크 검출 성능이 크게 향상된다.
또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.

Claims (16)

  1. MSK(Mimimum-Shift-Keying) 마크를 포함하는 워블 신호와 동일한 주파수의 발진 신호를 생성하는 PLL(Phase Lock Loop);
    상기 발진 신호에 따라 적어도 하나의 제어신호를 생성하는 제어신호생성부;
    상기 MSK 마크와 동일한 주파수를 갖는 적어도 하나의 헤테로다인 (heterodyne) 신호를 상기 적어도 하나의 제어신호에 따라 각각 생성하는 메모리부;
    입력된 상기 워블 신호에 대해 상기 적어도 하나의 헤테로다인 신호를 각각 곱하는 곱셈부;
    상기 곱셈부에서 출력된 곱셈 신호를 각각 적분하는 적분부; 및
    상기 적분부에서 출력된 각 적분값을 소정의 문턱값과 비교하여 검출 신호를 출력하는 비교부;를 포함하는 것을 특징으로 하는 워블 정보 검출장치.
  2. 제 1 항에 있어서,
    제어신호생성부는, 상기 발진 신호의 매 주기에서 상기 헤테로다인 신호를 하나씩 순서대로 생성하도록 상기 메모리부를 구동하는 적어도 하나의 상기 제어신호를 생성하는 것을 특징으로 하는 워블 정보 검출장치.
  3. 제 2 항에 있어서,
    상기 메모리부는, 상기 제어신호에 따라 상기 발진신호의 매 주기마다 하나의 주기가 시작되고, 각각의 위상이 상이한 상기 헤테로다인 신호를 각각 생성하는 것을 특징으로 하는 워블 정보 검출장치.
  4. 제 3 항에 있어서,
    상기 메모리부에서 생성되는 상기 헤테로다인 신호는 그 위상이 각각 1/3 주 기씩 상이한 3 개의 신호인 것을 특징으로 하는 워블 정보 검출장치.
  5. 제 3 항에 있어서,
    상기 메모리부에서 생성되는 헤테로다인 신호는 다음의 수학식으로 표현되며,
    Figure 112004059631237-pat00009
    여기서 t는 시간을 나타내는 것을 특징으로 하는 워블 정보 검출장치.
  6. 제 2 항에 있어서,
    국부 발진 클럭을 생성하는 클럭생성부; 및
    상기 적어도 하나의 제어신호에 따라 상기 클럭을 각각 카운팅하여 상기 메모리부를 구동하는 적어도 하나의 카운터;를 더 포함하는 것을 특징으로 하는 워블 신호 검출장치.
  7. 제 1 항에 있어서,
    상기 제어신호에 따라, 상기 적분부에서 출력된 상기 각 적분값 중에서, 상기 헤테로다인 신호 한주기에 대한 적분이 완료된 값을 선택적으로 출력하는 멀티 플렉서;를 더 포함하는 것을 특징으로 하는 워블 신호 검출장치.
  8. 제 7 항에 있어서,
    상기 멀티플렉서에서 출력된 상기 적분값을 저장하고, 상기 발진신호의 매주기 마다 상기 적분값을 업데이트하는 래치;를 더 포함하는 것을 특징으로 하는 워블 신호 검출장치.
  9. MSK(Mimimum-Shift-Keying) 마크를 포함하는 워블 신호를 입력 받아, 입력된 워블 신호와 동일한 주파수의 PLL(Phase Lock Loop) 발진 신호를 생성하는 단계;
    상기 발진신호에 따라 상기 MSK 마크와 동일한 주파수를 갖는 적어도 하나의 헤테로다인(heterodyne) 신호를 각각 생성하는 단계;
    입력된 상기 워블 신호에 대해 상기 적어도 하나의 헤테로다인 신호를 각각 곱하여 적어도 하나의 곱셈 신호를 순서대로 생성하는 단계;
    상기 헤테로다인 신호의 매 주기마다 상기 곱셈 신호를 각각 적분하여 적어도 하나의 적분값을 순서대로 생성하는 단계; 및
    상기 적분값을 소정의 문턱값과 비교하여 MSK 검출 신호를 출력하는 단계;를 포함하는 것을 특징으로 하는 워블 정보 검출방법.
  10. 제 9 항에 있어서,
    상기 발진 신호의 매 주기에서 상기 적어도 하나의 헤테로다인 신호를 순서 대로 생성하기 위한 제어신호를 생성하는 단계;를 더 포함하는 것을 특징으로 하는 워블 정보 검출방법.
  11. 제 9 항에 있어서,
    상기 헤테로다인 신호 생성단계는, 상기 발진 신호의 매 주기마다, 한 주기가 시작되고 각각의 위상이 상이한 상기 헤테로다인 신호를 순서대로 생성하는 것을 특징으로 하는 워블 정보 검출방법.
  12. 제 11 항에 있어서,
    생성된 상기 헤테로다인 신호는 그 위상이 각각 1/3 주기씩 상이한 3 개의 신호이며, 상기 헤테로다인 신호의 상기 주기는 상기 발진신호의 3 주기에 해당하는 것을 특징으로 하는 워블 정보 검출방법.
  13. 제 11 항에 있어서,
    생성된 상기 헤테로다인 신호는 다음의 수학식으로 표현되며,
    Figure 112004059631237-pat00010
    여기서 t는 시간을 나타내는 것을 특징으로 하는 워블 정보 검출방법.
  14. 제 10 항에 있어서,
    상기 헤테로다인 신호 생성단계는, 국부 발진 클럭을 생성하고, 상기 각 제어신호에 따라 상기 클럭을 각각 카운팅하며 상기 발진신호의 매 주기 마다 상기 헤테로다인 신호를 각각 생성하는 것을 특징으로 하는 워블 신호 검출방법.
  15. 제 9 항에 있어서,
    상기 제어신호에 따라, 상기 각 적분값 중에서, 상기 헤테로다인 신호 한주기에 대한 적분이 완료된 값을 선택적으로 저장하는 단계;를 더 포함하고,
    상기 검출신호 출력단계는 저장된 상기 적분값을 상기 문턱값과 비교하여 상기 검출신호를 출력하는 것을 특징으로 하는 워블 신호 검출방법.
  16. 제 15 항에 있어서,
    상기 적분값 저장 단계는, 상기 발진신호의 매 주기 마다 상기 적분값을 업데이트하는 것을 특징으로 하는 워블 신호 검출방법.
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