KR102355266B1 - 토폴로지에 의한 금속 퓨즈 - Google Patents
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Abstract
본 발명의 실시예들은 집적 회로(IC) 장치들 내의 과전류 퓨즈들을 위한 기술들 및 구성들을 설명한다. 일 실시예에서, 다이의 장치 층은 대향하는 단부 부분들 사이에 리세싱된 부분을 갖는 제1 라인 구조 및 제1 라인 구조의 대향 측들 상에 배치된 2개의 제2 라인 구조를 포함할 수 있다. 분리 재료가 라인 구조들 사이의 갭들 내에 그리고 리세싱된 부분에 의해 정의된 제1 리세스 내에 배치될 수 있다. 분리 재료는 제1 리세스 내에 제2 리세스를 정의하는 리세싱된 부분을 가질 수 있고, 퓨즈 구조가 제2 리세스 내에 배치될 수 있다. 다른 실시예들이 설명 및/또는 청구될 수 있다.
Description
관련 출원의 상호 참조
본원은 "METAL FUSE BY TOPOLOGY"라는 명칭으로 2013년 12월 27일자로 출원된 미국 출원 제14/142,629호에 대하여 우선권을 주장하며, 그에 따라 그 개시 내용 전체가 참고로 포함된다.
분야
본 발명의 실시예들은 일반적으로 집적 회로의 분야에 관한 것으로서, 보다 구체적으로는, 과전류 퓨즈를 위한 기술 및 구성에 관한 것이다.
퓨즈들은 집적 회로들에서 과전류 방지를 제공하기 위해 사용되는 희생 장치들이다. 과도한 전류가 얇은 금속 라인과 같은 퓨즈 구조에 인가될 때, 퓨즈 구조는 도전성을 잃고, 개회로가 형성된다. 개회로를 형성하는 데 필요한 전류의 양은 퓨즈 구조의 단면적에 적어도 부분적으로 의존한다. 낮은 프로그램 전류들과 함께 사용하기에 적합한 퓨즈 구조들은 더 높은 프로그램 전류들과 함께 사용하기에 적합한 퓨즈들보다 작은 단면적들을 갖는다. 그러나, 전통적인 제조 방법들은 적어도 20-30 nm의 폭을 갖는 퓨즈 구조들을 생성한다.
실시예들은 첨부 도면들과 함께 이하의 상세한 설명에 의해 쉽게 이해될 것이다. 이러한 설명을 용이하게 하기 위해서, 유사한 참조 번호들은 유사한 구조적 요소들을 지정한다. 실시예들은 첨부 도면들에서 제한으로서가 아니라 예로서 설명된다.
도 1a는 일부 실시예들에 따른 퓨즈 구조를 갖는 예시적인 다이의 측단면도를 개략적으로 나타낸다.
도 1b-c는 일부 실시예들에 따른, 예시적인 다이의 장치 층 및 그의 상세들의 평면도 및 사시도를 각각 개략적으로 나타낸다.
도 2는 일부 실시예들에 따른 집적 회로(IC) 조립체의 측단면도를 개략적으로 나타낸다.
도 3은 일부 실시예들에 따른, 퓨즈 구조를 제조하는 방법을 위한 흐름도를 개략적으로 나타낸다.
도 4는 일부 실시예들에 따른, 프로세스 흐름의 한 스테이지에서의 예시적인 다이의 측단면도를 개략적으로 나타낸다.
도 5는 일부 실시예들에 따른, 프로세스 흐름의 다른 스테이지에서의 예시적인 다이의 측단면도를 개략적으로 나타낸다.
도 6은 일부 실시예들에 따른, 프로세스 흐름의 다른 스테이지에서의 예시적인 다이의 측단면도를 개략적으로 나타낸다.
도 7은 일부 실시예들에 따른, 프로세스 흐름의 다른 스테이지에서의 예시적인 다이의 측단면도를 개략적으로 나타낸다.
도 8a-b는 일부 실시예들에 따른, 프로세스 흐름의 다른 스테이지에서의 예시적인 다이의 측단면도 및 그의 상세들의 사시도를 개략적으로 나타낸다.
도 9는 일부 실시예들에 따른, 프로세스 흐름의 다른 스테이지에서의 예시적인 다이의 측단면도를 개략적으로 나타낸다.
도 10은 일부 실시예들에 따른, 프로세스 흐름의 다른 스테이지에서의 예시적인 다이의 측단면도를 개략적으로 나타낸다.
도 11은 일부 실시예들에 따른, 프로세스 흐름의 다른 스테이지에서의 예시적인 다이의 측단면도를 개략적으로 나타낸다.
도 12는 일부 실시예들에 따른, 프로세스 흐름의 다른 스테이지에서의 예시적인 다이의 평면도를 개략적으로 나타낸다.
도 13은 일부 실시예들에 따른, 프로세스 흐름의 다른 스테이지에서의 예시적인 다이의 평면도를 개략적으로 나타낸다.
도 14는 일부 실시예들에 따른, 프로세스 흐름의 다른 스테이지에서의 예시적인 다이의 평면도를 개략적으로 나타낸다.
도 15는 일부 실시예들에 따른, 프로세스 흐름의 다른 스테이지에서의 예시적인 다이의 평면도를 개략적으로 나타낸다.
도 16은 일부 실시예들에 따른, 본 명세서에서 설명되는 바와 같은 퓨즈 구조를 포함할 수 있는 예시적인 시스템을 개략적으로 나타낸다.
도 1a는 일부 실시예들에 따른 퓨즈 구조를 갖는 예시적인 다이의 측단면도를 개략적으로 나타낸다.
도 1b-c는 일부 실시예들에 따른, 예시적인 다이의 장치 층 및 그의 상세들의 평면도 및 사시도를 각각 개략적으로 나타낸다.
도 2는 일부 실시예들에 따른 집적 회로(IC) 조립체의 측단면도를 개략적으로 나타낸다.
도 3은 일부 실시예들에 따른, 퓨즈 구조를 제조하는 방법을 위한 흐름도를 개략적으로 나타낸다.
도 4는 일부 실시예들에 따른, 프로세스 흐름의 한 스테이지에서의 예시적인 다이의 측단면도를 개략적으로 나타낸다.
도 5는 일부 실시예들에 따른, 프로세스 흐름의 다른 스테이지에서의 예시적인 다이의 측단면도를 개략적으로 나타낸다.
도 6은 일부 실시예들에 따른, 프로세스 흐름의 다른 스테이지에서의 예시적인 다이의 측단면도를 개략적으로 나타낸다.
도 7은 일부 실시예들에 따른, 프로세스 흐름의 다른 스테이지에서의 예시적인 다이의 측단면도를 개략적으로 나타낸다.
도 8a-b는 일부 실시예들에 따른, 프로세스 흐름의 다른 스테이지에서의 예시적인 다이의 측단면도 및 그의 상세들의 사시도를 개략적으로 나타낸다.
도 9는 일부 실시예들에 따른, 프로세스 흐름의 다른 스테이지에서의 예시적인 다이의 측단면도를 개략적으로 나타낸다.
도 10은 일부 실시예들에 따른, 프로세스 흐름의 다른 스테이지에서의 예시적인 다이의 측단면도를 개략적으로 나타낸다.
도 11은 일부 실시예들에 따른, 프로세스 흐름의 다른 스테이지에서의 예시적인 다이의 측단면도를 개략적으로 나타낸다.
도 12는 일부 실시예들에 따른, 프로세스 흐름의 다른 스테이지에서의 예시적인 다이의 평면도를 개략적으로 나타낸다.
도 13은 일부 실시예들에 따른, 프로세스 흐름의 다른 스테이지에서의 예시적인 다이의 평면도를 개략적으로 나타낸다.
도 14는 일부 실시예들에 따른, 프로세스 흐름의 다른 스테이지에서의 예시적인 다이의 평면도를 개략적으로 나타낸다.
도 15는 일부 실시예들에 따른, 프로세스 흐름의 다른 스테이지에서의 예시적인 다이의 평면도를 개략적으로 나타낸다.
도 16은 일부 실시예들에 따른, 본 명세서에서 설명되는 바와 같은 퓨즈 구조를 포함할 수 있는 예시적인 시스템을 개략적으로 나타낸다.
본 발명의 실시예들은 퓨즈 구조들 및 집적 회로(IC) 장치들 내에 퓨즈 구조들을 형성하기 위한 기술들을 설명한다. 이하의 상세한 설명에서는, 유사한 번호들이 유사한 부분들을 전반적으로 표기하고, 본 개시 내용의 주제가 실시될 수 있는 실시예들이 예시로서 도시되는, 본 명세서의 일부를 형성하는 첨부 도면들에 대한 참조가 이루어진다. 다른 실시예들이 활용될 수 있고, 본 개시 내용의 범위로부터 벗어나지 않고서 구조적 또는 논리적 변경들이 이루어질 수 있다는 점을 이해해야 한다. 따라서, 하기 상세한 설명을 제한적인 의미로 취해서는 안 되며, 실시예들의 범위는 첨부된 청구항들 및 이들의 균등물에 의해 정의된다.
본 발명의 목적을 위해, 표현 "A 및/또는 B"는 (A), (B) 또는 (A 및 B)를 의미한다. 본 발명의 목적을 위해, 표현 "A, B, 및/또는 C"는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)를 의미한다.
설명은, 상부/하부, 측부, 위/아래 등과 같은 관점 기반의 설명들을 사용할 수 있다. 그러한 설명들은 단지 설명을 용이하게 하는 데 사용되며, 본 명세서에 설명되는 실시예들의 응용을 임의의 특정 배향으로 제한하고자 의도되는 것은 아니다.
설명은 "일 실시예에서" 또는 "실시예들에서"라는 표현들을 사용할 수 있으며, 이들은 각각 동일 또는 상이한 실시예들 중 하나 이상을 지칭할 수 있다. 더욱이, 본 발명의 실시예들과 관련하여 사용되는 바와 같은, "포함하는(comprising)", "포함하는(including)", "갖는(having)" 및 그와 유사한 용어들은 동의어들이다.
"~와 결합되는"이란 용어가 그 파생어들과 함께 본 명세서에 사용될 수 있다. "결합되는"은 다음 중 하나 이상을 의미할 수 있다. "결합되는"은, 2개 이상의 요소가 직접 물리적으로 또는 전기적으로 접촉하는 것을 의미할 수 있다. 그러나, "결합되는"은 또한 둘 이상의 요소들이 서로 간접적으로 접촉하지만, 여전히 서로 협력하거나 상호작용함을 의미할 수 있고, 하나 이상의 다른 요소가 서로 결합되는 것으로 언급되는 요소들 사이에 결합 또는 접속되는 것을 의미할 수 있다. "직접 결합되는"이란 용어는 둘 이상의 요소가 직접 접촉한다는 것을 의미할 수 있다.
다양한 실시예들에서, "제2 피처 상에 형성되거나, 퇴적되거나, 다른 방식으로 배치되는 제1 피처"이라는 표현은 제1 피처이 제2 피처 위에 형성되거나, 퇴적되거나, 배치되고, 제1 피처의 적어도 일부가 제2 피처의 적어도 일부와 직접 접촉(예를 들어, 직접 물리적 및/또는 전기적 접촉)하거나 간접 접촉(예를 들어, 제1 피처과 제2 피처 사이에 하나 이상의 다른 피처을 가짐)할 수 있다는 것을 의미할 수 있다.
본 명세서에서 사용된 바와 같이, 용어 "모듈"은 주문형 집적 회로(ASIC), 전자 회로, 하나 이상의 소프트웨어 또는 펌웨어 프로그램을 실행하는 프로세서(공유형, 전용, 또는 그룹) 및/또는 메모리(공유형, 전용, 또는 그룹), 조합 논리 회로, 및/또는 설명되는 기능을 제공하는 다른 적절한 컴포넌트들을 지칭하거나 그 일부이거나 그것을 포함할 수 있다.
본 명세서에서 설명되는 실시예들은 퓨즈 구조들을 갖는 집적 회로(IC) 장치들 및 대응하는 제조 기술들을 포함한다. 다양한 실시예들에서, 퓨즈 구조는 다이의 장치 층 또는 금속 층 내에 형성될 수 있다. 일부 실시예들에서, 퓨즈 구조(예로서, 도전성 재료의 스트립)는 원하는 폭, 길이, 두께 및/또는 단면적을 가질 수 있다. 옵션으로서, 퓨즈 구조의 치수들/단면적은 원하는 최대 전류에 기초하여 선택될 수 있으며, 따라서 퓨즈 구조는 원하는 최대 전류를 초과하는 전류의 인가에 응답하여 녹거나 개회로를 형성하도록 구성된다.
전통적인 제조 기술들에서는, 포토리소그래피를 이용하여 재료 층 내에 트렌치를 형성하고, 트렌치 내에 퓨즈를 형성한다. 퓨즈의 치수들은 트렌치의 치수들에 의해 결정되며, 포토리소그래피의 제한들은 트렌치의 폭(따라서 퓨즈의 폭)이 제어될 수 있는 정도를 제한한다. 이와 달리, 본 명세서에서 설명되는 바와 같은 제조 기술들의 실시예들은 토폴로지의 함수로서 제어되는 치수들을 갖는 퓨즈 구조를 형성하는 데 사용될 수 있다. 본 명세서에서 사용될 때, 용어 "토폴로지"는 주어진 영역의 다양한 표면들/구조적 피처들(예로서, 다이의 장치 층 또는 금속 층)의 공간 배열을 일반적으로 지칭한다. 예로서, 일부 실시예들에서, 인접하는 피처들(예로서, 선형 구조들 및/또는 라인 구조들, 게이트들)은 사전 결정된 치수들을 갖는 삼차원 표면을 생성하도록 형성 및/또는 변경될 수 있으며, 따라서 인접 피처들 위에 퇴적되는 층은 퓨즈 구조의 원하는 치수들에 대응하는 치수들을 갖는 리세스를 형성한다. 따라서, 다양한 실시예들에서, 대응하는 삼차원 표면을 생성하고, 삼차원 표면에 사전 결정된 두께로 층을 퇴적하여 퓨즈 구조의 원하는 치수들에 대응하는 치수들을 갖는 리세스를 형성함으로써 퓨즈 구조가 형성될 수 있다.
도 1a는 일부 실시예들에 따른, 퓨즈 구조(160)를 갖는 예시적인 다이(102)의 측면도를 개략적으로 나타낸다. 일부 실시예들에서, 다이(102)는 예로서 실리콘 또는 다른 적절한 재료와 같은 반도체 재료로 구성되는 웨이퍼(도시되지 않음)의 복수의 다이 중 하나일 수 있다. 다이들 각각은 본 명세서에서 설명되는 바와 같은 하나 이상의 퓨즈 구조를 포함하는 반도체 제품의 반복 유닛일 수 있다.
다양한 실시예들에 따르면, 다이(102)는 기판(102a) 상에 형성된 장치 층(102b)을 포함할 수 있다. 기판(102a)은 예로서 N형 또는 P형 재료 시스템들을 포함하는 반도체 재료 시스템들로 구성되는 반도체 기판일 수 있다. 기판(102a)은 예로서 벌크 실리콘 또는 실리콘-온-절연체 하위구조를 이용하여 형성된 결정 기판을 포함할 수 있다. 일부 실시예들에서, 기판(102a)은 실리콘과 결합될 수 있거나 결합되지 않을 수 있는 대체 재료들을 이용하여 형성될 수 있으며, 이들은 게르마늄, 안티몬화 인듐, 텔루르화 납, 비화 인듐, 인화 인듐, 비화 갈륨 또는 안티몬화 갈륨을 포함을 포함하지만 이에 한정되지 않는다. II-VI, III-V 족 또는 IV 족 재료들로서 분류되는 추가 재료들도 기판(102a)을 형성하는 데 사용될 수 있다. 일부 실시예들에서, 다이(102)는 개별화된 다이(예로서, 도 1 또는 2의 다이(102)) 또는 웨이퍼의 다이(도시되지 않음)일 수 있다.
장치 층(102b)의 추가 상세들이 다양한 실시예들에 따라 도 1a의 확대도 부분에 도시된다. 일부 실시예들에서, 장치 층(102b)은 2개의 제2 라인 구조(104, 106) 사이에 배치된 제1 라인 구조(172) 및 퓨즈 구조(160)를 포함할 수 있다. 제1 라인 구조(172) 및 제2 라인 구조들(104/106)은 기판(102a) 상에 또는 기판(102a)과 라인 구조들(172/104/106) 사이에 배치된 하나 이상의 층 상에 직접 배치될 수 있다. 제1 라인 구조(172) 및 제2 라인 구조들(104/106) 또는 이들의 부분들은 서로 대체로 평행하게 연장할 수 있다. 다양한 실시예들은 제2 라인 구조들(104/106)과 실질적으로 유사 또는 동일한 추가적인 제2 라인 구조들(180)을 포함할 수 있다. 추가적인 제2 라인 구조들(180)의 일부 또는 전부, 또는 그의 부분들은 제2 라인 구조들(104/106) 및/또는 제1 라인 구조(172)에 대체로 평행하게 연장할 수 있다.
도 1b-c는 일부 실시예들에 따른, 예시적인 다이(예로서, 도 1의 다이(102))의 장치 층 및 그의 상세들 각각의 평면도 및 사시도를 개략적으로 나타낸다. 도 1c에 예시적으로 도시된 바와 같이, 제1 라인 구조(172)는 대체로 대향하는 단부 부분들(172a, 172b), 및 제1 리세스(174)를 정의하는 제1 리세싱된 부분(142c)을 가질 수 있다. 단부 부분들(172a/172b)은 구조 및/또는 조성이 제2 라인 구조들(104/106)과 유사할 수 있다. 일부 실시예들에서, 제1 리세싱된 부분(142c)은 단부 부분들(172a/172b)과 다른 구조 및/또는 조성을 가질 수 있다. 일부 실시예들은 제1 리세싱된 부분(142c)을 갖지 않을 수 있다.
도 1b에 가장 잘 도시된 바와 같이, 퓨즈 구조(160)는 단부 부분들(172a, 172b) 사이에 그리고 제2 라인 구조들(104/106) 사이에 배치될 수 있다. 라인 구조들(104, 106, 172) 중 인접하는 것들 사이의 갭들은 분리 재료(146)로 실질적으로 채워질 수 있다. 분리 재료(146)는 또한 퓨즈 구조(160)와 제1 리세싱된 부분(142c) 사이에 그리고 퓨즈 구조(160)와 제2 라인 구조들(104, 106) 사이에 배치될 수 있다. 분리 재료(146)는 퓨즈 구조(160)를 캡슐화할 수 있다. 예로서, 도 11에 도시된 바와 같이, 분리 재료(146)의 제1 부분은 퓨즈 구조(160) 및 제2 라인 구조(104)의 대응하는 표면들 사이의 제1 갭(154)을 실질적으로 채울 수 있고, 분리 재료(146)의 제2 부분은 퓨즈 구조(160) 및 제2 라인 구조(106)의 대응하는 표면들 사이의 제2 갭(156)을 실질적으로 채울 수 있고, 분리 재료(146)의 제3 부분은 퓨즈 구조(160) 및 제1 라인 구조(172)의 제1 리세싱된 부분(142c)의 대응하는 표면들 사이의 제3 갭(158)을 실질적으로 채울 수 있다. 일부 실시예들에서, 제1 갭(154)의 폭은 제2 갭(156)의 폭과 실질적으로 동일할 수 있다. 따라서, 분리 재료의 제1 부분은 (퓨즈 구조(160)로부터 제2 라인 구조(106)까지의) 분리 재료의 제2 부분의 폭과 실질적으로 동일한 (퓨즈 구조(160)로부터 제2 라인 구조(104)까지의) 폭을 가질 수 있다. 다양한 실시예들에서, 제3 갭(158)은 제1 및 제2 갭들 각각의 폭들과 실질적으로 동일한 높이를 가질 수 있다. 따라서, 분리 재료(146)의 제3 부분은 분리 재료(146)의 제1 및 제2 부분들 각각의 폭들과 실질적으로 동일한 (제1 리세싱된 부분(142c)으로부터 퓨즈 구조(160)까지의) 두께를 가질 수 있다. 일부 실시예들에서, 퓨즈 구조(160)는 상부, 하부 및 대향 측면들을 가질 수 있고, 분리 재료(146)는 퓨즈 구조(160)의 측면들 및 하부 각각으로부터 실질적으로 동일한 거리들까지 밖으로 연장할 수 있다. 예를 들어, 분리 재료(146)는 퓨즈 구조(160)의 하부로부터 리세싱된 부분(142)의 상면으로 주어진 거리(예로서, 10 nm 미만, 5-10 nm, 10-15 nm, 14-19 nm)만큼 연장할 수 있으며, 퓨즈 구조(160)의 각각의 측면으로부터 제2 라인 구조들(104 또는 106)의 대응하는 측면으로 동일 거리만큼 연장할 수 있다.
도 1a를 다시 참조하면, 제2 라인 구조들(104/106) 각각은 대응하는 게이트(162) 상에 형성된 전기 비활성 층(164)을 포함할 수 있다. 또한, 제1 라인 구조(172)의 단부 부분들(172a, 172b)도 대응하는 게이트(162) 상에 형성된 전기 비활성 층(164)을 포함할 수 있다. 제1 라인 구조(172)의 제1 리세싱된 부분(142c)은 기판(102a)으로부터 측정될 때 제2 라인 구조들(104/106)의 높이보다 작고/작거나 단부 부분들(172a/172b)의 높이보다 작은 높이를 가질 수 있다. 예를 들어, 일부 실시예들에서, 제1 리세싱된 부분(142c)의 높이는 제2 라인 구조들(104/106)의 게이트들(162)의 높이보다 작을 수 있다. 다른 실시예들에서, 제1 리세싱된 부분(142c)의 높이는 제2 라인 구조들(104/106)의 게이트들(162) 및 전기 비활성 층(164)의 결합된 높이보다 작을 수 있다.
다양한 실시예들에서, 제1 라인 구조(172)의 제1 리세싱된 부분(142c)은 폴리실리콘일 수 있다. 다른 실시예들에서, 제1 리세싱된 부분(142c)은 비정질 실리콘 및/또는 폴리실리콘-게르마늄일 수 있다(또는 이들을 포함할 수 있다). 또 다른 실시예들에서, 제1 리세싱된 부분(142c)은 산화물 및 질화물에 대해 비교적 높은 에치 선택도를 갖는 임의의 재료일 수 있다(또는 이를 포함할 수 있다.
다양한 실시예들에서, 게이트들(162)은 하나 이상의 금속 및/또는 금속 합금과 같은 전기 도전성 재료를 이용하여 형성될 수 있다. 예로서, 일부 실시예들에서, 게이트들(162)은 텅스텐일 수 있다. 다른 실시예들에서, 게이트들(162)은 텅스텐, 구리, 니켈, 코발트, 알루미늄, 티타늄 및/또는 금속 합금 재료 중 하나 이상을 포함할 수 있다. 전기 비활성 층(164)은 전기 절연성 재료일 수 있다. 예로서, 일부 실시예들에서, 전기 비활성 층(164)은 실리콘 질화물을 포함할 수 있다. 다른 실시예들에서, 전기 비활성 층(164)은 실리콘 탄화물 및/또는 실리콘 산질화물을 포함할 수 있다. 또 다른 실시예들에서, 전기 비활성 층(164)은 패터닝에 의해 제2 라인 구조들(104, 106)을 형성하기 위한 하드마스크로서 사용될 수 있는 유전성 재료를 포함할 수 있다.
다양한 실시예들에서, 분리 재료(146)는 임의의 전기 도전성 재료일 수 있다. 예로서, 일부 실시예들에서, 분리 재료(146)는 실리콘 질화물일 수 있다. 다른 실시예들에서, 분리 재료(146)는 실리콘 탄화물 및/또는 실리콘 산질화물을 포함할 수 있다. 또 다른 실시예들에서, 분리 재료(146)는 유전성 재료를 포함할 수 있다.
다양한 실시예들에서, 퓨즈 구조(160)는 금속과 같은 전기 도전성 재료를 이용하여 형성될 수 있다. 예를 들어, 일부 실시예들에서, 퓨즈 구조(160)는 텅스텐일 수 있다. 다른 실시예들에서, 퓨즈 구조(160)는 텅스텐, 구리, 니켈, 코발트, 알루미늄, 티타늄 및/또는 금속 합금 재료 중 하나 이상을 포함할 수 있다.
다양한 실시예들에서, 장치 층(102b)은 또한 기판(102a) 상에 형성된 하나 이상의 트랜지스터를 포함할 수 있다. 예로서, 일부 실시예들에서, 제2 라인 구조들(104, 106)은 하나 이상의 트랜지스터의 게이트 전극들/콘택들로서 사용될 수 있다. 트랜지스터(들)는 명료화를 위해 도시되지 않은 추가적인 피처들, 예로서 장치 분리 영역들, 다양한 게이트 콘택들 등을 포함할 수 있다. 트랜지스터(들)는 다양한 타입들 및 구성들, 예로서 평면 및 비평면 트랜지스터들, 예로서 이중 또는 더블 게이트 트랜지스터들, 삼중 게이트 트랜지스터들 및 올-어라운드 게이트(AAG) 또는 랩어라운드 게이트 트랜지스터들을 포함할 수 있으며, 이들 중 일부는 FinFET들(전계 효과 트랜지스터들)로서 지칭될 수 있다. 일부 실시예들에서, 장치 층(102b)은 논리 장치 또는 메모리 장치의 하나 이상의 트랜지스터 또는 메모리 셀 또는 이들의 조합들을 포함한다.
장치 층(102b)은 명료화를 위해 도시되지 않은 다양한 다른 피처들 및 컴포넌트들도 포함할 수 있다. 그러한 피처들 및 컴포넌트들의 예들은 하나 이상의 소스 및/또는 드레인 영역(이하, "S/D 영역들") 및 S/D 영역들로/로부터 전기 신호들을 라우팅하기 위한 하나 이상의 소스 및/또는 드레인 콘택을 포함하지만 이에 한정되지 않는다.
예를 들어 전력 및/또는 입출력(I/O) 신호들과 같은 전기 신호들은 장치 층(102b) 상에 배치된 하나 이상의 상호접속 층(예로서, 이하에서 "상호접속 층들(102c)")을 통해 장치 층(102b)의 트랜지스터(들)로/로부터 라우팅될 수 있다. 예를 들어, 게이트들 및/또는 S/D 콘택들과 같은 장치 층(102b)의 전기 도전성 피처들은 전기 도전성 재료들로 형성되고 장치 층(102b)과 상호접속 층들(102c) 사이에서 전기 신호들을 라우팅하도록 구성되는 상호접속 층(들)(102c)의 다양한 상호접속 구조들(예로서, 트렌치들/비아들; 도시되지 않음)과 전기적으로 결합될 수 있다. 도 1 및 2에는 단일 상호접속 층(102c)이 도시되지만, 본 발명의 실시예들은 2개 이상의 상호접속 층(102c)을 갖는 IC 장치들도 포함한다.
본 발명은 다이의 장치 층과 관련하여 퓨즈 구조들 및 관련 형성 방법들을 설명하지만, 다른 위치들에서의 그러한 퓨즈 구조들의 형성이 본 명세서에서 명확히 고려된다는 것을 이해해야 한다. 예를 들어, 하나 이상의 그러한 퓨즈 구조는 하나 이상의 상호접속 층(102c) 내에 또는 사이에 그리고/또는 다른 위치들에, 예로서 집적 회로(IC) 시스템의 패키지 기판, 회로 보드 및/또는 다른 컴포넌트들 내에 형성/제공될 수 있다.
도 2는 일부 실시예들에 따른 집적 회로(IC) 조립체(200)의 측단면도를 개략적으로 나타낸다. 일부 실시예들에서, IC 조립체(200)는 상호접속 구조들(108)에 의해 패키지 기판(121)과 전기적으로 그리고/또는 물리적으로 결합되는 하나 이상의 다이(이하, "다이(102)")를 포함할 수 있다. 다양한 실시예들에서, 상호접속 구조들(108)은 범프(bump), 필러(pillar) 또는 다른 그러한 구조와 같은 전기 도전성 구조들일 수 있다. 다이(102)는 본 명세서에서 설명되는 바와 같은 하나 이상의 라인 구조 및 퓨즈 구조를 포함할 수 있다. 일부 실시예들에서, 패키지 기판(121)은 알 수 있듯이 회로 보드(122)와 전기적으로 결합될 수 있다.
다이(102)는 CMOS 장치들의 형성과 관련하여 사용되는 박막 퇴적, 리소그래피, 에칭 등과 같은 반도체 제조 기술들을 이용하여 반도체 재료(예로서, 실리콘)로부터 제조된 개별 제품을 나타낼 수 있다. 일부 실시예들에서, 다이(102)는 일부 실시예들에서 프로세서, 메모리, SoC 또는 ASIC을 포함하거나 그의 일부일 수 있다. 일부 실시예들에서, 예로서 성형 화합물 또는 언더필 재료(도시되지 않음)와 같은 전기 절연성 재료가 다이(102) 및/또는 상호접속 구조들(108)의 적어도 일부를 캡슐화할 수 있다.
다이(102)는 예로서 도시된 바와 같이 플립칩 구성으로 패키지 기판(121)과 직접 결합되는 것을 포함하는 다양한 적절한 구성에 따라 패키지 기판(121)에 부착될 수 있다. 일부 실시예들에서, 상호접속 구조들(108)은 다이와 패키지 기판(121) 사이에서 전기 신호들을 라우팅하도록 구성될 수 있다. 전기 신호들은 예로서 다이의 동작과 관련하여 사용되는 입출력(I/O) 신호들 및/또는 전력/접지 신호들을 포함할 수 있다.
일부 실시예들에서, 패키지 기판(121)은 예를 들어 ABF(Ajinomoto Build-up Film) 기판과 같이 코어 및/또는 조립 층들을 갖는 에폭시 계열 라미네이트 기판이다. 패키지 기판(121)은 다른 실시예에서 예로서 유리, 세라믹 또는 반도체 재료들로 형성된 기판들을 포함하는 다른 적절한 타입의 기판들을 포함할 수 있다.
패키지 기판(121)은 전기 신호들을 다이(102)로 또는 그로부터 라우팅하도록 구성되는 전기 라우팅 피처들을 포함할 수 있다. 전기 라우팅 피처들은 예로서 패키지 기판(121)의 하나 이상의 표면 상에 배치되는 패드들 또는 트레이스들(도시되지 않음) 및/또는 예로서 패키지 기판(121)을 통해 전기 신호들을 라우팅하도록 구성되는 트렌치들, 비아들 및 다른 상호접속 구조들과 같은 내부 라우팅 피처들(도시되지 않음)을 포함할 수 있다. 일부 실시예들에서, 패키지 기판(121)은 다이(102)의 각각의 상호접속 구조(108)를 수용하도록 구성되는 패드들(도시되지 않음)과 같은 전기 라우팅 피처들을 포함할 수 있다.
회로 보드(122)는 에폭시 라미네이트와 같은 전기 절연성 재료로 구성되는 인쇄 회로 보드(PCB)일 수 있다. 예로서, 회로 보드(122)는 예로서 폴리테트라플루오로에틸렌(polytetrafluoroethylene), FR-4(Flame Retardant 4), FR-1과 같은 페놀 코튼지(phenolic cotton paper) 재료들, CEM-1 또는 CEM-3와 같은 코튼지 및 에폭시 재료들, 또는 에폭시 수지 프리프레그 재료를 이용하여 함께 라미네이트되는 직조 유리 재료들과 같은 재료들로 구성되는 전기 절연성 층들을 포함할 수 있다. 트레이스들, 트렌치들, 비아들과 같은 상호접속 구조들(도시되지 않음)은 다이(102)의 전기 신호들을 회로 보드(122)를 통해 라우팅하도록 전기 절연층들을 통해 형성될 수 있다. 회로 보드(122)는 다른 실시예들에서 다른 적합한 재료들로 구성될 수 있다. 일부 실시예들에서, 회로 보드(122)는 마더보드(예를 들어, 도 16의 마더보드(1602))이다.
예를 들어 솔더 볼들(112)과 같은 패키지 레벨 상호접속들이 패키지 기판(121) 상의 그리고/또는 회로 보드(122) 상의 하나 이상의 패드(이하, "패드들(110)")에 결합되어, 패키지 기판(121)과 회로 보드(122) 사이에서 전기 신호들을 더 라우팅하도록 구성되는 대응하는 솔더 조인트들을 형성할 수 있다. 패드들(110)은 예를 들어, 니켈(Ni), 팔라듐(Pd), 금(Au), 은(Ag), 구리(Cu) 및 이들의 조합들을 포함한 금속과 같은 임의의 적절한 전기 도전성 재료로 구성될 수 있다. 일부 실시예들에서, 하나 이상의 제1 패드(110a)는 솔더 볼(112a)을 통해 상호접속들(108) 중 제1 상호접속에 의해 라우팅되는 전기 신호들을 라우팅하도록 구성될 수 있고, 하나 이상의 제2 패드(110b)는 솔더 볼(112b)을 통해 상호접속들(108) 중 제2 상호접속에 의해 라우팅되는 전기 신호들을 라우팅하도록 구성될 수 있다. 패키지 기판(121)을 회로 보드(122)와 물리적으로 그리고/또는 전기적으로 결합하기 위한 다른 적절한 기술들이 다른 실시예들에서 사용될 수 있다.
IC 조립체(100)는 다른 실시예들에서 다양한 다른 적합한 구성들을 포함할 수 있는데, 예를 들어, 플립 칩 및/또는 와이어 본딩 구성들, 인터포저들, SiP(System-in-Package) 및/또는 PoP(Package-on-Package) 구성들을 포함하는 멀티 칩 패키지 구성들의 적합한 조합들을 포함한다. IC 조립체(100)의 다이(102)와 다른 컴포넌트들 사이에서 전기 신호들을 라우팅하기 위한 다른 적절한 기술들이 일부 실시예들에서 사용될 수 있다.
도 3은 일부 실시예들에 따른, 퓨즈 구조를 갖는 반도체 기기를 제조하는 방법(300)을 위한 흐름도를 개략적으로 나타낸다.
도 4-15는 다양한 실시예들에 따른 대응하는 프로세스 흐름의 다양한 스테이지들을 개략적으로 나타낸다. 방법(300)은 도 1-2 및 4-16과 관련하여 설명되는 실시예들과 부합할 수 있으며, 그 반대도 가능할 수 있다.
다양한 실시예들에서, 컨포멀 분리층(conformal isolation layer)이 리세싱된 부분을 갖는 하부 구조/층 상에 퇴적되어, 리세스를 퓨즈의 원하는 폭으로 "축소"할 수 있다. 따라서, 일부 실시예들에서, 퓨즈 구조를 갖는 반도체 기기를 제조하는 방법은 예로서 리소그래피 또는 다른 기술(들)에 의해 반도체 기기의 구조/층 내에 리세스를 형성하는 단계, 구조/층 상에 컨포멀 분리 층을 퇴적하여 제1 리세스 내에 더 작은 제2 리세스를 형성하는 단계, 및 제2 개구 내의 퓨즈 구조 내에 전기 도전성 재료를 퇴적하는 단계를 포함할 수 있다. 일부 실시예들에서, 아래에서 더 상세히 설명되는 바와 같이, 컨포멀 분리 층이 위에 퇴적되는 구조/층은 하나 이상의 희생 구조(예로서, 본 명세서에서 설명되는 바와 같은 선형 구조들)를 포함할 수 있으며, 방법은 희생 구조(들)를 형성하는 단계 및 희생 구조(들)를 도전성 게이트들 또는 다른 비희생 구조들(예로서, 라인 구조들(104, 106, 172))로 대체하는 단계를 포함할 수 있다. 대안으로서, 방법의 다른 실시예들에서, 퓨즈 구조를 갖는 반도체 기기는 희생 구조들을 형성하지 않고서 형성될 수 있다. 예로서, 일부 실시예들에서, 방법은 비희생 구조들을 형성하는 단계 및 비희생 구조들 상에 컨포멀 분리 층을 퇴적하는 단계를 포함할 수 있다. 다른 예로서, 다른 실시예들에서, 방법은 기판 상에 분리 층을 형성하는 단계, (예로서, 리소그래피 또는 다른 기술들에 의해) 분리 층 내에 개구들을 형성하는 단계, 및 분리 층 내의 개구들 내에 비희생 구조들을 형성하는 단계를 포함할 수 있다.
다양한 실시예들에서, 본 명세서에서 설명되는 바와 같은 방법들은 전통적인 기술들보다 더 작은 단면적 및/또는 더 제어 가능한 치수들을 갖는 퓨즈 구조(예로서, 퓨즈 구조(160))의 형성을 가능하게 할 수 있다. 일부 실시예들에서, 본 명세서에서 설명되는 방법들은 퓨즈 구조의 두께 및 폭을 제어하는 데 사용될 수 있다. 예로서, 일부 실시예들에서, 분리 재료의 컨포멀 퇴적을 이용하여 퓨즈 구조의 폭을 제어할 수 있고, 건식 에치 프로세스를 이용하여 하부 구조를 리세싱하고, 따라서 퓨즈 구조의 두께를 제어할 수 있다.
301에서, 방법(300)은 반도체 기판(예로서, 본 명세서에서 설명되는 반도체 기판(102a))을 제공하는 단계를 포함할 수 있다. 일부 실시예들에서, 반도체 기판은 시스템-온-칩(SoC) 구성의 기판을 포함할 수 있다.
303에서, 방법(300)은 반도체 기판 상에 제1 선형 구조 및 제1 선형 구조의 대향 측들 상의 제2 선형 구조들을 형성하는 단계를 포함할 수 있다. 도 4-7은 303에 대응하는 예시적인 프로세스 흐름의 다양한 스테이지들을 나타낸다.
다양한 실시예들에서, 제1 선형 구조(예로서, 도 7의 제1 선형 구조(142)) 및 제2 선형 구조들(예로서, 도 7의 제2 선형 구조들(144))은 반도체 기판(예로서, 기판(102a)) 상에 동시에 형성될 수 있다. 다른 실시예들에서, 제1 및 제2 선형 구조들은 순차적으로 그리고/또는 상이한 시간들에 형성될 수 있다.
일부 실시예들에서, 제1 및 제2 선형 구조들을 형성하는 단계는 반도체 기판(예로서, 기판(102a), 도 4) 상에 폴리실리콘, 유전체 또는 다른 적절한 재료의 제1 층(예로서, 제1 층(132), 도 4)을 형성하는 단계를 포함할 수 있다. 옵션으로서, 하드마스크(예로서, 하드마스크(134), 도 5)가 제1 층 상에 형성될 수 있다. 하드마스크를 포토리소그래피 또는 다른 적절한 기술들을 이용하여 패터닝하여 하드마스크 내에 개구들(예로서, 갭들(138), 도 6)을 생성할 수 있다. 도 7에 예시적으로 도시된 바와 같이, 개구들은 갭들(예로서, 갭들(138))에 의해 이격되는 복수의 선형 구조(예로서, 선형 구조들(142, 144))를 형성하기 위해 포토리소그래피 및/또는 에치 프로세스(예로서, 건식 에치 프로세스)를 이용하여 기판(예로서, 기판(102a))을 향해 연장될 수 있다. 결과적으로, 결과적인 선형 구조들의 일부 또는 전부는 기본 구조(예로서, 기본 구조(140)) 및 기본 구조와 결합되는 하드마스크 캡(예로서, 캡(136))을 포함할 수 있다. 따라서, 다양한 실시예들에서, 기본 구조들은 제1 층(예로서, 제1 층(132))으로부터 형성될 수 있으며, 캡들은 각각 제2 층(예로서, 제2 층(134))으로부터 형성될 수 있다. 다른 실시예들에서, 제1 및 제2 선형 구조들은 임의의 다른 적절한 프로세스/기술에 의해 형성될 수 있다.
305에서, 방법(300)은 제1 선형 구조의 대체로 대향하는 단부 부분들 사이에 제1 리세스를 정의하는 제1 선형 구조의 리세싱된 부분을 형성하는 단계를 포함할 수 있다. 도 8a-8b는 다양한 실시예들에 따른, 305에 대응하는 예시적인 프로세스 흐름의 일 스테이지를 나타낸다.
다양한 실시예들에서, 리세싱된 부분(예로서, 제1 리세싱된 부분(142c), 도 8b)은 제1 선형 구조(예로서, 선형 구조(142), 도 8a-8b)의 2개의 대체로 대향하는 단부 부분들(예로서, 단부 부분들(142a, 142b), 도 8b) 사이에 형성될 수 있다. 리세싱된 부분은 제1 리세스(예로서, 제1 리세스(174), 도 8b)를 정의할 수 있다. 다양한 실시예들에서, 303 및 305는 동시에 또는 임의의 순서로 수행될 수 있다.
다양한 실시예들에서, 리세싱된 부분(예로서, 제1 리세싱된 부분(142c), 도 8b)은 타겟 영역(예로서, 타겟 영역(166), 도 12)에서 제1 선형 구조를 따라 하드마스크의 일부(예로서, 캡(136))를 제거하기 위해 포토리소그래피 또는 다른 적절한 기술들을 이용하여 제1 선형 구조 내에 형성될 수 있다. 옵션으로서, 하부 제1 층(예로서, 제1 층(132))의 일부를 또한 건식 에치 프로세스 또는 다른 적절한 기술을 이용하여 제거하여, 예로서 도 8a, 8b 및 13에 도시된 바와 같이 제1 리세싱된 부분을 형성할 수 있다.
307에서, 방법(300)은 제1 및 제2 선형 구조들 상에 분리 재료를 퇴적하여 제2 리세스를 정의하는 제2의 리세싱된 부분을 갖는 분리층을 형성하는 단계를 포함할 수 있다. 도 9는 다양한 실시예들에 따른, 307 및 309에 대응하는 예시적인 프로세스 흐름의 일 스테이지를 나타낸다.
다양한 실시예들에서, 분리 재료(예로서, 분리 재료(146), 도 9)는 컨포멀 퇴적 기술(예로서, 원자 층 퇴적, 플라즈마 향상 화학 기상 퇴적)을 이용하여 제1 및 제2 선형 구조들 상에 퇴적될 수 있다. 분리 재료는 제1 리세싱된 부분과 제2 선형 구조들 중 인접하는 것들 사이의 갭들을 실질적으로 채울 수 있다. 일부 실시예들에서, 분리 재료의 컨포멀 퇴적은 제1 선형 구조에 인접한 2개의 제2 선형 구조 각각 상에 실질적으로 동일한 두께를 갖는 분리 층의 형성을 유발할 수 있다. 도 9에 예시적으로 도시된 바와 같이, 이러한 2개의 제2 선형 구조 각각 상의 분리 재료의 두께는 2개의 제2 선형 구조 사이의 거리의 절반보다 작을 수 있다. 결과적으로, 분리 재료/층은 2개의 제2 선형 구조 사이에 제2 리세싱된 부분(예로서, 제2 리세싱된 부분(148))을 가질 수 있다. 제2 리세싱된 부분은 제1 리세스 내에 제2 리세스(예로서, 제2 리세스(152), 도 10)를 정의할 수 있다.
제2 리세싱된 부분/제2 리세스의 치수들 중 하나 이상은 분리 재료의 퇴적 두께, 제1 선형 구조 내의 제1 리세스의 깊이 또는 이들 양자의 조합에 의존할 수 있다. 예를 들어, 일부 실시예들에서, 퓨즈 구조의 두께는 제1 리세싱된 부분의 깊이의 함수일 수 있고, 퓨즈 구조의 폭은 분리 재료의 퇴적 깊이의 함수일 수 있다. 따라서, 다양한 실시예들에서, 제1 리세싱된 부분의 깊이 및 분리 재료의 퇴적 깊이를 제어함으로써 원하는 두께 및 폭을 갖는 퓨즈 구조가 형성될 수 있다.
309에서, 방법(300)은 분리 재료 상에 희생 재료(예로서, 희생 재료(150), 도 9)를 퇴적하는 단계를 포함할 수 있다. 희생 재료는 실시예들 사이에서 다를 수 있다. 일부 실시예들에서, 희생 재료는 흐름 가능한 산화물일 수 있다. 다른 실시예들에서, 희생 재료는 폴리머 또는 다른 적절한 재료일 수 있다. 옵션으로서, 희생 재료는 점성 액체의 형태로 도포될 수 있다. 일부 실시예들에서, 희생 재료는 제2 리세스를 실질적으로 채울 수 있다.
311에서, 방법(300)은 희생/분리 재료를 평탄화하여 선형 구조들을 노출하는 단계를 포함할 수 있다. 도 10은 다양한 실시예들에 따른 프로세스 흐름의 대응하는 스테이지를 나타낸다. 일부 실시예들에서, 희생 재료 및 분리 재료를 슬러리로 폴리싱함으로써 희생 재료 및 분리 재료의 일부를 제거하여 선형 구조들 중 하나 이상을 노출할 수 있다.
다양한 실시예들에서, 313에서, 방법(300)은 제2 선형 구조들, 및 제1 선형 구조의 단부 부분들을 제거하는 단계를 더 포함할 수 있다. 일부 실시예들에서, 제2 선형 구조들 및 단부 부분들은 포토리소그래피, 에치 프로세스(들) 및/또는 임의의 다른 적절한 기술에 의해 제거될 수 있다. 예로서, 일부 실시예들에서, 선형 구조들 및 단부 구조들의 상부(예로서, 캡들(136), 도 8a 및/또는 제2 층(134)의 나머지 부분들)가 건식 에치 기술을 이용하여 제거될 수 있고, 선형 구조들의 하부(예로서, 또는 제1 층(132)의 나머지 부분들)가 습식 에치 기술을 이용하여 제거될 수 있다. 어느 경우에나, 제1 리세싱된 부분(142c)은 제2 선형 구조들 및 제1 선형 구조들의 단부 부분들이 제거되면 분리 재료(146)와 기판(102a) 사이에 적절히 유지된다. 제2 선형 구조들 및 제1 선형 구조의 단부 부분들을 제거하는 것은 분리 재료(146) 내에 대응하는 개구들(도시되지 않음)을 남길 수 있다.
도 11은 다양한 실시예들에 따른, 방법(300)의 315, 317 및 319에 대응하는 예시적인 프로세스 흐름의 일 스테이지를 나타낸다. 315에서, 방법(300)은 제1 라인 구조 및 하나 이상의 제2 라인 구조를 형성하는 단계를 포함한다. 일부 실시예들에서, 제2 라인 구조들(예로서, 제2 라인 구조들(104/106/180), 도 1a, 1c, 11)을 형성하는 단계는 하나 이상의 금속과 같은 도전성 재료를 제2 선형 구조들의 제거에 의해 형성된 개구들 내에 퇴적하는 단계를 포함할 수 있다. 유사하게, 제1 라인 구조(예로서, 제1 라인 구조(172), 도 1c)를 형성하는 단계는 동일한 또는 상이한 도전성 재료를 제1 선형 구조의 단부 부분들의 제거에 의해 형성된 개구들 내에 퇴적하는 단계를 포함할 수 있다. 다양한 실시예들에서, 제1 선형 구조의 제1 리세싱된 부분(예로서, 제1 리세싱된 부분(142c), 도 1c)은 제1 라인 구조의 일부를 형성하도록 유지될 수 있다.
다양한 실시예들에서, 도전성 재료는 게이트들(예로서, 게이트들(162))과 같은 도전성 구조들을 형성할 수 있다. 일부 실시예들에서, 제1 및 제2 라인 구조들을 형성하는 단계는 도전성 재료/게이트들 상에 전기 절연층(예로서, 전기 비활성 층(164))을 형성하는 단계를 더 포함할 수 있다. 예로서, 일부 실시예들에서, 도전성 구조들/게이트들은 컨포멀 퇴적 기술을 이용하여 제2 리세스 내에 하나 이상의 금속 또는 다른 도전성 재료(들)를 퇴적함으로써 형성될 수 있다. 다양한 실시예들에서, 전기 절연층은 동일 기술, 또는 실리콘 질화물, 유전성 재료 또는 다른 전기 절연성/비활성 재료를 도전성 재료/게이트들 상에 퇴적하기 위한 임의의 다른 적절한 기술을 이용하여 형성될 수 있다. 옵션으로서, 도전성 구조들/게이트들을 형성한 후에 그리고 전기 절연층을 형성하기 전에, 또는 전기 절연층을 형성한 후에 또는 이들 양자에서 폴리싱 프로세스가 수행될 수 있다.
317에서, 방법(300)은 제2 리세스로부터 희생 재료를 제거하는 단계를 포함할 수 있다. 다양한 실시예들에서, 희생 재료는 습식 에치 프로세스(예로서, 불화수소를 이용함) 또는 다른 적절한 기술을 이용하여 제2 리세스로부터 제거될 수 있다.
319에서, 방법(300)은 제2 리세스 내에 퓨즈 구조(예로서, 퓨즈 구조(160))를 형성하는 단계를 포함할 수 있다. 도 11 및 14는 다양한 실시예에 따른 프로세스 흐름의 대응하는 스테이지를 나타낸다. 일부 실시예들에서, 퓨즈 구조는 컨포멀 퇴적 기술을 이용하여 하나 이상의 금속 또는 다른 도전성 재료(들)를 제2 리세스 내에 퇴적함으로써 형성될 수 있다. 옵션으로서, 퓨즈 구조를 형성한 후에 폴리싱 프로세스가 수행될 수 있다.
옵션으로서, 321에서, 방법(300)은 퓨즈 구조 상에 전기 라우팅 피처를 형성하는 단계를 포함할 수 있다. 도 15는 다양한 실시예에 따른 예시적인 프로세스 흐름의 대응하는 스테이지를 나타낸다. 일부 실시예들에서, 하나 이상의 전기 라우팅 피처(예로서, 전기 라우팅 피처들(168), 도 15)가 퓨즈 구조(예로서, 퓨즈 구조(160), 도 1a-b, 11, 14, 15) 상에 형성될 수 있다. 전기 라우팅 피처(들)은 전기 도전성 패드, 나노와이어, 금속 충전된 비아 및 다른 그러한 전기 도전성 피처일 수 있지만, 이에 한정되지 않는다. 전기 라우팅 피처(들)의 수, 치수 및 조성은 실시예들 사이에서 다를 수 있다.
다양한 실시예들에서, 321에서, 방법(300)은 전기 라우팅 피처(들) 상에 하나 이상의 다이 상호접속 층(예로서, 다이 상호접속 층(들)(102c), 도 1a, 2)을 형성하는 단계를 더 포함할 수 있다. 일부 실시예들에서, 전기 라우팅 피처(들)은 다이의 장치 층(예로서, 다이(102)의 장치 층(102b), 도 1a, 2) 내에 배치될 수 있다. 다른 실시예들에서, 전기 라우팅 피처(들)은 다이의 다이 상호접속 층(예로서, 다이(102)의 다이 상호접속 층(들)(102c), 도 1a, 2) 내에 배치될 수 있다.
다시, 일부 실시예들에서, 반도체 기기는 희생 구조들(예로서, 선형 구조들(142/144))을 형성하거나 희생 구조들을 비희생 구조들(예로서, 라인 구조들(104, 106, 172))로 대체하지 않고서 제조될 수 있다. 따라서, 다양한 실시예들에서, 301, 303 및 305 중 임의의 또는 모든 것이 생략될 수 있다. 예컨대, 일부 실시예들에서, 제1 및 제2 라인 구조들은 기판 상에 형성될 수 있으며, 분리 재료는 (예로서, 307에서) 제1 및 제2 라인 구조들 상에 퇴적될 수 있다. 다른 실시예들에서, 분리 재료는 기판 상에 퇴적되고 패터닝되어, 분리 층 내에 개구들을 생성할 수 있으며, 제1 및 제2 라인 구조들은 개구들 내에 형성될 수 있다. 또 다른 실시예들에서, 제1 라인 구조의 리세싱된 부분은 기판 상에 형성될 수 있고, 분리 재료는 리세싱된 부분 및 기판 상에 퇴적되고 패터닝되어, 분리 층 내에 개구들을 생성할 수 있으며, 제2 라인 구조들 및 제1 라인 구조의 대향 단부들은 개구들 내에 형성될 수 있다. 또 다른 실시예들에서, 제2 라인 구조들 및 제1 라인 구조의 대향 단부들은 기판 상에 형성될 수 있고, 분리 재료는 그러한 구조들 및 기판 상에 퇴적되고 패터닝되어, 제1 라인 구조의 대향 단부들 사이에서 분리 층 내에 개구를 생성할 수 있으며, 제1 라인 구조의 리세싱된 부분은 개구 내에 형성될 수 있다.
일부 실시예들에서, 제1 리세싱된 부분 및/또는 선형/라인 구조들의 치수들은 대응하는 치수들을 갖는 퓨즈 구조의 형성을 가능하게 하기 위해 특정 치수들을 갖는 제2 리세스를 형성하도록 제어될 수 있다. 예로서, 더 두꺼운 분리 층을 형성함으로써 그리고/또는 제2 선형/선 구조들 사이의 갭을 줄임으로써 비교적 더 좁은 퓨즈 구조들이 생성될 수 있다. 다른 예로서, 퓨즈 구조들의 두께는 제1 선형/라인 구조 내의 제1 리세스의 깊이를 제어함으로써 제어될 수 있다.
다양한 동작들은 청구 발명의 이해에 가장 도움이 되는 방식으로 순차적인 다수의 개별 동작으로서 설명된다. 그러나, 설명의 순서는 이러한 동작들이 반드시 순서에 의존한다는 것을 암시하는 것으로 해석되지 않아야 한다. 본 발명의 실시예들은 임의의 적절한 하드웨어 및/또는 소프트웨어를 이용하여 원하는 대로 구성하는 시스템으로서 구현될 수 있다.
도 16은 일부 실시예들에 따른, 본 명세서에서 설명되는 바와 같은 퓨즈 구조를 포함할 수 있는 예시적인 시스템(예로서, 컴퓨팅 장치(1600))를 개략적으로 나타낸다. 컴퓨팅 장치(1600)는 마더보드(1602)와 같은 보드를 수용할 수 있다. 마더보드(1602)는 프로세서(1604) 및 적어도 하나의 통신 칩(1606)을 포함하지만 이에 한정되지 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(1604)는 마더보드(1602)에 물리적으로, 전기적으로 결합될 수 있다. 일부 구현들에서, 적어도 하나의 통신 칩(1606)도 마더보드(1602)에 물리적으로, 전기적으로 결합될 수 있다. 추가 구현들에서, 통신 칩(1606)은 프로세서(1604)의 일부일 수 있다.
그 응용들에 따라, 컴퓨팅 장치(1600)는 마더보드(1602)에 물리적으로, 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(Global Positioning System) 장치, 나침반, 가이거 계수기(Geiger counter), 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 스토리지 장치(예를 들어, 하드 디스크 드라이브, CD(Compact Disk), DVD(Digital Versatile Disk) 등)를 포함할 수 있지만 이에 한정되지 않는다.
통신 칩(1606)은 컴퓨팅 장치(1600)로의 그리고 그로부터의 데이터의 전송을 위한 무선 통신들을 가능하게 할 수 있다. "무선"이라는 용어 및 그 파생어는 무형 매체를 통한 변조된 전자기 복사선(electromagnetic radiation)의 사용을 통하여 데이터를 통신할 수 있는 회로들, 장치들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는 데 사용될 수 있다. 이러한 용어는 관련된 장치들이 어떠한 와이어도 포함하지 않는다는 것을 의미하지는 않지만, 일부 실시예들에서는 이들이 포함하지 않을 수도 있다. 통신 칩(1606)은 와이파이(IEEE 802.11 패밀리), IEEE 802.16 표준들(예로서, IEEE 802.16-2005 수정)을 포함하는 IEEE(Institute for Electrical and Electronic Engineers) 표준들, 임의의 수정, 갱신 및/또는 개정(예로서, 진보된 LTE 프로젝트, ("3GPP2"로도 지칭되는) 울트라 모바일 광대역(UMB) 프로젝트 등)과 함께하는 롱텀 에볼루션(LTE) 프로젝트를 포함하지만 이에 한정되지 않는 임의의 다양한 무선 표준 또는 프로토콜을 구현할 수 있다. IEEE 802.16 호환 BWA 네트워크들은 IEEE 802.16 표준들에 대한 적합성 및 연동성 테스트를 통과한 제품들에 대한 인증 마크인 Worldwide Interoperability for Microwave Access를 상징하는 약어인 WiMAX 네트워크들로서 일반적으로 지칭된다. 통신 칩(1606)은 GSM(Global System for Mobile Communication), GPRS(General Packet Radio Service), UMTS(Universal Mobile Telecommunications System), HSPA(High Speed Packet Access), E-HSPA(Evolved HSPA), 또는 LTE 네트워크에 따라 동작할 수 있다. 통신 칩(1606)은 EDGE(Enhanced Data for GSM Evolution), GERAN(GSM EDGE Radio Access Network), UTRAN(Universal Terrestrial Radio Access Network) 또는 E-UTRAN(Evolved UTRAN)에 따라 동작할 수 있다. 통신 칩(1606)은 CDMA(Code Division Multiple Access), TDMA(Time Division Multiple Access), DECT(Digital Enhanced Cordless Telecommunications), EV-DO(Evolution-Data Optimized), 이것들의 파생물들뿐만 아니라, 3G, 4G, 5G, 및 이를 넘어선 것들로서 지정되는 임의의 다른 무선 프로토콜들에 따라 동작할 수 있다. 통신 칩(1606)은 다른 실시예들에서 다른 무선 프로토콜들에 따라 동작할 수 있다.
컴퓨팅 장치(1600)는 복수의 통신 칩(1606)을 포함할 수 있다. 예로서, 제1 통신 칩(1606)은 와이파이 및 블루투스와 같은 단거리 무선 통신에 전용화될 수 있고, 제2 통신 칩(1606)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용화될 수 있다.
컴퓨팅 장치(1600)의 프로세서(1604)는 본 명세서에서 설명된 바와 같은 퓨즈 구조를 갖는 다이(예로서, 도 1-2의 다이(102))를 포함할 수 있다. 예로서, 도 1-2의 다이(102)는 마더보드(1602) 상에 탑재된 패키지 조립체 내에 탑재될 수 있다. 용어 "프로세서"는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 해당 전자 데이터를 레지스터들 및/또는 메모리 내에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 장치 또는 장치의 일부를 지칭할 수 있다.
통신 칩(1606)도 본 명세서에서 설명된 바와 같은 퓨즈 구조를 갖는 다이(예로서, 도 1-2의 다이(102))를 포함할 수 있다. 추가 구현들에서, 컴퓨팅 장치(1600) 내에 수용되는 다른 컴포넌트(예로서, 메모리 장치 또는 다른 집적 회로 장치)가 본 명세서에서 설명된 바와 같은 퓨즈 구조를 갖는 다이(예로서, 도 1-2의 다이(102))를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 장치(1600)는 이동 컴퓨팅 장치, 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인 휴대 단말기(PDA), 울트라 모바일 PC, 이동 전화, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 장치(1600)는 데이터를 처리하는 임의의 다른 전자 장치일 수 있다.
예들
다양한 실시예들에 따르면, 본 발명은 반도체 기판, 반도체 기판 상에 배치된 제1 라인 구조, 제1 라인 구조의 대향 측들을 따라 반도체 기판 상에 배치된 제2 및 제3 라인 구조, 분리 층, 및 퓨즈 구조를 포함하는 기기(예로서, 집적 회로(IC) 조립체)를 설명한다. 다양한 실시예들에서, 제1 라인 구조는 2개의 단부 부분 및 2개의 단부 부분 사이의 제1 리세싱된 부분을 가질 수 있다. 리세싱된 부분은 제1 리세스를 정의할 수 있고, 리세싱된 부분은 제1 리세스와 반도체 기판 사이에 배치될 수 있다. 다양한 실시예들에서, 제2 및 제3 라인 구조들은 제1 라인 구조로부터 이격되어, 제2 라인 구조와 제1 라인 구조 사이의 제1 갭 및 제3 라인 구조와 제1 라인 구조 사이의 제2 갭을 정의할 수 있다. 다양한 실시예들에서, 분리 층은 제1 갭 및 제2 갭 내에 배치되고, 제1 리세스 내에 더 배치될 수 있다. 다양한 실시예들에서, 분리 층은 제1 리세스 내에 제2 리세스를 정의하는 제2 리세싱된 부분을 가질 수 있다. 다양한 실시예들에서, 퓨즈 구조는 제2 리세스 내에 배치될 수 있고, 분리 층의 일부가 퓨즈 구조와 제1 라인 구조 사이에 배치될 수 있다.
다양한 실시예들에서, 분리 층의 일부는 제1 부분일 수 있고, 분리 층의 제2 부분이 퓨즈 구조와 제2 라인 구조 사이에 배치될 수 있다. 다양한 실시예들에서, 분리 층의 제3 부분이 퓨즈 구조와 제3 라인 구조 사이에 배치될 수 있다. 다양한 실시예들에서, 퓨즈 구조의 표면은 반도체 기판으로부터 가장 먼 분리 층의 표면과 대체로 공면을 이룰 수 있다. 다양한 실시예들에서, 퓨즈 구조와 제2 라인 구조 간의 거리 및 퓨즈 구조와 제3 라인 구조 간의 거리는 실질적으로 동일할 수 있다.
다양한 실시예들에서, 퓨즈 구조는 10-15 nm의 폭을 가질 수 있다. 다양한 실시예들에서, 제2 라인 구조 및 제3 라인 구조는 하나 이상의 트랜지스터의 게이트 구조를 제공할 수 있다. 다양한 실시예들에서, 2개의 단부 부분의 표면은 퓨즈 구조의 표면 및 분리 층의 표면과 대체로 공면을 이룰 수 있다. 다양한 실시예들에서, 제2 라인 구조의 표면은 퓨즈 구조의 표면 및 분리 층의 표면과 대체로 공면을 이룰 수 있다. 다양한 실시예들에서, 제3 라인 구조의 표면은 퓨즈 구조의 표면, 분리 층의 표면 및 제2 라인 구조의 표면과 대체로 공면을 이룰 수 있다.
다양한 실시예들에서, 기기는 퓨즈 구조의 표면 상에 배치된 전기 라우팅 피처를 더 포함할 수 있다. 다양한 실시예들에서, 리세싱된 부분은 폴리실리콘을 포함할 수 있다. 다양한 실시예들에서, 단부 부분들은 금속을 포함할 수 있다. 다양한 실시예들에서, 하나 이상의 전기 도전성 재료는 텅스텐을 포함할 수 있다. 다양한 실시예들에서, 분리 층은 폴리머를 포함할 수 있다. 다양한 실시예들에서, 분리 층은 실리콘 질화물, 실리콘 탄화물 또는 실리콘 산질화물을 포함할 수 있다. 다양한 실시예들에서, 분리 층은 실리콘 질화물을 포함할 수 있다.
다양한 실시예들에 따르면, 본 발명은 (예로서, 집적 회로(IC) 조립체를 형성하는) 방법들을 설명한다. 다양한 실시예들에서, 방법은 반도체 기판 상에 2개의 단부 부분 및 제1 리세스를 정의하는 2개의 단부 부분 사이의 리세싱된 부분을 갖는 제1 라인 구조를 형성하는 단계, 제1 및 제2 라인 구조들 상에 분리 재료를 퇴적하여, 분리 재료로 제1 및 제2 갭들 및 제1 리세스를 실질적으로 채우는 단계 - 분리 재료는 제1 리세스 내에 제2 리세스를 정의하는 리세싱된 부분을 가짐 -, 및 제2 리세스 내에 퓨즈 구조를 형성하는 단계를 포함할 수 있다. 다양한 실시예들에서, 제1 라인 구조는 2개의 제2 라인 구조 사이에 배치되고 2개의 제2 라인 구조로부터 이격되어, 제1 라인 구조와 2개의 제2 라인 구조 중 첫 번째 제2 라인 구조 사이의 제1 갭 및 제1 라인 구조와 2개의 제2 라인 구조 중 두 번째 제2 라인 구조 사이의 제2 갭을 정의할 수 있다. 다양한 실시예들에서, 리세싱된 부분은 제1 리세스와 반도체 기판 사이에 배치될 수 있다. 다양한 실시예들에서, 분리 재료는 제1 및 제2 라인 구조 상에 배치될 수 있으며, 따라서 분리 재료는 제1 및 제2 갭들 및 제1 리세스를 실질적으로 채울 수 있다. 다양한 실시예들에서, 분리 재료의 일부는 퓨즈 구조와 제1 라인 구조 사이에 배치될 수 있다.
다양한 실시예들에서, 분리 재료를 퇴적하는 단계는 컨포멀 퇴적 기술에 의해 분리 재료를 퇴적하는 단계를 포함할 수 있으며, 퓨즈 구조를 형성하는 단계는 제2 리세스 내에 금속을 퇴적하는 단계를 포함할 수 있다. 다양한 실시예들에서, 방법은 금속을 퇴적하기 전에 제2 리세스를 채우기 위해 분리 재료 상에 희생 재료를 퇴적하는 단계, 및 제2 리세스로부터 희생 재료를 제거하는 단계를 더 포함할 수 있다. 다양한 실시예들에서, 방법은 반도체 기판으로부터 제2 라인 구조들 중 적어도 하나를 제거하여 분리 재료 내에 대응하는 갭을 남기는 단계, 및 갭 내에 전기 도전성 라인 구조를 형성하는 단계를 더 포함할 수 있다.
다양한 실시예들에서, 제1 라인 구조를 형성하는 단계는 반도체 기판 상에 폴리실리콘 층을 퇴적하는 단계, 및 폴리실리콘 층을 패터닝하여 제1 갭 및 제2 갭을 형성하는 단계를 포함할 수 있다. 다양한 실시예들에서, 제1 라인 구조를 형성하는 단계는 에치 프로세스를 이용하여 리세싱된 부분을 형성하는 단계를 포함할 수 있다. 다양한 실시예들에서, 분리 재료는 질화물을 포함할 수 있다. 다양한 실시예들에서, 방법은 퓨즈 구조 상에 전기 도전성 재료를 형성하는 단계를 더 포함할 수 있다.
다양한 실시예들에 따르면, 본 발명은 회로 보드 및 회로 보드와 결합된 패키지 조립체를 포함하는 시스템(예로서, 집적 회로(IC) 시스템)을 설명한다. 다양한 실시예들에서, 패키지 조립체는 반도체 기판, 반도체 기판 상에 배치되고, 2개의 단부 부분 및 2개의 단부 부분 사이의 제1 리세싱된 부분을 갖는 제1 라인 구조, 제1 라인 구조의 대향 측들을 따라 반도체 기판 상에 배치된 제2 및 제3 라인 구조, 제1 리세스 내에 제2 리세스를 정의하는 제2 리세싱된 부분을 갖는 분리 층, 및 제2 리세스 내에 배치된 퓨즈 구조를 갖는 다이를 포함할 수 있다. 다양한 실시예들에서, 리세싱된 부분은 반도체 기판을 향하는 방향의 제1 리세스를 정의할 수 있다. 다양한 실시예들에서, 제2 및 제3 라인 구조들은 제1 라인 구조와 이격되어, 제2 라인 구조와 제1 라인 구조 사이의 제1 갭 및 제3 라인 구조와 제1 라인 구조 사이의 제2 갭을 정의할 수 있다. 다양한 실시예들에서, 분리 층은 제1 갭 및 제2 갭 내에 배치되고, 제1 리세스 내에 더 배치될 수 있다. 다양한 실시예들에서, 분리 층의 일부는 퓨즈 구조와 제1 라인 구조 사이에 배치될 수 있다.
다양한 실시예들에서, 분리 층의 상기 일부는 제1 부분일 수 있고, 분리 층의 제2 부분이 퓨즈 구조와 제2 라인 구조 사이에 배치될 수 있고, 분리 층의 제3 부분이 퓨즈 구조와 제3 라인 구조 사이에 배치될 수 있다. 다양한 실시예들에서, 퓨즈 구조의 표면은 반도체 기판으로부터 가장 먼 분리 층의 표면과 대체로 공면을 이룰 수 있다. 다양한 실시예들에서, 퓨즈 구조와 제2 라인 구조 간의 거리 및 퓨즈 구조와 제3 라인 구조 간의 거리는 실질적으로 동일할 수 있다. 다양한 실시예들에서, 퓨즈 구조는 10-15 nm의 폭을 가질 수 있다. 다양한 실시예들에서, 제2 라인 구조 및 제3 라인 구조는 하나 이상의 트랜지스터의 게이트 구조를 제공할 수 있다. 다양한 실시예들에서, 2개의 단부 부분의 표면은 퓨즈 구조의 표면 및 분리 층의 표면과 대체로 공면을 이룰 수 있다.
다양한 실시예들에서, 제2 라인 구조의 표면은 퓨즈 구조의 표면 및 분리 층의 표면과 대체로 공면을 이룰 수 있다. 다양한 실시예들에서, 제3 라인 구조의 표면은 퓨즈 구조의 표면, 분리 층의 표면 및 제2 라인 구조의 표면과 대체로 공면을 이룰 수 있다. 다양한 실시예들에서, 시스템은 퓨즈 구조의 표면 상에 배치된 전기 라우팅 피처를 더 포함할 수 있다. 다양한 실시예들에서, 리세싱된 부분은 폴리실리콘을 포함할 수 있다. 다양한 실시예들에서, 단부 부분들은 금속을 포함할 수 있다. 다양한 실시예들에서 하나 이상의 전기 도전성 재료는 텅스텐을 포함할 수 있다. 다양한 실시예들에서, 분리 층은 폴리머를 포함할 수 있다. 다양한 실시예들에서, 분리 층은 실리콘 질화물을 포함할 수 있다.
다양한 실시예들은 위에서 접속사 형태(및)(예를 들어, "및"은 "및/또는"일 수 있음)로 설명되는 실시예들의 대안적(또는) 실시예들을 포함하는 전술한 실시예들의 임의의 적합한 조합을 포함할 수 있다. 더구나, 일부 실시예들은 실행시에 임의의 전술한 실시예의 액션들을 유발하는 명령어들을 저장한 하나 이상의 제조물(예로서, 비일시적 컴퓨터 판독 가능 매체)를 포함할 수 있다. 더욱이, 일부 실시예들은 전술한 실시예들의 다양한 동작들을 실행하기 위한 임의의 적절한 수단을 갖는 기기들 또는 시스템들을 포함할 수 있다.
요약서에 설명되는 것을 포함하여, 예시된 실시예들의 이상의 설명은, 배타적인 것으로 의도되거나, 또는 본 개시내용의 실시예들을 개시된 정확한 형태로 제한하고자 의도된 것이 아니다. 예시적 목적을 위해 특정 구현들 및 예들이 본 명세서에 설명되었지만, 관련 분야의 기술자들이 인식하듯이, 본 발명의 범위 내에서 다양한 등가적인 변경들이 가능하다.
이러한 변경들은 상기 상세한 설명에 비추어 본 개시내용의 실시예들에 대해 이루어질 수 있다. 이하 청구항들에 사용되는 용어들은 본 발명의 다양한 실시예들을 상세한 설명 및 청구항에 개시되는 특정 구현들에 제한하는 것으로 해석되지 않아야 한다. 오히려, 그 범위는 완전히 이하 청구항에 의해서 결정되어야 하고, 이는 특허청구범위 해석의 확립된 원칙들에 따라서 해석되어야 한다.
Claims (25)
- 반도체 기판;
상기 반도체 기판 상에 배치된 제1 라인 구조 - 상기 제1 라인 구조는 2개의 단부 부분 및 상기 2개의 단부 부분 사이의 제1 리세싱된 부분을 갖고, 상기 리세싱된 부분은 제1 리세스를 정의하고, 상기 리세싱된 부분은 상기 제1 리세스와 상기 반도체 기판 사이에 배치됨 -;
상기 제1 라인 구조의 대향 측들을 따라 상기 반도체 기판 상에 배치된 제2 라인 구조 및 제3 라인 구조 - 상기 제2 라인 구조 및 제3 라인 구조는 상기 제1 라인 구조로부터 이격되어, 상기 제2 라인 구조와 상기 제1 라인 구조 사이의 제1 갭 및 상기 제3 라인 구조와 상기 제1 라인 구조 사이의 제2 갭을 정의함 -;
상기 제1 갭 및 상기 제2 갭 내에 배치되고, 또한 상기 제1 리세스 내에도 배치되는 분리 층 - 상기 분리 층은 상기 제1 리세스 내에 제2 리세스를 정의하는 제2 리세싱된 부분을 가짐 -; 및
상기 제2 리세스 내에 배치된 퓨즈 구조 - 상기 분리 층의 일부가 상기 퓨즈 구조와 상기 제1 라인 구조 사이에 배치됨 -
를 포함하는 집적 회로(IC) 장치. - 제1항에 있어서,
상기 분리 층의 일부는 제1 부분이고, 상기 분리 층의 제2 부분이 상기 퓨즈 구조와 상기 제2 라인 구조 사이에 배치되고, 상기 분리 층의 제3 부분이 상기 퓨즈 구조와 상기 제3 라인 구조 사이에 배치되는 집적 회로(IC) 장치. - 제1항에 있어서,
상기 퓨즈 구조의 표면은 상기 반도체 기판으로부터 가장 먼 상기 분리 층의 표면과 공면(co-planar)을 이루는 집적 회로(IC) 장치. - 제1항에 있어서,
상기 퓨즈 구조와 상기 제2 라인 구조 간의 거리 및 상기 퓨즈 구조와 상기 제3 라인 구조 간의 거리는 동일한 집적 회로(IC) 장치. - 제1항에 있어서,
상기 퓨즈 구조는 10-15 nm의 폭을 갖는 집적 회로(IC) 장치. - 제1항에 있어서,
상기 제2 라인 구조 및 상기 제3 라인 구조는 하나 이상의 트랜지스터의 게이트 구조를 제공하는 집적 회로(IC) 장치. - 제3항에 있어서,
상기 2개의 단부 부분의 표면은 상기 퓨즈 구조의 표면 및 상기 분리 층의 표면과 공면을 이루는 집적 회로(IC) 장치. - 제3항에 있어서,
상기 제2 라인 구조의 표면은 상기 퓨즈 구조의 표면 및 상기 분리 층의 표면과 공면을 이루는 집적 회로(IC) 장치. - 제8항에 있어서,
상기 제3 라인 구조의 표면은 상기 퓨즈 구조의 표면, 상기 분리 층의 표면 및 상기 제2 라인 구조의 표면과 공면을 이루는 집적 회로(IC) 장치. - 제3항에 있어서,
상기 퓨즈 구조의 표면 상에 배치된 전기 라우팅 피처를 더 포함하는 집적 회로(IC) 장치. - 제1항 내지 제10항 중 어느 한 항에 있어서,
상기 리세싱된 부분은 폴리실리콘을 포함하는 집적 회로(IC) 장치. - 제11항에 있어서,
상기 단부 부분들은 금속을 포함하는 집적 회로(IC) 장치. - 제12항에 있어서,
상기 하나 이상의 전기 도전성 재료는 텅스텐을 포함하는 집적 회로(IC) 장치. - 제1항 내지 제10항 중 어느 한 항에 있어서,
상기 분리 층은 실리콘 질화물, 실리콘 탄화물 또는 실리콘 산질화물을 포함하는 집적 회로(IC) 장치. - 제11항에 있어서,
상기 분리 층은 실리콘 질화물을 포함하는 집적 회로(IC) 장치. - 반도체 기판 상에 2개의 단부 부분 및 상기 2개의 단부 부분 사이의 리세싱된 부분을 갖는 제1 라인 구조를 형성하는 단계 - 상기 제1 라인 구조는 2개의 제2 라인 구조 사이에 배치되고 상기 2개의 제2 라인 구조로부터 이격되어, 상기 제1 라인 구조와 상기 2개의 제2 라인 구조 중 첫 번째 제2 라인 구조 사이의 제1 갭 및 상기 제1 라인 구조와 상기 2개의 제2 라인 구조 중 두 번째 제2 라인 구조 사이의 제2 갭을 정의하고, 상기 리세싱된 부분은 제1 리세스를 정의하고, 상기 리세싱된 부분은 상기 제1 리세스와 상기 반도체 기판 사이에 배치됨 -;
상기 제1 라인 구조 및 제2 라인 구조 상에 분리 재료를 퇴적하여, 상기 분리 재료로 상기 제1 갭 및 제2 갭 및 상기 제1 리세스를 채우는 단계 - 상기 분리 재료는 상기 제1 리세스 내에 제2 리세스를 정의하는 리세싱된 부분을 가짐 -; 및
상기 제2 리세스 내에 퓨즈 구조를 형성하는 단계 - 상기 분리 재료의 일부는 상기 퓨즈 구조와 상기 제1 라인 구조 사이에 배치됨 -
를 포함하는 집적 회로(IC) 장치의 제조 방법. - 제16항에 있어서,
상기 분리 재료를 퇴적하는 단계는 컨포멀 퇴적 기술(conformal deposition technique)에 의해 상기 분리 재료를 퇴적하는 단계를 포함하며, 상기 퓨즈 구조를 형성하는 단계는 상기 제2 리세스 내에 금속을 퇴적하는 단계를 포함하는 집적 회로(IC) 장치의 제조 방법. - 제17항에 있어서,
상기 금속을 퇴적하기 전에, 상기 분리 재료 상에 희생 재료를 퇴적하여 상기 제2 리세스를 채우는 단계; 및
상기 제2 리세스로부터 상기 희생 재료를 제거하는 단계
를 더 포함하는 집적 회로(IC) 장치의 제조 방법. - 제17항에 있어서,
상기 반도체 기판으로부터 상기 제2 라인 구조들 중 적어도 하나를 제거하여 상기 분리 재료 내에 대응하는 갭을 남기는 단계; 및
상기 갭 내에 전기 도전성 라인 구조를 형성하는 단계
를 더 포함하는 집적 회로(IC) 장치의 제조 방법. - 제16항 내지 제19항 중 어느 한 항에 있어서,
상기 제1 라인 구조를 형성하는 단계는
상기 반도체 기판 상에 폴리실리콘 층을 퇴적하는 단계; 및
상기 폴리실리콘 층을 패터닝하여 상기 제1 갭 및 상기 제2 갭을 형성하는 단계
를 포함하는 집적 회로(IC) 장치의 제조 방법. - 회로 보드; 및
상기 회로 보드와 결합된 패키지 조립체
를 포함하고,
상기 패키지 조립체는 다이를 포함하고, 상기 다이는
반도체 기판;
상기 반도체 기판 상에 배치된 제1 라인 구조 - 상기 제1 라인 구조는 2개의 단부 부분 및 상기 2개의 단부 부분 사이의 제1 리세싱된 부분을 갖고, 상기 리세싱된 부분은 상기 반도체 기판을 향하는 방향의 제1 리세스를 정의함 -;
상기 제1 라인 구조의 대향 측들을 따라 상기 반도체 기판 상에 배치된 제2 라인 구조 및 제3 라인 구조 - 상기 제2 라인 구조 및 제3 라인 구조는 상기 제1 라인 구조와 이격되어, 상기 제2 라인 구조와 상기 제1 라인 구조 사이의 제1 갭 및 상기 제3 라인 구조와 상기 제1 라인 구조 사이의 제2 갭을 정의함 -;
상기 제1 갭 및 상기 제2 갭 내에 배치되고, 또한 상기 제1 리세스 내에도 배치되는 분리 층 - 상기 분리 층은 상기 제1 리세스 내에 제2 리세스를 정의하는 제2 리세싱된 부분을 가짐 -; 및
상기 제2 리세스 내에 배치된 퓨즈 구조 - 상기 분리 층의 일부는 상기 퓨즈 구조와 상기 제1 라인 구조 사이에 배치됨 -
를 갖는 집적 회로(IC) 시스템. - 제21항에 있어서,
상기 분리 층의 일부는 제1 부분이고, 상기 분리 층의 제2 부분이 상기 퓨즈 구조와 상기 제2 라인 구조 사이에 배치되고, 상기 분리 층의 제3 부분이 상기 퓨즈 구조와 상기 제3 라인 구조 사이에 배치되는 집적 회로(IC) 시스템. - 제21항에 있어서,
상기 퓨즈 구조의 표면은 상기 반도체 기판으로부터 가장 먼 상기 분리 층의 표면과 공면을 이루는 집적 회로(IC) 시스템. - 제21항 내지 제23항 중 어느 한 항에 있어서,
상기 퓨즈 구조와 상기 제2 라인 구조 간의 거리 및 상기 퓨즈 구조와 상기 제3 라인 구조 간의 거리는 동일한 집적 회로(IC) 시스템. - 제21항 내지 제23항 중 어느 한 항에 있어서,
상기 리세싱된 부분은 폴리실리콘을 포함하고, 상기 단부 부분들은 금속을 포함하는 집적 회로(IC) 시스템.
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| Application Number | Priority Date | Filing Date | Title |
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